CN1728213A - Pdp数据驱动器、pdp驱动方法、等离子显示设备及其控制方法 - Google Patents

Abstract

提供PDP数据驱动器，其中输入端子和输出端子被分成多个组，并且可以选择给定的组以输出高电平。由排列的多个数据驱动器IC形成PDP数据驱动器。在每一数据驱动器IC的输出控制电路中，按照形成屏幕的多个主色的次序排列输入端子和输出端子，并且被分成多个组。输出控制电路包括第一门阵列和第二门阵列，每一列门分别对应输入端子和输出端子。对每一组，根据第一控制输入控制第一门阵列，不变地输出输入的数据或者输出高电平；根据第二控制输出控制第二门阵列，不变地传送第一门阵列的所有输出或者输出低电平。

Description

PDP数据驱动器、PDP驱动方法、等离子显示设备及其控制方法

技术领域

本发明涉及等离子显示屏(PDP)的数据驱动器、PDP的驱动方法，和使用它们的等离子显示设备，以及等离子显示设备的控制方法。

背景技术

等离子显示屏(以后，简称为PDP)具有许多特性。通常，PDP薄、无闪烁、显示对比度高、响应速度快，并且相对容易制成大屏幕。而且，PDP是自发光的，能够根据荧光材料的选择发出各种颜色的光。

由于这些特性，近些年来PDP在与计算机相关的显示器、家用薄电视接收器等领域得到了广泛的应用。

根据操作方法，PDP被分成交流(AC)放电型和直流(DC)放电型。在AC放电型PDP中，用绝缘材料覆盖电极，并且在AC放电状态下不直接操作电极。在DC放电型PDP中，电极暴露在放电空间中并且在DC放电状态下操作电极。

根据驱动方法，AC放电型还被分成存储操作型和更新操作型。存储操作型使用放电单元的存储功能，而更新操作型不使用该存储功能。

在更新操作型PDP中，亮度随着显示容量的增加而降低。因此，更新操作型PDP一般使用在显示容量小的小PDP中。近些年，薄电视接收器中所用的PDP通常是AC放电存储操作型的。

图1是典型的AC放电存储操作型PDP中的显示单元结构的剖面图。

如图1所示，AC放电存储操作型PDP的每个显示单元通常包括：玻璃制成的后绝缘基板1；玻璃制成的前绝缘基板2；在前绝缘基板2上形成的透明扫描电极3；也是在前绝缘基板2上形成的透明维持电极4；与扫描电极3交叠设置的追踪电极5；与维持电极4交叠放置的追踪电极6；在后绝缘电极1上形成的数据电极7，其与扫描电极3和维持电极4垂直交叉；充满由氦气(He)、氖气(Ne)、氙气(Xe)等气体或者其混合气体形成的放电气体的放电气体空间8；隔板(barrier)9，用于确保放电气体空间8并分割该显示单元；荧光材料11，用于将放电气体放电产生的紫外线转换成可见光10；覆盖扫描电极3和维持电极4的绝缘层12；保护层13，用于防止绝缘层12受放电损害，由氧化镁(MgO)等形成；以及覆盖数据电极7的绝缘层14。

现在，参照图1描述所选显示单元的放电操作。

当在扫描电极3和数据电极7上施加了大于放电临界值的脉冲电压以开始放电时，正和负的电荷与脉冲电压的极性相对应地吸附在绝缘层12和14的表面上，并累积起来。由电荷累积引起的壁电压(其等同于内部电压)与脉冲电压具有相反的极性。因此，随着放电的增加显示单元内的有效电压降低，从而即使保持施加的脉冲电压为恒定值也不能保持放电。最后，放电终止。

然后，当在彼此相邻的扫描电极3和维持电极4上施加了维持脉冲(其为与壁电压极性相同的脉冲电压)时，壁电压作为有效电压添加在维持脉冲上，总电压超过了放电临界值。因此，即使维持脉冲的幅度很小，也会发生放电。因此，通过在扫描电极3和维持电极4上连续施加维持脉冲，可以保持放电。

上述功能是放电单元的存储功能。通过对扫描电极3或维持电极4施加低电压脉冲(其脉冲宽度宽并可以中和壁电压)、窄擦除脉冲(电压与窄脉冲宽度维持脉冲近似相同的脉冲)、或者以每微秒几伏的速率转变的缓脉冲(gentle pulse)，可以停止维持放电。

接下来，参照图2描述传统PDP驱动设备的结构。图2是传统PDP驱动设备示例的示意图。

在一个表面上，PDP 21装有一组维持电极42和一组扫描电极53。维持电极42和扫描电极53被设置为相互平行。在与上述表面相对的表面上，PDP 21还装有一组数据电极32。数据电极32与维持电极42和扫描电极53垂直交叉设置。在维持电极和扫描电极与数据电极的每一交叉处形成显示单元22。在对应的扫描电极附近提供维持电极X，其对应于各扫描电极Y1、Y2、Y3……和Yn(n为给定的正整数)。这些维持电极X在其一端彼此共同连接。

现在描述传统PDP驱动设备中为对显示单元22进行驱动所需的多种驱动器电路和控制这些驱动器电路的控制电路。

为了使显示单元22寻址放电，提供了数据驱动器31，该数据驱动器31向用于一行的一组数据电极32提供数据，以驱动那些数据电极。此外，为了使显示单元22中产生维持放电，提供了维持驱动器电路40和扫描驱动器电路50，维持驱动器电路40使维持电极组42共同执行维持放电，扫描驱动器电路50使扫描电极组53共同执行维持放电。

此外，为了在寻址期间引发选择放电和写入放电，提供了扫描驱动器55，其连续扫描包括扫描电极Y1到Yn的扫描电极组53。扫描驱动器55还给其自身的电源施加维持脉冲，从而引发维持放电。

控制电路61控制数据驱动器31、维持驱动器电路40、扫描驱动器电路50、扫描驱动器55和PDP 21的所有操作。

显示数据控制器62和驱动时序控制器63形成了控制电路61的主要部分。显示数据控制器62具有再排序从外部输入到用于驱动PDP 21的数据中的显示数据的功能。显示数据控制器62还具有临时存储经过再排序的显示数据序列和将该序列在寻址放电期间与扫描驱动器55进行的顺序扫描同步地传送给数据驱动器31作为显示数据DATA的功能。驱动时序控制器63将从外部输入的各种信号(诸如点时钟)转换为用于驱动PDP21的内部控制信号，从而控制各个驱动器和驱动器电路。

接下来，参照图3描述传统PDP驱动设备中的驱动序列。图3为示出了传统PDP驱动设备中一个场(field)内形成了多个子场(sub-field)的状态的时序图。

通过分割例如持续时间为16.7ms的一个场而形成彼此具有不同权重的多个子场(下文，简称为SF)。在图3的示例中，子场的数量设为8。通过以适当方式组合这些子场来定义驱动序列，以表示256个灰度级。

每一子场由扫描期间和维持放电期间形成。在扫描期间，根据子场权重写入显示数据。在维持放电期间，显示被指示为已经写入了的显示数据。通过组合各个子场，显示一个场的图像。

图4示出了具有特定权重的一个子场内的具体操作。图4示出了：维持电极，用于驱动通常施加给维持电极X的波形Wx；扫描电极，用于分别驱动施加给扫描电极Y1到Yn的波形Wy1到Wyn；以及数据电极，用于分别驱动施加给数据电极D1到Dk的波形Wdi(1＝i＝k)。

一个子场期间由扫描期间和维持放电期间形成。扫描期间由预放电期间和写入放电期间形成。通过重复这些期间可以显示所需的图片。如必要，则使用预放电期间，其也可以被省掉。

预放电期间是用于在放电气体空间中产生活性粒子(activeparticle)和壁电荷的期间，以在写入放电期间中产生稳定的写入放电。预放电期间由预放电脉冲和预放电消除脉冲形成，该预放电脉冲用于使PDP的所有显示单元中同时发生放电，预放电消除脉冲用于消除施加预放电脉冲产生的壁电荷来阻碍写入放电和维持放电的壁电荷。

在维持放电期间，为了在写入放电期间已经进行了写入放电的显示单元中达到所需的亮度，利用存储操作引起维持放电以发光。

在预放电期间，首先向维持电极X施加预放电脉冲Pp，以在所有显示单元中产生放电。然后，向扫描电极Y1到Yn施加预放电消除脉冲Ppe使得产生消除放电，以消除预放电脉冲所累积的壁电荷。

在随后的写入放电期间，逐行顺序地向扫描电极Y1到Yn施加扫描脉冲Pw，根据图片显示数据有选择性地向数据电极Di(1＝i＝k)施加数据脉冲Pd。因此，在要执行显示的单元中发生了写入放电，并且产生了壁电荷。

在随后的维持放电期间，仅使由维持脉冲Pc和Ps引发了写入放电的显示单元中连续产生维持放电。在最终维持脉冲Pce引起了最终维持放电之后，通过维持放电消除脉冲Pse消除所形成的壁电荷，从而停止维持放电并且完成了一个屏幕的发光操作。

PDP的亮度与放电量成比例，即，与单位时间脉冲电压的重复次数成比例。

接下来，更详细地描述在传统PDP中用于引起寻址放电的寻址驱动器电路的操作。

通常，如图2所示的数据驱动器31由多个PDP数据驱动器IC形成，每个PDP数据驱动器IC具有几十个到几百个显示数据输出端子。

PDP数据驱动器IC(此后简称为数据驱动器IC)具有根据显示数据向PDP输出数据脉冲的功能。通常，数据驱动器IC具有几十个到几百个端子，用于输出数据脉冲。数据脉冲是二进位制的，即具有高电平和低电平。

如图5所示，数据驱动器IC通常包括移位寄存器101、锁存电路102、输出控制电路103和高容错缓冲器104。

通过使用时钟CLK 106，移位寄存器101具有传送和保持从一个或多个显示数据输入端子输入的显示数据DATA 105的功能。锁存电路102由寄存器形成，锁存电路102具有通过来自锁存输入端子LE107的锁存信号获得存储在移位寄存器101中的显示数据并保持该显示数据的功能。锁存电路102中的显示数据经过输出控制电路103和高容错缓冲器104作为数据脉冲从输出端子108输出。

通常，输出控制电路103包括高空白控制端子HBLK 109以及低空白控制端子LBLK 110。用于将数据驱动器IC的所有数据脉冲输出设置为高电平(此后，称为高空白状态)的高空白信号输入到该高空白控制端子109，用于将所有的数据脉冲输出设置为低电平(此后称为低空白状态)的低空白信号输入到该低空白控制端子LBLK110。请注意，每一个数据驱动器IC都只有一个高空白控制端子HBLK109和一个低空白控制端子LBLK110，这是因为这两个控制端子都用于同时控制所有的数据脉冲输出。

数据驱动器IC中的输出控制电路103和高容错缓冲器104具有例如如图6所示的结构。

如图6所示，输出控制电路103包括：一系列缓冲器Ba1、Ba2、Ba3、……、Ba(n-2)、Ba(n-1)和Ban；一系列门Ga1、Ga2、Ga3、……、Ga(n-2)、Ga(n-1)和Gan，它们分别由NAND(与非)电路形成；以及一系列门Gb1、Gb2、Gb3、……、Gb(n-2)、Gb(n-1)和Gbn，它们分别由NAND电路形成。

所有形成门Ga1、Ga2、Ga3、……Ga(n-2)、Ga(n-1)和Gan的NAND门都是一个输入端被连接为通过前一阶段设置的缓冲器Ba1、Ba2、Ba3、……、Ba(n-2)、Ba(n-1)和Ban分别输入数据IDATA1、IDATA2、IDATA3、……、IDATA(n-2)、IDATA(n-1)和IDATAn，而另一输入端并行地与高空白控制端子HBLK相连。

所有形成门Gb1、Gb2、Gb3、……、Gb(n-2)、Gb(n-1)和Gbn的NAND门在一个输入端分别与前一阶段中提供的门Ga1、Ga2、Ga3、……Ga(n-2)、Ga(n-1)和Gan的输出端相连，并且另一输入端并行地与低空白控制端子LBLK相连。

高容错缓冲器104由缓冲器电路Bb1、……和Bbn形成，每一缓冲器电路都是高电压容错的，并连接在高电压电源和地之间。缓冲器电路Bb1、……和Bbn在输入端与前一阶段提供的门Gb1、Gb2、Gb3、……、Gb(n-2)、Gb(n-1)和Gbn相连，而在输出端分别与输出端子OUT1、OUT2、OUT3、……、OUT(n-2)、OUT(n-1)和OUTn相连。

在图6所示的电路中，高空白控制端子HBLK和低空白控制端子LBLK都是低有效的。因此，当这些控制端子HBLK和LBLK为高时，从前一阶段提供的锁存电路输入的显示数据IDATA1到IDATAn被没有变化地输出。只有当高空白控制端子HBLK设置为有效(低)时，无论输入数据如何，所有的输出都变高(即高空白状态)。当低空白控制端子LBLK设置为有效(低)时，无论输入数据如何，所有的输出都变低(即，低空白状态)。

在高空白状态，因为数据电极被设置为高电平(例如，大约80V)，所以数据电极和扫描电极之间的电压降低。因此，数据电极和扫描电极之间的相对放电被控制为停止。在低空白状态中，强制停止向数据电极施加数据脉冲。

例如，在NEC公司通用设备部销售和技术支持组于2001年3月出版的NEC Paper Machine：μPD16373的第5页真值表3(驱动器)等中描述了这种数据驱动器IC。该出版物描述了用于将数据驱动器的输出电压设置为高电平、低电平或高阻抗的控制，而本发明仅旨在实现将输出电压设置为高电平和低电平的控制。

图7示出了数据驱动器IC和PDP之间的典型连接。

如图7所示，PDP 21包括用于各红显示单元、绿显示单元和蓝显示单元(此后，红、绿、蓝分别被称为R、G、B)的数据电极，并且按照R单元、G单元和B单元的次序排列。数据驱动器IC的输出端子分别与这样排列的数据电极连接。

在PDP 21中，在寻址期间通过以上述的方式向数据电极施加数据脉冲来选择要进行显示的单元。在单元的选择中，控制电路61向各数据驱动器IC的对应输入端子输入显示数据DATA、时钟CLK、锁存信号、高空白信号、低空白信号等，使数据驱动器31向PDP 21输出数据脉冲。

PDP由R、G、B单元形成。在各单元中，应用R、G、B的任一荧光材料。R、G、B荧光材料具有不同的特性，因此R、G和B之间的单元电压特性可能不同。

当各种颜色间的电压特性差异较大时，显示时会发出不适当的光，因此降低了显示质量。此外，所需的屏驱动电压变得更大。因此，驱动电路中设备需要更大的耐受电压(withstand voltage)，从而增加了生产成本。

另一方面，PDP中的部件是数据电极可以独立于其它颜色单元地驱动各颜色单元。因此，为了补偿各个颜色的电压特性，可以想到一种驱动方法，其中在写入期间之外的各个期间独立于其它颜色地向每一R、G和B的数据电极施加驱动脉冲。

在此方法中，在PDP 21和数据驱动器31以图7所示的方式彼此相连的情况下，需要向数据驱动器输入显示数据，并且控制每一颜色的输出端子的脉冲输出的开与关，以独立地向各R、G和B的单元施加驱动脉冲。

然而，向形成数据驱动器的数据驱动器IC的移位寄存器传送显示数据需要几微秒。因此，存在一个限制：当切换脉冲时，独立控制每一R、G和B需要上述的数据传送时间。

如图8所示，为每一颜色提供独立和分立的数据驱动器，以避免上述的问题。如上所述，典型的数据驱动器IC具有强制地将所有输出端子设置为高电平或低电平的功能。因此，利用这种功能，可以无需数据传送就向这些数据电极施加驱动脉冲。在这种情况下，在如图7所示的连接中，不能独立地对各颜色执行控制。因此，如图8所示，为各颜色独立提供数据驱动器，从而能够对各颜色独立执行控制。

然而，如图8所示的PDP和数据驱动器IC之间的连接具有这样的缺点：从数据驱动器31到PDP 21的相互连接很复杂。

通常，数据驱动器31和PDP 21通过柔性印刷电路板(此后，称为FPC)等连接。然而，当在用于将其上装有数据驱动器IC的印刷电路板与PDP相连接的FPC中形成如图8所示的连接时，需要使得印刷电路板的尺寸更大或者增加印刷电路板的层数。因此，不可避免地增加了成本。

特别地，最近在PDP中常用COF(薄膜上芯片(Chip On Film))、TCP(带载封装(Tape Carrier Package))等以降低成本，在COF、TCP等中，数据驱动器IC直接装在FPC上。在这种情况下，如图8所示的相互连接需要在FPC上安装至少三个数据驱动器IC，结果增加了FPC的尺寸。因此，与数据驱动器IC装在印刷电路板上的情况相比，成本增加了。

此外，需要使用双面FPC以实现如图8所示的相互连接。然而，从实用的观点来看使用双面FPC是不可能的，因为双面FPC进一步增加了成本。此外，可以考虑在FPC上安装多个数据驱动器IC，每一数据驱动器IC具有少量的输出端子。然而，在这种情况下，所用的IC的量增加，因此不可避免地增加了成本。

发明内容

考虑到上述问题，本发明的目的是提供用于PDP的数据驱动器、使用该数据驱动器的等离子显示设备和用于该等离子显示设备的控制方法，可以补偿PDP中R、G和B荧光材料间的电压特性等的差异而不增加成本。

根据本发明的第一方面，提供了一种用于根据显示数据驱动PDP的数据电极的等离子显示屏(以后，称为PDP)数据驱动器，其包括依次排列的多个数据驱动器IC。每一数据驱动器IC包括输出控制电路。所述输出控制电路的输入端子和输出端子按照形成PDP屏幕的多个主色显示单元的顺序依次排列，并且分别根据多个主色分成多个组。所述输出控制电路包括第一门阵列和第二门阵列，所述第一阵列的门和第二阵列的门分别对应于所述输入端子和输出端子。所述输出控制电路控制所述第一门阵列，以根据所述多个组中的各组的第一控制输入，将输入数据不变地输出或者将输入数据设置为高电平。所述的输出控制电路还控制所述的第二门阵列，根据第二控制输入，所述的第一门阵列的所有输出不变地传送或者将所述输入数据设置为低电平。

根据本发明的第二方面，在本发明第一方面的PDP数据驱动器中，形成所述屏幕的多个主色为红、绿和蓝，并且所述的多个组为分别对应于红、绿和蓝的三个组。

根据本发明的第三方面，提供了一种PDP数据驱动器，用于根据显示数据驱动PDP的数据电极，所述数据驱动器包括依次排列的多个数据驱动器IC。各数据驱动器IC都包括输出控制电路。所述输出控制电路的输入端子和输出端子按照形成PDP屏幕的多个主色的显示单元的次序排列，并且被分成与所述多个主色相对应的多个组。所述输出控制电路包括第一门阵列和第二门阵列，所述第一阵列的门和第二阵列的门分别与所述输入端子和输出端子相对应。所述输出控制电路控制所述第一门阵列，以根据用于所述多个组中的各组的第一控制输入，将输入数据不变地输出或者将该输入数据设置为高电平。所述输出控制电路还控制所述第二门阵列，根据用于所述多个组中的各组的第二控制输入，将所对应的第一门阵列的输出不变地传送或者将所述输入数据设置为低电平。

根据本发明的第四方面，提供了一种PDP数据驱动器，用于根据显示数据驱动PDP的数据电极，所述数据驱动器包括依次排列的多个数据驱动器IC。各数据驱动器IC都包括输出控制电路。所述输出控制电路的输入端子和输出端子按照形成PDP屏幕的多个主色显示单元的次序依次排列，并且被分成分别与所述多个主色相对应的多个组。所述输出控制电路包括第一门阵列和第二门阵列，所述第一阵列的门和所述第二阵列的门分别与所述输入端子和所述输出端子相对应。所述输出控制电路控制所述第一门阵列，根据用于第一组的第一控制输入将所述输入数据不变地输出或者将所述输入数据设置为高电平，并且根据第一定时调整输入设置所述高电平的设置定时。所述输出控制电路控制所述第二门阵列，根据用于所述第一组的第二控制输入，不变地传送所对应的第一门阵列的输出或者将所述输出设置为低电平，并且根据所述第一定时调整输入设置所述低电平的设置定时。所述输出控制电路控制所述第一门阵列，根据用于第二组的第一控制输入将输入数据不变地输出或者将所述输入数据设置为高电平，并且根据第二定时调整输入设置所述高电平的设置定时。所述输出控制电路还控制所述第二门阵列，根据用于所述第二组的第二控制输入，不变地传送所对应的第一门阵列的输出或者将所述输出设置为低电平，并且根据所述第二定时调整输入设置所述低电平的设置定时。所述输出控制电路控制所述第一门阵列，根据用于第三组的第一控制输入将输入数据不变地输出或者将所述输入数据设置为高电平，并且根据第三定时调整输入设置所述高电平的设置定时。所述输出控制电路还控制所述第二门阵列，根据用于所述第三组的第二控制输入，不变地传送对应的第一门阵列的输出或者将所述输出设置为低电平，并且根据所述第三定时调整输入设置所述低电平的设置定时。

根据本发明的第五方面，在本发明第三或第四方面的PDP数据驱动器中，形成屏幕的多个主色为红、绿和蓝，并且所述的多个组为分别对应于红、绿和蓝的三个组。

根据本发明的第六方面，用于驱动包括根据本发明的第一或第二方面的PDP数据驱动器的PDP的方法，其包括：在所述PDP的预放电期间，向扫描电极施加由锯齿波形成的预放电脉冲，以在所述扫描电极和维持电极之间以及扫描电极和数据电极之间产生预放电；和通过进行控制，在施加预放电脉冲期间由所述PDP数据驱动器针对多个组的每一组将数据电极设置为高，来终止所述预放电，从而控制多个主色的每一色的预放电终止定时。

根据本发明的第七方面，用于驱动包括根据本发明的第三到第五方面的任一方面的PDP数据驱动器的PDP的方法，其包括：进行控制，在PDP写入放电期间，在将显示数据输入到数据电极的同时，由PDP数据驱动器在多个组之间不同的定时将数据电极设置为低，从而使向所述数据电极施加数据脉冲的时间在所述多个组之间不同。

根据本发明的第八方面，提供了一种等离子显示设备，包括：PDP，该PDP包括第一基板和与所述第一基板相对设置的第二基板，所述第一基板包括多个彼此平行的扫描电极和维持电极的电极对，所述第二基板包括多个数据电极，与所述电极对垂直交叉排列；数字信号处理电路，用于处理通过进行模拟图像信号的格式转换得到的数字图像信息，并且输出用于驱动所述PDP的信号；控制电路；和电源电路，其中通过驱动电路来驱动所述电极对和数据电极，使得在所述第一基板和第二基板之间的、在所述电极对和数据电极的各交叉位置形成的显示单元发光，以及用于驱动所述数据电极的驱动电路由根据本发明第一到第五方面任一方面所述的PDP数据驱动器形成。

根据本发明的第九方面，提供了一种等离子显示设备，包括：PDP，该PDP包括第一基板和与所述第一基板相对设置的第二基板，所述第一基板包括多个彼此平行的扫描电极和维持电极的电极对，所述第二基板包括多个数据电极，与所述电极对垂直交叉排列；数字信号处理电路，用于处理通过进行模拟图像信号的格式转换得到的数字图像信息，并且输出用于驱动PDP的信号；控制电路；和电源电路，其中通过驱动电路来驱动所述电极对和数据电极，使得在所述第一基板和第二基板之间的、在所述电极对和数据电极的各交叉位置形成的显示单元发光，以及所述PDP由根据本发明的第六或第七方面的驱动方法来驱动。

根据本发明，通过排列的多个数据驱动器IC形成PDP数据驱动器。在每一数据驱动器IC的输出控制电路中，输入端子和输出端子按照形成屏幕的多个主色的次序排列，并且被分成多个组。对于每一组，对所述的输出控制电路进行控制，根据控制输入，将输入数据不变地输出或者输出高电平。因此，不需要为每种颜色独立提供数据驱动器。也就是说，无须使数据驱动器IC和PDP之间的相互连接复杂化，就可以通过对各组的数据电极进行控制，在预放电期间在施加预放电脉冲的同时，将数据电极设置为高，来终止PDP的预放电。因此，可以控制每一主色的预放电的终止时间。

而且，根据本发明，通过排列的多个数据驱动器IC形成PDP数据驱动器。在每一数据驱动器IC的输出控制电路中，输入端子和输出端子按照形成屏幕的多个主色的次序排列，并且被分成多个组。对于每一组，对所述的输出控制电路进行控制，将输入的数据不变地输出或者输出高电平。并且进行控制，将输入的数据不变地输出或者输出低电平。因此，不需要为每种颜色提供独立的数据驱动器。也就是说，无须使数据驱动器IC和PDP之间的相互连接复杂化，就可以通过对每一组进行控制，在施加预放电脉冲的同时将数据电极设置为高以终止预放电来控制每种颜色的PDP预放电的终止时间。也可以进行控制，在显示数据输入到数据电极的同时，使得组之间不同的定时将数据电极设置为低，使向数据电极施加数据脉冲的时间在组之间不同。

通过排列的多个数据驱动器IC形成根据显示数据驱动PDP的数据电极的PDP数据驱动器。在各数据驱动器IC的输出控制电路中，输入端子和输出端子按照形成屏幕的多个主色次序排列，并且被分成多个组。所述的输出控制电路包括第一门阵列和第二门阵列，每个阵列的门分别对应所述输入端子和输出端子。对于各组，控制第一门阵列，根据第一控制输入，将输入的数据不变地输出或者输出高电平；并控制第二门阵列，根据第二控制输入，将第一门阵列的输出不变地传送或者输出低电平。

附图说明

图1是典型的AC放电存储操作型PDP中的显示单元结构的剖面图；

图2是典型的PDP驱动设备示例的方框图；

图3是在典型的PDP中一个场中操作的时序图；

图4是在典型的PDP中一个子场中操作的时序图；

图5是典型的PDP数据驱动器IC的电路结构示意图；

图6示出了典型的PDP数据驱动器IC中输出控制电路和高容错缓冲器的电路结构；

图7示出了PDP和PDP数据驱动器之间的典型连接；

图8示出了通过使用传统的PDP数据驱动器IC对PDP中各R、G和B的电极进行独立控制的连接；

图9是根据本发明的第一实施例的PDP数据驱动器IC中输出控制电路和高容错缓冲器的电路图；

图10示出了本发明的第一实施例中PDP数据驱动器IC中输出控制电路和高容错缓冲器的真值表；

图11为本发明的第一实施例中PDP数据驱动器IC的输出控制电路和高容错缓冲器的操作的时序图；

图12示出了通过使用根据本发明的第一实施例的PDP数据驱动器IC对PDP中各R、G和B的电极进行独立控制的连接；

图13为在预放电期间用于驱动PDP的典型方法的时序图；

图14为本发明的第一实施例中预放电期间驱动PDP的方法的时序图；

图15为根据本发明的第二实施例的PDP数据驱动器IC中输出控制电路和高容错缓冲器的电路图；

图16示出了本发明的第二实施例中PDP数据驱动器IC中输出控制电路和高容错缓冲器的真值表；

图17为本发明的第二实施例中写入放电期间驱动等离子显示的方法的时序图；

图18是示出了等离子显示屏中相邻数据电极间的静电电容的示意图；

图19为根据本发明的第三实施例的PDP数据驱动器IC中输出控制电路和高容错缓冲器的电路图；

图20为示出了本发明的第三实施例中PDP数据驱动器IC中输出控制电路和高容错缓冲器的操作的时序图；和

图21为根据本发明的第四实施例的等离子显示设备的结构的示意图。

具体实施方式

图9是根据本发明的第一实施例的PDP数据驱动器IC中输出控制电路和高容错缓冲器的电路图。图10示出了本实施例的PDP数据驱动器IC中输出控制电路和高容错缓冲器的真值表。图11为本实施例的PDP数据驱动器IC的输出控制电路和高容错缓冲器的操作的时序图。图12示出了通过使用本实施例的PDP数据驱动器IC，用于PDP中的各颜色(即R、G和B)的独立控制电极的连接。图13为在预放电期间用于驱动PDP的典型方法的时序图。图14为本实施例中预放电期间驱动PDP的方法的时序图。

如图9所示，本实施例的PDP数据驱动器IC包括输出控制电路103A和高容错缓冲器104A。

输出控制电路103A包括缓冲器阵列BA1、BA2、BA3、……、BA(3n-2)、BA(3n-1)和BA3n，分别由NAND电路形成的门阵列GA1、GA2、GA3、……、GA(3n-2)、GA(3n-1)和GA3n，以及分别由NAND电路形成的门阵列GB1、GB2、GB3、……、GB(3n-2)、GB(3n-1)和GB3n。

形成门GA1、GA2、GA3、……、GA(3n-2)、GA(3n-1)和GA3n的所有NAND门在一个输入端被连接以通过前一阶段提供的缓冲器BA1、BA2、BA3、……、BA(3n-2)、BA(3n-1)和BA3n分别输入数据IDATA1、IDATA2、IDATA3、……、IDATA(3n-2)、IDATA(3n-1)和IDATA3n。NAND门GA1、GA4、……、GA(3n-2)的另一输入端与第一高空白控制端子HBLK1相连，NAND门GA2、GA5、……、GA(3n-1)的另一输入端与第二高空白控制端子HBLK2相连，并且NAND门GA3、GA6、……、GA3n的另一输入端与第三高空白控制端子HBLK3相连。

形成门GB1、GB2、GB3、……、GB(3n-2)、GB(3n-1)和GB3n的所有NAND门在一个输入端分别与前一阶段提供的门GA1、GA2、GA3、……、GA(3n-2)、GA(3n-1)和GA3n的输出端相连，在另一输入端与低空白控制端子LBLK相连。

高容错缓冲器104A包括缓冲器电路BB1、……、和BB3n，每一缓冲器电路是高电压容错的，并且连接在高电压电源和地之间。缓冲器电路BB1、……、和BB3n在输入端分别与前一阶段提供的门GB1、GB2、GB3、……、GB(3n-2)、GB(3n-1)和GB3n的输出端相连，还在输出端分别与输出端子OUT1、OUT2、OUT3、……、OUT(3n-2)、OUT(3n-1)和OUT3n相连。

如上所述，本实施例的数据驱动器IC的输出被分成3组，并且分别对应这三个组(3n-2)、(3n-1)和3n提供了三个高空白控制端子HBLK1、HBLK2和HBLK3。因此，这三个组的每一组输出都可以独立于其它组的输出而被设置为高空白状态。

具有如图9所示结构的PDP数据驱动器IC中的输出控制电路和高容错缓冲器的真值表如图10所示。

更具体地说，高空白控制端子HBLK1、HBLK2和HBLK3以及低空白控制端子LBLK都是低有效的。因此，当所有高空白控制端子HBLK1、HBLK2和HBLK3以及低空白控制端子LBLK都为高时，从输出控制电路103A的前一阶段设置的锁存电路输入的显示数据IDATA(3n-2)、IDATA(3n-1)和IDATA3n分别从相应的输出中不改变地输出。

仅当高空白控制端子HBLK1被设置为有效(即，低)时，无论输入数据如何，输出数据OUT1、OUT4、……、OUT(3n-2)都变高(即，高空白状态)。

仅当高空白控制端子HBLK2被设置为有效(即，低)时，无论输入数据如何，输出数据OUT2、OUT5、……、OUT(3n-1)都变高(即，高空白状态)。

仅当高空白控制端子HBLK3被设置为有效(即，低)时，无论输入数据如何，输出数据OUT3、OUT6、……、OUT3n都变高(即，高空白状态)。

因此，具有如图9所示结构的PDP数据驱动器IC的输出控制电路103A和高容错缓冲器104A按照图11的时序图所示进行操作。也就是说，可以对三个输出组中每一组独立地进行高空白控制。

在图11中，当输出OUT(3n-2)、OUT(3n-1)或OUT3n被设置为高空白状态时，对应显示数据IDATA(3n-2)、IDATA(3n-1)或IDATA3n的数据电极变高(例如，大约80V)。因此，独立地控制各组输出，以降低数据电极和扫描电极之间的电压，从而停止数据电极和扫描电极间的相对放电。在低空白状态中，突然强制终止向数据电极施加对应于显示数据IDATA(3n-2)、IDATA(3n-1)和IDATA3n的数据脉冲。

如上所述，本实施例的数据驱动器可以独立地为分别对应于红(R)、绿(G)和蓝(B)的各显示数据IDATA(3n-2)、IDATA(3n-1)和IDATA3n设置高空白状态。本实施例的数据驱动器还可以突然对用于各个颜色的数据电极设置低空白状态。

在如图9所示的第一实施例中，通过将高空白设置端子HBLK1-HBLK3设置为低电平来分别将输出OUT(3n-2)、OUT(3n-1)或OUT3n设置为高空白状态。另一方面，通过将低空白设置端子LBLK设置为低电平而分别将输出OUT(3n-2)、OUT(3n-1)或OUT3n设置为低空白状态。

然而，可以排列电路，通过数据信号(其取代了将低空白设置端子LBLK设置为低电平)来将所有输出OUT(3n-2)、OUT(3n-1)和OUT3n设置为低空白状态。

在这种情况下，因为门阵列GB1、GB2、GB3、……、GB(3n-1)、GB(3n)变得不必要了，因而还可以简化输出控制电路103A。

此外，在第一实施例中，对主色的每一显示单元，独立控制数据电极和扫描电极之间预放电的停止定时。然而，有这样的可能：(例如)放电单元R和放电单元G的放电开始电压的差异小，而仅仅放电单元B的放电开始电压和其余的放电单元R、G的放电开始电压之间的差异大。在这种情况下，可以仅使用如图9所示的电路中两个高空白控制端子，即HBLK1和HBLK2，以独立控制放电单元R和G中预放电的停止时间，以及放电单元B中预放电的停止时间。

换句话说，代替为主色R、G、B的每一放电单元提供一个高空白控制端子或者一个低空白控制端子，可以为包括单个颜色或者多个颜色的每一单元提供一个高空白控制端子或者一个低空白控制端子，以这种单元为基础进行预放电停止时间的控制。

现在，参照图12、13和14描述本实施例的数据驱动器的适当应用。

在PDP中，用于R、G和B的数据电极以R、G和B的次序依次并重复排列。通过控制输入波形可以补偿上述排列中各个颜色的单元中的电压特性差异。为了达到该目的，在本实施例中，如图12所示，数据驱动器IC的输出端子的三个组分别与PDP 21的R、G和B数据电极相连。

在以下描述中，描述了这样的示例：其中驱动具有如图9所示电路结构的PDP。在如图4所示的PDP驱动波形的预放电期间，该驱动方法使用具有如图9所示结构的数据驱动器IC的功能。

通过锯齿波形成如图4所示的预放电脉冲Pp，其中电压以每微秒几伏的速率变化并最终达到大约300V到400V。

当施加了预放电脉冲Pp并且该脉冲的电压超过了扫描电极和维持电极之间以及数据电极之间的放电开始电压(firing potential)时，产生微弱的放电。该放电在预放电脉冲Pp的电压变化过程中持续发生。当预放电脉冲Pp的电压达到其最终达到的电压时，放电停止。施加预放电脉冲Pp，以激活单元的内部，使得壁电荷均匀。

在PDP中，R、G和B单元分别喷涂了R、G和B荧光材料。如上所述，因为各个颜色的荧光材料之间的电性能不同，所以各个颜色的各单元的电压特性不同。

在这种情况下，因为在数据基板上设置了荧光材料，所以数据电极和扫描电极之间或者数据电极和维持电极之间的放电开始电压在各个颜色间也有很大不同。

例如，考虑这样的情况：其中数据电极和扫描电极之间的放电开始电压为R单元190V、G单元195V和B单元200V，并且预放电脉冲Pp的最终达到电压为300V。在典型的PDP中，如图13所示，当预放电脉冲Pp的电压达到190V时R单元中的放电开始。接下来，G单元中的放电开始并且随后B单元中的放电开始。各个单元的放电持续直到预放电脉冲Pp的电压达到300V，并且当预放电脉冲Pp的电压增加停止时放电停止。请注意，图13所示的发光波形R、G和B分别是发生在扫描电极和数据电极Wd-R、Wd-G和Wd-B之间的放电发射的波形。

上述放电发生时，数据电极用作阴极。因此，在数据电极中累积了正的壁电荷。在放电持续发生时间最长的R单元中这样累积的壁电荷的量最大。R单元之后G单元是第二大的。B单元累积的壁电荷的量最小。

这样累积的壁电荷被添加到在随后的写入放电期间向数据电极施加的具有正极性的数据脉冲上，从而降低了放电开始电压。因此，累积的壁电荷具有使得写入放电更容易发生的效果。

按照使放电开始电压最高的B单元充分达到上述效果的方式，设置预放电脉冲Pp的最终达到电压。因此，放电开始电压在比B单元的低的单元中，特别是在具有最低放电开始电压的R单元中，产生过度的预放电。

无论是否选择了任一单元都会产生预放电。因此预放电增加了要显示黑色的单元的亮度。也就是说，会发生这样的现象：通过该单元显示的该颜色不是漆黑而是深灰色。这种现象降低了显示质量。

为了防止发生该现象，在本实施例的数据驱动器IC中，在发生预放电之后施加预放电脉冲Pp的同时，向数据电极施加数据偏压脉冲Pdb，从而缩短了放电开始电压较低的单元的预放电持续时间。以这种方式，可以抑制放电开始电压较低的单元中的过度预放电，从而防止要显示黑色的单元的亮度增加。

图14为在预放电期间使用本实施例的数据驱动器IC驱动PDP的方法的时序图。

在该示例中，预放电发生之后，在施加预放电脉冲Pp的同时向数据电极施加数据偏压脉冲Pdb。该数据偏压脉冲的幅度被设置为80V，从而将施加在数据电极和扫描电极之间的电压降低80V。以这种方式，数据电极和扫描电极之间的预放电停止了。请注意，图14的发光波形R、G和B分别是发生在扫描电极和数据电极Wd-R、Wd-G和Wd-B之间的放电发光的波形。

如图14所示，按照图14所示的次序，向R数据电极Wd-R施加数据偏压Pdb(R)，向G数据电极Wd-G施加数据偏压电压Pdb(G)，从而防止了R和G单元中过度的预放电。

以这种方式，通过防止R和G单元的过度预放电，可以抑制要显示黑色的单元的亮度增加。因此，可以提高显示质量。

然而，在预放电脉冲的电压以每微秒6V的速率上升的情况下，实践中需要在上述的驱动数据驱动器IC的方法中以一微秒或更少的时间间隔施加数据偏压脉冲Pdb。因此，当考虑通过移位寄存器101进行数据传送操作时，没有时间进行该用于传送作为普通数据显示信号的数据的操作。

因此，代替使用数据偏压脉冲Pdb，使用将数据电极设置高空白状态的功能。如图9所示，针对R、G和B，对用于强制地将数据驱动器IC的输出设置为高的高空白功能进行了划分。由所分出的高空白控制端子HBLK1、HBLK2和HBLK3控制的输出端子分别与PDP的R数据电极、G数据电极和B数据电极相连，从而通过在预放电期间进行高空白控制提供了幅度与数据偏压脉冲Pdb相同的80V脉冲。以这种方式，可以控制过度的预放电。

如上所述，在本实施例的数据驱动器IC中，为各R单元、G单元和B单元提供了用于控制高空白状态的高空白控制端子，以控制各颜色的高空白状态。此外，在施加预放电脉冲Pp的同时，将与预放电的放电开始电压低的颜色的单元对应的数据电极设置为高空白状态，从而缩短这些单元预放电的持续时间。因此，可以补偿各种颜色间预放电持续时间的差异(该差异由各个颜色的荧光材料间电压特性的差异引起)，并且不为每一颜色提供独立的数据驱动器(独立数据驱动器会引起数据驱动器IC和PDP相互连接复杂)。因此，可以抑制在各个颜色的单元中发生的过度预放电，使得显示质量提高。

如图6所示的传统数据驱动器IC也可以在预放电期间抑制预放电。然而，该传统的数据驱动器IC不能象本实施例一样单独控制每一颜色的放电持续时间。

图15为根据本发明的第二实施例的PDP数据驱动器的输出控制电路和高容错缓冲器的电路图。图16示出了输出控制电路和高容错缓冲器的真值表。图17为本实施例中写入放电期间驱动等离子显示的方法的时序图。图18示出了等离子显示屏中相邻数据电极间的静电电容的示意图。

如图15所示，本实施例的PDP数据驱动器IC包括输出控制电路103B和高容错缓冲器104A。

输出控制电路103B在结构上与图9所示的第一实施例的相同，包括缓冲器阵列BA1、BA2、BA3、……、BA(3n-2)、BA(3n-1)和BA3n，以及分别由NAND电路形成的门阵列GA1、GA2、GA3、……、GA(3n-2)、GA(3n-1)和GA3n。然而，本实施例的输出控制电路103B在方法上与第一实施例的不同，该方法用于向分别由NAND电路形成的门阵列GC1、GC2、GC3、……、GC(3n-2)、GC(3n-1)和GC3n输入低空白控制信号。

高容错缓冲器104A与如图9所示的第一实施例的相同。

形成门GA1、GA2、GA3、……、GA(3n-2)、GA(3n-1)和GA3n的所有NAND门在一个输入端分别与这些门的前一阶段提供的缓冲器BA1、BA2、BA3、……、BA(3n-2)、BA(3n-1)和BA3n的输出端连接。门GA1、GA4、……、GA(3n-2)的另一输入端与第一高空白控制端子HBLK1相连。门GA2、GA5、……、GA(3n-1)的另一输入端与第二高空白控制端子HBLK2相连。门GA3、GA6、……、GA3n的另一输出端与第三高空白控制端子HBLK3相连。

形成门GB1、GB2、GB3、……、GB(3n-2)、GB(3n-1)和GB3n[Z1]的所有NAND门在一个输入端分别与前一阶段提供的门GA1、GA2、GA3、……、GA(3n-2)、GA(3n-1)和GA3n的输出端相连。门GB1、GB4、……、GB(3n-2)的另一输入端与第一低空白控制端子LBLK1相连。门GB2、GB5、……、GB(3n-1)的另一输入端与第二低空白控制端子LBLK2相连。门GB3、GB6、……、GB3n的另一输出端与第三低空白控制端子LBLK3相连。

如上所述，在本实施例的数据驱动器IC中，输出被分成3组。通过提供分别与这三个组对应的高空白控制端子HBLK1、HBLK2和HBLK3以及低空白控制端子LBLK1、LBLK2和LBLK3，可以独立地将这三个组的每一组输出设置为高空白状态和低空白状态。

具有如图15所示电路结构的PDP数据驱动器IC的输出控制电路和高容错缓冲器的真值表如图16所示。

高空白控制端子HBLK1、HBLK2和HBLK3以及低空白控制端子LBLK1、LBLK2和LBLK3为低有效。

当高空白控制端子HBLK1和低空白控制端子LBLK1都为高时，将从输出控制电路的前一阶段提供的锁存电路中输入的显示数据IDATA1、IDATA4、……、和IDATA(3n-2)作为输出OUT1、OUT4、……、和OUT(3n-2)不改变地输出。仅当高空白控制端子HBLK1有效(低)时，无论输入数据如何，输出OUT1、OUT4、……、OUT(3n-2)都为高(即，高空白状态)。仅当低空白控制端子LBLK1有效(低)时，输出OUT1、OUT4、……、OUT(3n-2)都为低(即，低空白状态)。

类似地，当高空白控制端子HBLK2和低空白控制端子LBLK2都为高时，将从前一阶段提供的锁存电路中输入的显示数据IDATA2、IDATA5、……、和IDATA(3n-1)作为输出OUT2、OUT5、……、和OUT(3n-1)不改变地输出。仅当高空白控制端子HBLK2有效(低)时，无论输入数据如何，输出OUT2、OUT5、……、OUT(3n-1)为高(即，高空白状态)。仅当低空白控制端子LBLK2有效(低)时，输出OUT2、OUT5、……、OUT(3n-1)为低(即，低空白状态)。

类似地，当高空白控制端子HBLK3和低空白控制端子LBLK3都为高时，将从前一阶段提供的锁存电路中输入的显示数据IDATA3、IDATA6、……、和IDATA3n作为输出OUT3、OUT6、……、和OUT3n不改变地输出。仅当高空白控制端子HBLK3有效(低)时，无论输入数据如何，输出OUT3、OUT6、……、OUT3n都为高(即，高空白状态)。仅当低空白控制端子LBLK3有效(低)时，输出OUT3、OUT6、……、OUT3n为低(即，低空白状态)。

如上所述，在图15所示的电路中，提供了分别与数据驱动器IC的输出端子的三个组(由3n-2、3n-1和3n代表)相对应的高空白控制端子HBLK1、HBLK2和HBLK3。此外，提供了分别与输出端子的这三个组相对应的低空白控制端子LBLK1、LBLK2和LBLK3。因此，可以独立控制每一组的输出，实现高空白状态和低空白状态。

在图15所示的结构中，不仅高空白控制端子被分成三组，而且低空白控制端子也被分成三组。因此，可以在预放电期间以类似第一实施例的方式进行PDP驱动控制，并且还可以进行不同的驱动控制。

现在，参照图17和18描述本实施例的数据驱动器的适当应用。

如上所述，在写入放电期间根据显示数据向数据电极施加数据脉冲。在施加数据脉冲期间，用于充电和放电数据电极的变位电流(displacement)流过数据电极，从而产生电磁波。由于同时驱动所有数据电极，电磁波的水平为高。该高水平电磁波可能引起噪音。

本实施例的数据驱动器IC通过使用三个组的每一组都可发生的低空白来减少了几乎同时驱动的数据电极的数量，从而抑制了电磁波。

在写入放电期间，根据图17所示的时序图，通过使用三个组的每一组可产生的低空白，本实施例的数据驱动器IC驱动数据电极。

在图17中，Pd(R)、Pd(G)和Pd(B)表示分别施加给R数据电极、G数据电极和B数据电极的数据脉冲的波形。LBLK(R)、LBLK(G)和LBLK(B)表示分别驱动R数据电极、G数据电极和B数据电极的低空白信号。LE表示锁存使能信号，用于将移位寄存器101中的数据传送给高容错缓冲器104A。Vd表示数据脉冲的输出电压的峰值，其被设置为几十伏。每一LBLK信号和LE信号的波形中H和L分别表示逻辑信号的高电平和低电平。通常，H为几伏(例如，5V或更少)，L为GND级。

在本实施例的数据驱动器IC中，在R数据电极组、G数据电极组和B数据电极组的每一组中，在数据脉冲结束时使低空白有效，从而将数据脉冲设置为GND级。在R、G和B数据电极组之间在不同时间将低空白设置为有效。接下来，将LE信号设置为有效，以将下一个显示数据从移位寄存器传送到高容错缓冲器。然后，在R、G和B数据电极组之间在不同时间释放低空白，施加下一个数据脉冲。

以这种方式，可以在R、G和B数据电极组之间使向数据电极施加数据脉冲的时间不同。

如上所述，在本实施例的数据驱动器IC中，通过使对R、G和B施加数据脉冲的定时不同可以减少同一时段驱动的数据电极的数量，而无需为每一颜色提供独立的数据驱动器，因此不会使数据驱动器IC和PDP之间的相互连接复杂。因此，可以抑制变位电流引起的电磁波。

此外，由于在R、G和B之间向数据电极施加数据脉冲的时间不同，在本实施例的驱动方法中，相邻数据电极之间的数据脉冲施加时间不同。然而，如图18所示，在相邻的数据电极之间形成了静电电容。因此，与同时在相邻单元中施加数据脉冲的情况相比，该数据脉冲的上升更平缓。因此，即使同时驱动的数据电极的数量是相同的，本实施例的在相邻的数据电极之间设置不同的数据脉冲施加时间的驱动方法也可以实现更好地抑制电磁波的效果。

显然，通过在预放电期间以与第一实施例类似的方法使用数据驱动器IC的高空白设置功能来进行PDP驱动控制，本实施例的数据驱动器IC也可以提高显示质量。

在图17所示的第二实施例中，通过使用LBLK(R)、LBLK(G)和LBLK(B)信号而不使用HBLK(R)、HBLK(G)和HBLK(B)信号进行控制操作。在本示例中，LBLK(R)、LBLK(G)和LBLK(B)信号分别对应三主色R、G和B的显示单元。然而，这些信号无须对应显示单元的颜色。第二实施例被构造为通过改变相邻电极之间数据脉冲的施加定时来抑制电磁发光。因此，可以使用例如四种信号LBLK1、LBLK2、LBLK3和LBLK4，按照显示单元的排列顺序循环地与显示单元对应而不管显示单元的颜色如何。在这种构造中，可以在相邻数据电极之间改变数据脉冲的施加时间。

图19为本发明的第三实施例的PDP数据驱动器中输出控制电路和高容错缓冲器的电路图。图20是示出了其操作的时序图。

本实施例的PDP数据驱动器IC的输出控制电路103C和高容错缓冲器104A具有如图19所示的结构。

输出控制电路103C和高容错缓冲器104A中的一列缓冲器BA1、BA2、BA3、……、BA(3n-2)、BA(3n-1)和BA3n与如图9所示的第一实施例中的相同。

形成门阵列GD1、GD2、GD3、……、GD(3n-2)、GD(3n-1)和GD3n的所有NAND门在一个输入端通过缓冲器BC1与输入端子HBLK相连，用于选择状态，其中可以设置高空白状态。GD1、GD4、……、GD(3n-2)的另一输入端与第一空白定时调整输入IN1相连。GD2、GD5、……、GD(3n-1)的另一输入端与第二空白定时调整输入IN2相连。GD3、GD6、……、GD3n的另一输入端与第三空白定时调整输入IN3相连。

形成门阵列GE1、GE2、GE3、……、GE(3n-2)、GE(3n-1)和GE3n的所有NAND门在一个输入端与前一阶段中提供的缓冲器BA1、BA2、BA3、……、BA(3n-2)、BA(3n-1)和BA3n的输出端连接，并且在另一输入端分别与前一阶段提供的门GD1、GD2、GD3、……、GD(3n-2)、GD(3n-1)和GD3n的输出端连接。

形成门阵列GF1、GF2、GF3、……、GF(3n-2)、GF(3n-1)和GF3n的所有NAND门在一个输入端通过缓冲器BC2与输入端子LBLK相连，用于选择状态，其中可以设置低空白状态。GF1、GF4、……、GF(3n-2)的另一输入端与第一空白定时调整输入IN1相连。GF2、GF5、……、GF(3n-1)的另一输入端与第二空白定时调整输入IN2相连。GF3、GF6、……、GF3n的另一输入端与第三空白定时调整输入IN3相连。

形成门阵列GG1、GG2、GG3、……、GG(3n-2)、GG(3n-1)和GG3n的所有NAND门在一个输入端分别与前一阶段提供的门GE1、GE2、GE3、……、GE(3n-2)、GE(3n-1)和GE3n的输出端相连，并且在另一输入端与前一阶段提供的门GF1、GF2、GF3、……、GF(3n-2)、GF(3n-1)和GF3n的输出端相连。

在本实施例的数据驱动器IC中，输出端子被分成三个组，分别由3n-2、3n-1和3n代表。提供了输入端子HBLK和LBLK，分别用于选择可以将三个组的每一组的输出设置为高空白状态的状态和可以将每一组的输出设置为低空白状态的状态。此外，提供了分别对应于三个组的空白定时调整输入IN1、IN2和IN3。由于该结构，可以独立地调整三个组的每一组的输出的空白定时。

如上所述，本实施例的数据驱动器IC具有高空白设置输入和低空白设置输入，并且还具有空白定时调整输入，其数量与数据驱动器IC的输出的组的数量相同。因此，可以为各组独立地调整空白定时即输出的高空白定时和低空白定时。

如图20的时序图所示，分别通过HBLK输入和LBLK输入，图19所示的电路能够选择可以设置高空白和可以设置低空白的状态。HBLK输入和LBLK输入是低有效的。当HBLK输入和LBLK输入都为高时，将从图19所示的电路的前一阶段提供的锁存电路中输入的显示数据IDATA3、IDATA6、……、和IDATA3n不改变地输出。即使HBLK输入和LBLK输入都有效(低)，当空白定时调整输入IN1、IN2和IN3为非有效(低)时，也不改变地输出显示数据。

为了设置高空白状态或者低空白状态，需要在HBLK输入或LBLK输入有效(低)的同时，将空白定时调整输入IN1、IN2和IN3设置为有效(高)。由于空白定时调整输入IN1、IN2和IN3分别对应输出组(3n-2)、(3n-1)和3n，通过空白定时调整输入IN1、IN2和IN3，可以分别调整这三个输出组的空白定时。

如上所述，尽管本实施例的数据驱动器IC不能为不同输出组同时设置高空白状态和低空白状态，但其可以独立地控制三个组的每一组的高空白定时和低空白定时。

显然，本实施例的数据驱动器IC还可以按照与第一实施例类似的方式使用数据驱动器IC的高空白设置功能来进行PDP驱动控制，并且可以按照与第二实施例类似的方式使用数据驱动器IC的高空白设置功能和低空白设置功能来进行PDP驱动控制。

图21为根据本发明的第四实施例的等离子显示设备的结构的示意图。

本实施例的等离子显示设备具有这样的特征：由第一到第三任一实施例描述的数据驱动器IC形成其数据驱动器。

本实施例的等离子显示设备200具有模块结构。更具体地说，等离子显示设备200包括模拟界面220和等离子显示屏模块230，如图21所示。等离子显示屏模块230包括等离子显示屏250。

模拟界面220包括含有色度解码器的Y/C分离电路221、A/D转换电路222、含有PLL电路的同步信号控制电路223、图像格式转换电路224、反转γ(伽马)修正电路225、系统控制电路226和PLE控制电路227。

模拟界面220通常具有将所接收的模拟图像信号转换成数字信号并且将数字信号供给等离子显示屏模块230的功能。

例如，从TV调谐器传送来模拟图像信号在Y/C分离电路221中被分成R、G和B的亮度信号。然后，在A/C转换电路222中将亮度信号转换成数字信号。

在等离子显示屏模块230的像素排列与图像信号的像素排列不同的情况中，图像格式转换电路224进行转换所需的图像格式的处理。

根据等离子显示屏中的输入信号的显示亮度特性是线性的。然而，提前对典型的图像信号进行根据CRT(阴极射线管)的特性修正，即伽马修正。

因此，在A/D转换电路222中A/D转换图像信号之后，在反转伽马修正电路225中对图像信号进行反转伽马修正，以创建重新构成为具有线性特性的数字图像信号。将所创建的数字图像信号作为RGB图像信号输出到等离子显示屏模块230。

由于模拟图像信号不包含用于A/D转换的采样时钟信号和数据时钟信号，包括在同步信号控制电路223中的PLL(锁相环)电路使用与模拟图像信号同时提供的水平同步信号生成采样时钟信号和数据时钟信号，并且将所生成的时钟信号供给等离子显示屏模块230。

模拟界面220的PLE控制电路227进行等离子显示屏的亮度控制。更具体地说，当平均亮度水平为预定水平或更低时，PLE控制电路227进行控制以增加显示亮度。当平均亮度水平超过预定水平时，PLE控制电路227进行控制降低显示亮度。

系统控制电路226向等离子显示屏模块230输出不同的控制信号。

等离子显示屏模块230还包括数字信号处理和控制电路231、屏幕部件232和含有DC/DC转换器的模块内电源电路233。

数字信号处理和控制电路231包括输入界面信号处理电路234、帧存储器235、存储器控制电路236和驱动器控制电路237。

例如，通过电路计算输入到输入界面信号处理电路234的图像信号的平均亮度水平，用于计算输入界面信号处理电路234中提供的平均亮度水平(未示出)。例如，以5位数据输出经计算的平均亮度水平。

PLE控制电路227根据平均亮度水平设置PLE控制数据，并且将该数据供给输入界面信号处理电路234中的亮度水平控制电路(未示出)。

数字信号处理和控制电路231处理上述的输入界面信号处理电路234中的各种输入信号，并且向屏幕部件232发送控制信号。同时，存储器控制电路236将存储器控制信号发送给屏幕部件232，驱动器控制电路237将驱动器控制信号发送给屏幕部件232。

屏幕部件232包括：等离子显示屏250；扫描驱动器238，用于驱动等离子显示屏250的扫描电极；数据驱动器239，用于驱动等离子显示屏250的数据电极；高压脉冲电路240，用于向等离子显示屏250和扫描驱动器238提供脉冲电压；以及电力回收电路240，用于回收来自高压脉冲电路240的多余电力。

例如，形成排列有1365×768像素的等离子显示屏250。通过分别由扫描驱动器238和数据驱动器239控制扫描电极和数据电极来控制等离子显示屏250中这些像素的所需像素的开或关。以这种方式，显示所需的图像。

逻辑电源向数字信号处理和控制电路231及屏幕部件232提供逻辑电力。显示电源将DC电力提供给模块内电源电路233，由其将该DC电力的电压转换成预定的电压，并且将预定的电压供给屏幕部件232。

在上述的等离子显示设备中，由第一到第三的任一实施例中描述的数据驱动器IC形成数据驱动器239，并且数据驱动器239的输出被分成三个组，分别对应R、G和B。对于输出的每一组，按照上述实施例详细描述的方法，进行空白控制。因此，可以得到通过上述实施例实现的独特效果，而不用为每一颜色提供独立的数据驱动器，使得不会因数据驱动器和PDP之间的相互连接复杂而引起成本增加。

当使用第一实施例的数据驱动器IC时，为对应于各R、G和B的显示数据独立于其它颜色的显示数据地设置高空白状态。此外，通过使用该功能，在预放电期间控制每一颜色的数据电极和扫描电极之间的预放电持续时间。因此，根据R、G和B荧光材料之间电压特性的差异，可以产生具有适当持续时间的预放电，从而提高了显示质量。

当使用第二或第三实施例的数据驱动器IC时，为对应于各R、G和B的显示数据独立于其它颜色的显示数据地设置高空白状态和低空白状态。此外，通过使用高空白设置功能控制预放电期间每一颜色的数据电极和扫描电极之间的相对放电持续时间，从而根据R、G和B荧光材料之间电压特性的差异产生具有适当持续时间的预放电。因此，可以提高显示质量。此外，通过使用低空白设置功能可以使各个颜色之间的数据脉冲施加时间不同，以抑制引起噪音的电磁波的产生。

在上面的描述中，参照附图详细描述了本发明的优选实施例。然而，具体结构不限于这些实施例。不偏离本发明内容的进行了修改的那些实施例仍在本发明的范围内。例如，可以按照与上述各实施例中的次序相反的次序排列用于设置高空白状态的门阵列和用于设置低空白状态的门阵列。此外，形成门序列的门可以由不是NAND门的门器件形成。

本发明的PDP数据驱动器、驱动PDP的方法、等离子显示设备和控制等离子显示设备的方法不仅适用于用于TV的等离子显示屏和等离子显示设备，还适用于用作任何类型计算机设备、控制设备、测量设备、娱乐设备和其它各种设备的等离子显示屏和等离子显示设备。

本申请基于日本专利申请No.2004-217645，通过引用将其并入本文中。

Claims (17)

1.一种等离子显示屏(PDP)数据驱动器，用于根据显示数据驱动PDP的数据电极，该数据驱动器包括多个依次排列的数据驱动器IC，其中：

各数据驱动器IC包括输出控制电路；

所述输出控制电路的输入端子和输出端子按照形成PDP屏幕的多个主色的显示单元的顺序依次排列，并分成分别与该多个主色相对应的多个组；

所述输出控制电路包括第一门阵列和第二门阵列，所述第一阵列的门和第二阵列的门分别与所述输入端子和输出端子相对应；

所述输出控制电路控制所述第一门阵列，以根据用于所述多个组中的各组的第一控制输入，不改变地将输入数据输出或者将该输入数据设置为高电平；和

所述输出控制电路还控制所述第二门阵列，根据第二控制输入，不改变地传送所述第一门阵列的所有输出或者将所述输出设置为低电平。

2.根据权利要求1所述PDP数据驱动器，其中：

形成所述屏幕的多个主色为红、绿和蓝，并且所述多个组为分别对应红、绿和蓝的三个组。

3.一种PDP数据驱动器，用于根据显示数据驱动PDP的数据电极，所述数据驱动器包括依次排列的多个数据驱动器IC，其中：

每一数据驱动器IC都包括输出控制电路；

所述输出控制电路的输入端子和输出端子按照形成PDP屏幕的多个主色的显示单元的次序依次排列，并且被分成与所述多个主色相对应的多个组；

所述输出控制电路包括第一门阵列和第二门阵列，所述第一阵列的门和第二阵列的门分别与所述输入端子和输出端子相对应；

所述输出控制电路控制所述第一门阵列，以根据用于所述多个组中的各组的第一控制输入，将输入数据不变地输出或者将所述输入数据设置为高电平；和

所述输出控制电路还控制所述第二门阵列，根据用于所述多个组中的各组的第二控制输入，不变地传送所对应的第一门阵列的输出或者将所述输出设置为低电平。

4.一种PDP数据驱动器，用于根据显示数据驱动PDP的数据电极，所述数据驱动器包括依次排列的多个数据驱动器IC，其中：

每一数据驱动器IC都包括输出控制电路；

所述输出控制电路的输入端子和输出端子按照形成PDP屏幕的多个主色显示单元的次序依次排列，并且被分成分别与所述多个主色相对应的多个组；

所述输出控制电路包括第一门阵列和第二门阵列，所述第一阵列的门和所述第二阵列的门分别与所述输入端子和所述输出端子相对应；

所述输出控制电路控制所述第一门阵列，根据用于第一组的第一控制输入将所述输入数据不变地输出或者将所述输入数据设置为高电平，并且根据第一定时调整输入设置所述高电平的设置定时；

所述输出控制电路还控制所述第二门阵列，根据用于所述第一组的第二控制输入，不变地传送所对应的第一门阵列的输出或者将所述输出设置为低电平，并且根据所述第一定时调整输入设置所述低电平的设置定时；

所述输出控制电路控制所述第一门阵列，根据用于第二组的第一控制输入将输入数据不变地输出或者将所述输入数据设置为高电平，并且根据第二定时调整输入设置所述高电平的设置定时；

所述输出控制电路还控制所述第二门阵列，根据用于所述第二组的第二控制输入，不改变地传送对应的第一门阵列的输出或者将所述输出设置为低电平，并且根据所述第二定时调整输入设置所述低电平的设置时间；

所述输出控制电路控制所述第一门阵列，根据用于第三组的第一控制输入将输入数据不变地输出或者将所述输入数据设置为高电平，并且根据第三定时调整输入设置所述高电平的设置定时；

所述输出控制电路还控制所述第二门阵列，根据用于所述第三组的第二控制输入，不变地传送对应的第一门阵列的输出或者将所述输出设置为低电平，并且根据所述第三定时调整输入设置所述低电平的设置时间。

5.根据权利要求3所述PDP数据驱动器，其中：

形成所述屏幕的多个主色为红、绿和蓝，并且所述多个组为分别对应红、绿和蓝的三个组。

6.根据权利要求4所述PDP数据驱动器，其中：

形成屏幕的多个主色为红、绿和蓝，并且所述多个组为分别对应红、绿和蓝的三个组。

7.一种用于驱动包含权利要求1所述PDP数据驱动器的PDP的方法，所述方法包括：

在所述PDP的预放电期间，向扫描电极施加由锯齿波形成的预放电脉冲，以在所述扫描电极和维持电极之间以及扫描电极和数据电极之间产生预放电；和

通过进行控制，在施加预放电脉冲期间由所述PDP数据驱动器针对多个组的每一组将数据电极设置为高，来终止所述预放电，从而控制多个主色的每一色的预放电终止定时。

8.一种用于驱动包含权利要求2所述的PDP数据驱动器的PDP的方法，所述方法包括：

在PDP预放电期间，向扫描电极施加由锯齿波形成的预放电脉冲，以在所述扫描电极和维持电极之间以及扫描电极和数据电极之间产生预放电；和

通过进行控制，在施加预放电脉冲期间由所述PDP数据驱动器针对多个组的每一组将数据电极设置为高，来终止所述预放电，从而控制多个主色的每一色的预放电终止定时。

9.一种用于驱动包含权利要求3所述的PDP数据驱动器的PDP的方法，所述方法包括：

进行控制，在PDP写入放电期间，在将显示数据输入到数据电极的同时，由PDP数据驱动器在多个组之间不同的定时将数据电极设置为低，从而使向所述数据电极施加数据脉冲的时间在所述多个组之间不同。

10.一种用于驱动包含权利要求4所述的PDP数据驱动器的PDP的方法，所述方法包括：

进行控制，在PDP写入放电期间，在将显示数据输入到数据电极的同时，由PDP数据驱动器在多个组之间不同的定时将数据电极设置为低，从而使向所述数据电极施加数据脉冲的时间在所述多个组之间不同。

11.一种用于驱动包含如权利要求5所述的PDP数据驱动器的PDP的方法，所述方法包括：

进行控制，在PDP写入放电期间，在将显示数据输入到数据电极的同时，由PDP数据驱动器在多个组之间不同的定时将数据电极设置为低，从而使向所述数据电极施加数据脉冲的时间在所述多个组之间不同。

12.一种用于驱动如权利要求6所述包含PDP数据驱动器的PDP的方法，所述方法包括：

进行控制，在PDP写入放电期间，在将显示数据输入到数据电极的同时，由PDP数据驱动器在多个组之间不同的定时将数据电极设置为低，从而使向所述数据电极施加数据脉冲的时间在所述多个组之间不同。

13.一种等离子显示设备，包括：

PDP，包括第一基板和与所述第一基板相对排列的第二基板，所述第一基板包括多个彼此平行的扫描电极和维持电极的电极对，所述第二基板包括多个数据电极，与所述电极对垂直交叉排列；

数字信号处理电路，用于处理通过进行模拟图像信号的格式转换得到的数字图像信息，并且输出用于驱动PDP的信号；

控制电路；和

电源电路，

其中通过驱动电路来驱动所述电极对和数据电极，使得在所述第一基板和第二基板之间的、在所述电极对和数据电极的各交叉位置形成的显示单元发光，以及

用于驱动所述数据电极的驱动电路由根据权利要求1到6任一项所述的PDP数据驱动器形成。

14.一种等离子显示设备，包括：

PDP，包括第一基板和与所述第一基板相对设置的第二基板，所述第一基板包括多个彼此平行的扫描电极和维持电极的电极对，所述第二基板包括多个数据电极，与所述电极对垂直交叉排列；

数字信号处理电路，用于处理通过进行模拟图像信号的格式转换得到的数字图像信息，并且输出用于驱动PDP的信号；

控制电路；和

电源电路，

其中通过驱动电路来驱动所述电极对和数据电极，使得在所述第一基板和第二基板之间的、在所述电极对和数据电极的各交叉位置形成的显示单元发光，以及

所述PDP由根据权利要求7到12任一项所述的驱动方法来驱动。

15.一种等离子显示屏(PDP)数据驱动器，用于根据显示数据驱动PDP的数据电极，所述数据驱动器包括依次排列的多个数据驱动器IC，其中：

各个所述数据驱动器IC包括输出控制电路；

所述输出控制电路的输入端子和输出端子按照形成PDP屏幕的多个主色的显示单元的顺序依次排列，并分成分别与该多个主色相对应的多个组；

所述输出控制电路包括门阵列，所述门分别与所述输入端子和输出端子相对应；

所述输出控制电路控制所述门阵列，以根据用于所述多个组中的各组的控制输入，将输入数据不变地输出或者将该输入数据设置为高电平或低电平。

16.一种等离子显示屏(PDP)数据驱动器，包括：

多个输出端子；和

输出控制电路，根据第一控制信号将所述多个输出端子中的至少一个第一输出端子设置为第一电平，并且根据不同于所述第一控制信号的第二控制信号，将所述多个输出端子中至少一个第二输出端子强制设置为所述第一电平。

17.根据权利要求16所述PDP数据驱动器，其中所述输出控制电路根据第三控制信号将所述第一和第二输出端子强制设置为不同于所述第一电平的第二电平。

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