CN1707688A - 低功率损耗的感测放大器 - Google Patents
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Abstract
一种低功率感测放大器的装置，用以放大一有关于存储列阵的存储单元的小电流差值。感测放大器系连接一具有多个偶数行与奇数行的存储列阵。代表存放在存储单元的数字数据的小读取电流系通过二互补数据线其中之一而从存储列阵中取得。感测放大器系依据由一小读取电流及小参考电流之间所取得的差值而阵建立一个小电压差值，并放大小电压差值以产生二放大的信号。感测放大器系利用偶数/奇数(even/odd)行的译码方式而决定选择其中两个放大的信号之一。本发明并揭露使用此感测放大器的方法。
Description
【技术领域】
本发明是有关于一种集成电路，且特别是有关于一种低功率损耗的感测放大器的集成电路。
【背景技术】
在现有的存储装置中，一般在结构上系以存储数组方式排列，其通常具有多个偶数行及多个奇数行。而存储单元系位于选择的列和行的交叉点，并由相关的列与行的控制信号致能时而读取(address)。当读取存于存储单元的数字数据时，一小读取电流经感测而得。为了产生一可读的数据信号以代表存放于存储单元的数字数据，通常系通过感测放大器放大一小读取电流与一参考电流之间电流差值所建立的电压差值。一个感测放大器的执行力强烈的影响内存存取时间，以及整体内存功率损耗。如同现今的任何集成电路，存储装置必须有提升速度，减少空间，以及维护低功率损耗的条件。
请参照图1，图1为现有的存储数组。存储列阵100包括8个存储区块(存储区块101、存储区块102～存储区块108)，参考存储单元电路110，及4个通过闸(MYS0、MYS1、MYS2及MYS3)。各个存储区块具有256个存储单元，以64个存储单元为一行，由4个列所排列。存储区块更包括4个行选择闸、一行选择控制信号、一个读写控制信号及64条字组线(WL)。存储列阵100系通过参考数据线(RDL)与数据线(DL)而连接到感测放大器。例如，存储区块101的存储单元M0需被读取时，可由提升字组线WL1_0、行选择控制信号SEL0及通过闸控制信号YS0的电压值至电压源的电压VDD，并同时维持其它行选择控制信号、字组线及存储单元100的读取控制信号于地线的位准而得。在读取存储单元M0之后，一代表所存放在存储单元M0的数字数据的小电流经感测而得，并由通过行选择闸MSEL00与通过闸MYS0，输出至DL。接着，DL上的小电流被传至感测放大器。而小参考电流可由存储列阵100的参考存储单元电路110的RDL线取得。
请参照图2，图2是一个现有的感测放大器200，可通过DL和RDL连接到存储列阵100。如图2所示，感测放大器200包括5个部份：电路220、电路230、电路240、电路250及电路260。电路220和230系用以分别将从DL取得的小读取电流与从RDL取得的小参考电流转换至一个小电压振幅及一个小参考电压振幅于信号线SA1和SA2上。电路240和250系为两放大电路，而电路260系为一反相电路。VDD系为电压源。N-channel晶体管221和231因连接着BIAS偏压控制信号而总是为开启ON)。两相同负载晶体管222和232系用以作为大电阻器。信号线SA2上系建立一小参考电压振幅。信号线SA1上的小电压振幅大小系取决于储存于被读取的存储单元的数字数据。如果存放在存储单元的数字数据为″1″时，位于信号线SA1上的小电压振幅系稍小于小参考电压振幅。否则，位于信号线SA1上的小电压振幅系稍大于小参考电压振幅。电路240系由五个晶体管241、242、243、244及245所组成之一差动放大器。P-channel晶体管243和244形成熟知的电流镜。N-channel晶体管241和242系为增益晶体管，用以放大位于信号线SA1上的小电压振幅及位于信号线SA2上的小参考电压振幅之间的小电压差值。N-channel晶体管245，由BIASA控制信号所致能，系用以限制差动放大器240的电流消耗。当信号线SA1上的小电压振幅大约为1.25V时，晶体管241开启。因此，位于信号线S00的差动放大器240的输出将降低至″0″。电路250系为一互补性氧化金属半导体(CMOS)放大电路，包括一N-channel晶体管251和一个P-channel晶体管252。当电路250的输入(从信号线SO0)为″0″时，信号线SAB上的电路250的输出将为″1″，并经由电路260反相后，信号线SA所得的输出将为″0″。
为了匹配从存储列阵100的DL线所伴随的大寄生电容负载，参考存储单元电路110必须使用许多虚拟存储单元(dummy cell)。如图1所示，参考存储单元电路110的虚拟存储单元和参考存储单元的数量，需等于存储列阵100之一列的存储单元的数量。因此，存储列阵100的参考存储单元电路110在布局上占更多的空间。在现有的感测放大器200中，使用差动放大器会导致感测放大器200消耗更多的功率。特别是在页模式(page mode)下，当许多感测放大器必须同时被触发时，参考存储单元电路空间的占有和感测放大器功率损耗的问题将变本加厉。
由前述所鉴，研发出低功率损耗、占领较少空间及维持快速存取速度的感测放大器将是现今重要的课题。
【发明内容】
有鉴于此，本发明的目的就是在实质上提供一种低功率感测放大器及其使用发法。低功率感测放大器具有多个偶数行及多个奇数行的存储列阵。存储列阵连接到感测放大器，并经由数据线及反相数据线所组成的两互补数据线之一，输出所感测的小读取电流至感测放大器。存储数组系将奇数行对之一的存储单元感中测到的读取电流传送至反相数据线，且系将存储单元的偶数行对之一的存储单元中感测到的读取电流传送至数据线。小读取电流系仅由两互补数据线其中之一存取而得。两互补数据线并将提供寄生电容负载于感测放大器。通过感测放大器和存储列阵利用偶/奇数行译码的方法，存储装置有效地减少了所占的空间。
根据本发明的目的，提出一种低功率感测放大器。感测放大器系连接于具有一对偶数行及一对奇数行的存储列阵，并包括信号放大电路和输出选择电路。信号放大电路系依据小读取电流与小参考电流之间的差值放大小电压差值，并产生两个放大的信号。输出选择电路乃依据存储单元系位于偶数行或奇数行而决定选择其中两个放大的信号之一。
根据本发明的另一目的，提出一种感测放大器。感测放大器系连接于具有一对偶数行及一对奇数行的存储列阵，并包括信号建立电路、一信号放大电路及一输出选择电路。信号放大电路系依据一小电流与一小参考电流以建立一小电压差值。然后，小电压差系由信号放大电路放大，并据以产生两放大的信号。输出选择电路乃依据存储单元系位于偶数行或奇数行而决定选择其一对应的放大信号。
根据本发明的另一目的，提供一感测放大器操作的方法。此方法包括了五个阶段：预充电阶段、信号建立阶段、信号栓锁阶段、信号放大阶段及输出选择阶段。在预充电阶段，两条信号线被充电至一预定电压值。在信号建立阶段中，一个小电压差值将被建立在此两条信号在线。所建立的小电压差值将被栓锁于栓锁中，并据以放大。在信号栓锁阶段，被栓锁的小电压差值将与位于两条信号在线的大寄生电容负载隔离。被栓锁的小电压差值将于信号放大阶段放大，而产生两个放大的信号将。而依据位于存储列阵300的存储单元的位置，其中，放大的信号之一将于输出选择阶段时，被选择作为输出信号。
在所揭露的感测放大器中，信号放大电路系利用交叉耦接反相器对以代替传统的差动放大器。因相较于差动放大器，交叉耦接反相器在操作上需要消耗较少的功率，也因此，感测放大器将消耗较少功率。此外，存储列阵通过两互补数据线而提供感测放大器大寄生电容负载，因此，存储列阵的参考存储包电路不必需对感测放大器所提供大寄生电容负载。因减少虚拟存储单元所需的数量，使得存储列阵的参考存储单元电路所需的空间得以减少。
为让本发明的上述目的、特征、和优点能更明显易懂，下文特举一较佳实施例，并配合所附图式，作详细说明如下：
【附图说明】
图1绘示传统存储数组电路图，用以存取储存于存储单元的数字数据。
图2绘示传统感测放大器电路图，用以放大相关于图1绘示的存储数组的存储单元之一小电压差值。
图3绘示乃依照本发明一较佳实施例的存储列阵。
图4绘示乃依照本发明的感测放大器电路图，用以放大相关于图3绘示的存储数组的存储单元之一小电压差值。
【具体实施方式】
请参照图3，其绘示依照本发明一较佳实施例的存储列阵300。存储列阵300包括八个存储区块301、302...308、参考存储单元电路310及4个n-channel通过闸(MYS0、MYS1、MYS2及MYS3)，由2个通过闸控制信号(YS0及YS1)所控制。各存储块具有一偶数行对及一奇数行对。举例说明，存储块301具有256个存储单元，以4行及64列所排列，并以64存储单元为一行及4存储单元为一列。存储单元的4行分成偶数行(col_0和col_2)与奇数行(col_1和col_3)。64字线WL0_0、WL1_0...WL63_0用以激发位于各列的存储单元。
各256个存储单元之一端系连接于读写控制信号SOURCE0。各256个存储单元的另一端系连接于行选择闸之一端。各行均具有一选择闸。n-channel选择闸MSEL00和MSEL20，于偶数行选择控制信号SEL_EVEN0的控制，系输出由一偶数行对(col_0及col_2)的存储单元中感测而得的小读取电流。相对应的，n-channel选择闸MSEL10及MSEL30，于奇数行选择控制信号SEL_ODD0的控制，系输出由一奇数行对(col_1和col_3)的存储单元中感测而得的小读取电流。其余的7个存储区块302至308均具有如同存储区块301的布局。4行选择闸MSEL00、MSEL10、MSEL20及MSEL30系由通过信号线BL0、BL1、BL2及BL3而各自连接至4通过闸MYS0、MYS1、MYS2及MYS3。
通过闸MYS0与MYS1系由通过闸控制信号YS0所控制，而通过闸MYS2与MYS3由通过闸控制信号YS1所控制。通过闸MYS0及MYS2的终端系连接至数据线(DL)，而通过闸MYS1及MYS3的终端系连接至反相数据线(DLB)。因此，DL将从位于偶数行之一的存储单元中，输出由存储单元感测的小读取电流，而DLB将从位于奇数行之一的存储单元中，输出由存储单元感测的小读取电流。
请参照图3，参考存储单元电路310包括1个参考存储单元MR及63个虚拟存储单元。参考存储单元之一端与各63个虚拟存储单元均连接电压源VSS，而参考存储单元的另一端与各63个虚拟存储单元均连接至n-channel通过闸MYRS。参考存储单元系由参考字线(RWL)所控制，而所有虚拟存储单元的闸端均连接地线。通过闸MYRS系由电压源VDD所控制。在一实施例中，VDD系大约为1.5V。而通过闸MYRS之一端系连接至参考数据线(RDL)。
通过使用偶数/奇数译码的方式，由存储列阵300的存储单元所感测的小读取电流系依据存储单元的位置而选择性地出现在DL及DLB在线。当一偶数行的存储单元经读取时，DL将输出小读取流。而当一个奇数的存储单元经读取时，DLB将输出小读取电流。例如，当存储块301的存储单元M0经读取时，所有的读/写控制信号SOURCE0至SOURCE7接设为0。由于存储单元M0位于偶数行col_0，偶数行选择控制信号SEL_EVEN0因此被设为VDD，而其余的行选择控制信号(SEL_ODD0-7和SEL_EVEN1-7)均设为为″0″。通过闸控制信号YS0系设为VDD，以触发通过闸MYS0开启，使信号线BL0上的小读取电流得以输出至DL。虽然通过闸MYS1系由通过闸控制信号YS0所开启(turned on)，然而，行选择闸MSEL10系由行选择控制信号SEL_ODD0所控制而关闭。因此，所有数据信号皆不会通过DLB线。在此情况下，DLB的所以连接至感测放大器仅为提供大寄生电容负载使与DL的寄生电容负载匹配。
存储列阵300有以下三个特点。首先，存储列阵300中的行选择闸系由偶数和奇数选择控制信号所控制，而存储列阵100中的行选择闸系仅由一行选择控制信号所控制。其次，存储列阵300仅有二个通过闸控制信号(YS0及YS1)，而存储列阵100却有4个通过闸控制信号(YS0、YS1、YS2及YS3)。再者，相较的下，存储列阵300的参考存储单元电路310比存储列阵100的参考存储单元电路110于体积上小很多，因为电路110的DL及DLB线将提供大寄生电容负载。换言的，因参考存储单元电路310不需提供大寄生电容负载，因此参考存储单元电路310不需具有很多虚拟存储单元。有此可鉴，通过使用偶数/奇数行的译码方式，存储列阵300有效地节省了电路布局的空间。
请参照图4，图4绘示乃依照本发明的感测放大器400的较佳电路连接方式。感测放大器400系用以建立和放大从DL线和存储列阵300的RDL线所取得的小电压差值。感测放大器400可分为5个电路：预充电电路401、信号建立电路402、信号拴锁电路403、信号放大电路404及输出选择电路405。
预充电电路401系用以在存储列阵300的存储单元经读取之前，充电信号线SA1和SA2至电压源VDD的电压。P-channel晶体管M2A及M2B可由控制信号EQUB所触发而开启与关闭。各晶体管M2A及M2B之一端系连接至电压源VDD，各晶体管M2A及M2B的另一端则分别连接节点421及422，而连接节点421及422则分别连接信号线SA1及SA2。当晶体管M2A及M2B被开启时，信号线SA1及SA2将被充电至VDD的电压。在一实施例中，电压源VDD系大约于1.5V。
信号建立电路402系依据小读取电流和小参考电流而建立一个小电压差值。存储列阵300系通过信号建立电路402的DL、DLB及RDL线而连接至感测放大器400。DL和DLB线系分别连接节点410和411。节点410及411则分别连接至n-channel晶体管M7及M8之一端与信号线CA1及CA2。N-channel晶体管MP3通过其两端而连接DL及DLB线。因偏压控制信号BIAS持续的致能，导致N-channel晶体管M3A及M3B总是于开启状态。晶体管M3A的一端系连接信号线CA1，而晶体管M3B之一端系连接信号线CA2。晶体管M3A及M3B的各另一终端则分别连接二相同负载晶体管XM5A及XM5B的一端，其两的另一端均连接至电压源VDD。晶体管XMSA及XM5B系用以作为大电阻器。
因存储列阵300所使用偶数/奇数译码的方式，使由存储列阵300的存储单元所感测的小读取电流得以依据存储单元的位置而选择性地出现在二互补数据线之一(DL及DLB线)上。同时，通过偶数/奇数译码的方式，便可由利用偶数(EVEN)与奇数(ODD)控制信号而决定系信号建立电路402的哪一数据行将传导小读取电流。当存储单元位于存储列阵300之一偶数行时，系由DL线传导小读取电流，并通过节点410将其传至信号线CA1。由于ODD控制信号不被致能，晶体管M7系为关闭。而控制信号将被上升至VDD的电压值以开启晶体管M8。因此，由通过RDL而从参考存储单元电路310所取得的小参考电流系通过节点411而送至信号线CA2。
而当存储单元系位于一奇数行时，系由DLB线传导小读取电流，并通过节点411将其传至信号线CA2。由于EVEN控制信号不被致能，晶体管M8系为关闭。而ODD控制信号将被致能以开启晶体管M7。因此，由通过RDL而从存储列阵300的参考存储单元电路310所取得的小参考电流系通过节点410而送至信号线CA1。DL及DLB，不论有无传导读取电流，均将通过节点410及411而对信号线CA1及CA2提供大寄生电容负载。寄生于信号线CA1及CA2的大寄生电容负载大小可于0.25pF至10pF的范围。由闸控制信号EQU所控制的晶体管MP3系用以使DL和DLB的电压相等。
在二信号线CA1及CA2分别传导小读取电流和小参考电流后，因小读取电流和小参考电流之间的电流差异，信号线SA1和SA2将建立一小电压差值。在一实施例中，此小电压差值系大约为100mV。当然，这电压差值可大约于1.0mV～3000mV的范围内。
信号拴锁电路403包括二个传输闸XP1及XP2，系由控制信号LAT及LATB所控制而开启/关闭。传输闸XP1之一端连接至信号线SA1，而传输闸XP1的另一端连接至信号线DATAA。传输闸XP2之一端系连接信号线SA2，而传输闸XP2的另一端则连接信号线DATAB。当控制信号LAT＝0及LATB＝VDD时，传输闸XP1及XP2被关闭。因此，信号不会通过信号线SA1及SA2至信号线DATAA及DATAB。当传输闸XP1及XP2关闭时，于信号线SA1及SA2的寄生电容负载将与信号线DATAA及DATAB隔离。而当控制信号LAT＝VDD及LATB＝0时，传输闸XP1及XP2将被开启。因此，建立于信号线SA1及SA2的小电压差值将拴锁于信号线DATAA及DATAB。
信号放大电路404系包括一交叉耦接反相器对。晶体管M9、M10及M13系为p-channel晶体管，而晶体管M11、M12及M14系为n-channel晶体管。晶体管M13及M14可分别由控制信号LAT2B及LAT2所致能。晶体管M13之一端系连接电压源VDD，而晶体管M13的另一端系连接节点441，而连接节点441系连接晶体管M9之一端及晶体管M10的闸极端。晶体管M9的另一端连接节点443，而节点443系连接晶体管M11之一端及晶体管M10及M12的闸极端。晶体管M10的另一端系连接节点444，而连接节点444系连接晶体管M12及晶体管M9和M11的闸极端。信号线DATAA和DATAB分别连接节点443及444，而节点443及444则连接信号线OSA及OSB。晶体管M11及M12的另一端系连接节点445，而连接节点445则连接晶体管M14之一个端。晶体管M14的另一端连接至电压源Vss(Vss＝0)。信号放大电路404将放大在信号线DATAA及DATAB之间的小电压差值，并输出二个放大的信号至信号线OSA及OSB。
输出选择电路405包括三个NAND闸XD1、XD2及XD3。NAND闸XD1具有二输入：信号线OSA及奇数(ODD)控制信号，而NAND闸XD2具有二输入：信号线OSB及偶数(EVEN)控制信号。NAND闸XD1及XD2各有一输出。NAND闸XD1及XD2的输将成为NAND闸XD3的输入信号，而XD3则产生输出信号至信号线SA。输出选择电路405将通过运用偶数/奇数(even/odd)行译码方式而利用EVEN及ODD控制信号以由信号线OSA及OSB中，选择其中放大的信号之一。如果存储单元系位于存储列阵300之一偶数行，信号在线放大的信号OSB系通过致能EVEN控制信号(EVEN＝VDD)而选择为输出信号。然而，如果存储单元系位于存储列阵300之一个奇数行，信号在线放大的信号OSA系通过致能ODD控制信号(ODD＝VDD)而选择为输出信号。
感测放大器400的操作可区分为五阶段。第一是一预先充电阶段，第二是信号建立阶段，第三是信号拴锁阶段，第四是信号放大阶段，而第五是输出选择阶段。
1)预充电阶段
此阶段的目的在于快速充电信号线SA1及SA2至VDD的电压。感测放大器400的控制信号于此操作阶段的设定系如下：
EQUB＝0V、EQU＝VDD、LAT＝0、LATB＝VDD、LAT2＝0V及LAT2B＝VDD。预充电阶段将持续约20ns。当闸控制信号EQUB＝0V，晶体管M2A及M2B将开启。因此，信号线SA1及SA2将被充电至VDD的电压。由于控制信号LAT＝0及LATB＝VDD，使拴锁电路403的传输闸XP1及XP2为开启状态。因此，信号线DATAA及DATAB亦被充电至VDD的电压。因控制信号LAT2＝0V及LAT2B＝VDD，使得晶体管M13及M14不被开启以导通。因此，信号放大电路404的交叉耦接反相器对不会有所作用。同时，奇数(EVEN)及偶数(ODD)控制信号其中之一系依据存储单元在存储列阵300的所在位置而触发导通，而小读取电流及小参考电流将因此而取得。
2)信号建立阶段
这个阶段的目的在于建立一小电压差值于信号线SA1及SA2。在这个阶段，唯有控制信号EQUB及EQU有所改变(EQUB＝VDD、EQU＝0V)，其余控制信号维持不变。因此，晶体管M2A及M2B被关闭。由于XM5A及XM5B系两相同的负载晶体管，一个小电压差值将因小读取电流及小参考电流之间之一小电压差值而被建立在节点421及422之间。此外，因为控制信号LAT及LATB未有改变(LAT＝0及LATB＝VDD)，在信号线SA1及SA2之间形成的小电压差值将被拴锁于信号线DATAA及DATAB。信号建立阶段应持续大约10ns。
3)信号拴锁阶段
这个阶段的目的在于将信号线DATAA及DATAB之间的小电压差值拴锁于交叉耦接反相对。在这个阶段，控制信号LAT系由0转换为VDD，而控制信号LATB系由VDD转换为0。而其它控制信号未有所改变。因此，传输闸XP1及XP2系为关闭。这个信号拴锁阶段应该持续大约2ns。
4)信号放大阶段
放大阶段系以二个步骤执行。信号放大阶段的第一步骤目的在于对晶体管M11及M12提供地面电源以及放大信号线DATAA及DATAB之间的小电压差值。控制信号LAT2在这个阶段由0转换为VDD，而其余控制信号系维持不变。第一步应该持续大约3ns。信号线DATAA及DATAB系分别连接节点443及444。其中，具较小电压的节点将放电至地线，以于此节点产生第一放大的输出。
这个阶段第二步骤的目的在于对晶体管M9及M10提供电源(VDD)并更进一步放大信号线DATAA及DATAB之间的小电压差值，即在节点443及444之间。节点443及444的中，具叫高电压的节点将充电至VDD以于此节点产生第二放大输出。在此阶段，控制信号LAT2B系由VDD转为0，而其余控制信号并未有所改变。此第二步骤应维持大约3ns。
5)输出选择阶段
此阶段的目在于选择其中信号线OSA或信号线OSB之一放大输出。而放大输出的选择系依据存储单元读取的位置由EVEN或ODD控制信号致能而决定。如果存储单元系位于存储列阵300的偶数行，EVEN控制信号则将被致能。否则，ODD控制信号将被致能。
本发明上述实施例所揭露的感测放大器因利用交叉耦接反相器以代替传统的差动放大器，使感测放大器400得以消耗较少的功率。此外，感测放大器400与存储列阵300的结合因even/odd行的译码方式得以占较少的空间。因此，感测放大器400与存储列阵300皆达到占领较少空间及消耗较少功率的效果，并同时兼顾了存取速度上的需求。
综上所述，虽然本发明已以一较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围当视后附的申请专利范围所界定者为准。
Claims (23)
1.一种感测放大器，用以感测与放大从一具有多个偶数行及多个奇数行的一存储数组的一存储单元中，所感测的一电流差值，该感测放大器包括：
一信号放大电路，用以放大一第一信号线与一第二信号线之间的该电流差值，该存储单元系位于该些个偶数行及该些个奇数行其中之一行，该信号放大电路系用以产生一第一放大信号及一第二放大信号；以及
一输出选择电路，用以选择该第一放大信号与该第二放大信号其中之一，当所感测的该存储单元系位于该奇数行对之一时，选择该第一放大信号，而当所感测的存储单元系位于该偶数行对之一时，选择该第二放大信号。
2.根据权利要求1所述的感测放大器，其特征在于，该感测放大器更包括：
一预充电电路，用以在读取该存储数组的该存储单元之前，充电该第一放大信号线与该第二放大信号线至一预定电压值。
3.根据权利要求1所述的感测放大器，其特征在于，该感测放大器更包括：
一信号建立电路，用以依据从该存储数组感测之一读取电流与一参考电流之间之一差值，形成该第一信号线与该第二信号在线之一电压差值，该读取电流系相关于储存于该存储数组的该存储单元的数字数据，该信号建立电路系通过两个互补数据线之一后，由该存储数组取得该读取电流，该两个互补数据线系由一数据线及一反相数据线所组成，该两个互补数据线具有寄生电容负载。
4.根据权利要求3所述的感测放大器，其特征在于，当该存储单元位于该些奇数行之一行时，该信号建立电路系由该反相数据线取得该读取电流，而当该存储单元位于该些偶数行之一时，该信号建立电路系由该数据线取得该读取电流。
5.根据权利要求3所述的感测放大器，其特征在于，于该存储数组中，从该些奇数行之一的该存储单元感测到的该读取电流系传送至该反相数据线，且从该存储单元的该些偶数行之一的该存储单元感测到的该读取电流系传送至该数据线。
6.根据权利要求1所述的感测放大器，其特征在于，该感测放大器更包括：
一信号栓锁电路，用以当该信号栓锁电路为开启时，栓锁该电压差值，而当该信号栓锁电路为关闭时，系使该电压差值与该寄生电容负载隔离。
7.根据权利要求1所述的感测放大器，其特征在于，该信号放大电路系为一交叉耦接反相器对。
8.一种感测放大器，用以感测与放大从一具有多个偶数行及多个奇数行之一存储数组之一存储单元中，所感测之一电流差值，该感测放大器包括：
一信号建立电路，用以依据从该存储数组感测之一读取电流与一参考电流的差值，形成该电压差值于该第一信号线与一第二信号在线，该读取电流系相关于储存于该存储数组的该存储单元的数字数据，该存储单元系位于该多个偶数行及多个奇数行其中之一行，该读取电流系从该信号建立电路通过两个互补数据线之一后，由该存储数组所取得，该两互补数据线系由一数据线及一反相数据线所组成，该两互补数据线并具有寄生电容负载。
9.根据权利要求8所述的感测放大器，其特征在于，该感测放大器更包括：
一预充电电路，用以在读取该存储数组的该存储单元之前，充电该第一放大信号线与该第二放大信号线至一预定电压值。
10.根据权利要求8所述的感测放大器，其特征在于，该感测放大器更包括：
一信号栓锁电路，用以当该信号栓锁电路为开启时，栓锁该电压差值，而当该信号栓锁电路为关闭时，系使该电压差值与该寄生电容负载隔离。
11.根据权利要求8所述的感测放大器，其特征在于，当该存储单元位于该些奇数行之一时，该信号建立电路系由该反相数据线取得该读取电流，而当该存储单元位于该些偶数行之一时，该信号建立电路系由该数据线取得该读取电流。
12.根据权利要求3所述的感测放大器，其特征在于，于该存储数组中，从该些奇数行之一的该存储单元感测到的该读取电流系传送至该反相数据线，且从该存储单元的该些偶数行之一的该存储单元感测到的该读取电流系传送至该数据线。
13.根据权利要求1所述的感测放大器，其特征在于，该信号放大电路系为一交叉耦接反相器对。
14.一种方法，用以感测与放大从一具有多个偶数行及多个奇数行之一存储数组之一存储单元中，所感测之一电流差值，该方法包括：选取位于该些偶数行及该些奇数行其中之一行的该存储单元；
由两互补数据线之一，感测一读取电流，该读取电流系相关于储存于该存储数组的该存储单元的数字数据，该两互补数据线系由一数据线及一反相数据线所组成；
利用该存储数组，取得一参考电流；
依据该读取电流与该参考电流的差值，使第一信号线与一第二信号线组成该电压差值；
放大该电压差值，以产生一第一放大信号与一第二放大信号；以及
选择该第一放大信号与该第二放大信号之一，当经感测的存储单元位于该奇数行对之一时，系选择该第一放大信号，而当经感测的存储单元位于该偶数行对之一时，系选择该第二放大信号。
15.根据权利要求14所述的方法，其特征在于，该方法更包括：
在读取该存储数组之前，充电该第一放大信号与该第二放大信号至一预定电压值。
16.根据权利要求14所述的方法，其特征在于，该方法更包括：
栓锁该电压差值，当该信号栓锁电路为关闭时，使该电压差值与该寄生电容负载绝缘。
17.根据权利要求14所述的方法，其特征在于，该方法更包括：
栓锁该第一信号线与该第二信号线之间的电压差值于一第三信号线与一第四信号线，并使该第三信号线与该第四信号在线的小电压差值与该寄生电容负载隔离。
18.根据权利要求14所述的方法，其特征在于，该放大步骤包括一第一放大步骤及一第二放大步骤，该第一放大步骤系将第三信号线与第四信号线其中较小之一电压由地线排出，该第二放大步骤系将该第三信号线与第四信号线其中之一充电至一预设电压值。
19.根据权利要求14所述的方法，其特征在于，该放大步骤系由利用一对交叉耦接反相器所达成。
20.根据权利要求14所述的方法，其特征在于，该感测与选择步骤系由利用一第一控制信号与一第二控制信号所达成，该第一控制信号系相关于位于该多个奇数行的该存储单元，该第二控制信号系相关于位于该多个偶数行的该存储单元。
21.根据权利要求20所述的方法，其特征在于，该感测步骤系于该第一控制信号致能时，由该数据线取得该第一读取电流，并于该第二控制信号致能时，由该反相数据线取得该第二读取电流。
22.根据权利要求20所述的方法，其特征在于，该选择步骤系于该第一控制信号致能时，选择该第一放大信号，并于该第二控制信号致能时，选择该第二放大信号。
23.根据权利要求20所述的方法，其特征在于，该读取电流系由该存储单元的该些偶数行之一感测至该反相数据线，而该读取电流系由该存储单元的该些多个奇数行之一感测至该数据线。
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Families Citing this family (10)
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-
2005
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| CN101819814B (zh) * | 2009-02-26 | 2013-01-23 | 台湾积体电路制造股份有限公司 | 感测放大器及具有感测放大器的存储器 |
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