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CN1705077A - 半导体材料和形成半导体材料的方法 - Google Patents

半导体材料和形成半导体材料的方法 Download PDF

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CN1705077A CNA2005100691176A CN200510069117A CN1705077A CN 1705077 A CN1705077 A CN 1705077A CN A2005100691176 A CNA2005100691176 A CN A2005100691176A CN 200510069117 A CN200510069117 A CN 200510069117A CN 1705077 A CN1705077 A CN 1705077A
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Abstract

本发明提供了一种应变Si结构，其中该结构的nFET区域发生拉伸应变，该结构的pFET区域发生压缩应变。具体地说，应变Si结构包括：衬底；在衬底上的第一叠层，该第一叠层包括衬底的第一含Si部分、在衬底的第一含Si部分上的压缩层、以及在压缩层上的第一半导体层；以及在衬底上的第二叠层，该第二叠层包括衬底的第二含Si部分、在衬底的第二含Si部分上的拉伸层、以及在拉伸层上的第二半导体层。

Description

半导体材料和形成半导体材料的方法
技术领域
本发明涉及电子和空穴的迁移率得到提高的半导体材料，尤其涉及电子和空穴的迁移率得到提高的包括含硅(Si)层的半导体材料。本发明还提供了用于形成该半导体材料的方法。
背景技术
经过三十多年，硅金属氧化物半导体场效应晶体管(MOSFET)的持续小型化已经驱动了全球半导体工业。对持续小型化的各种中断因素已经断言了几十年，但是创新的历史不断证实了摩尔定律，尽管有很多困难。然而，如今的发展表现出MOSFET正开始达到其传统的小型化极限。在2002年更新的International Technology Roadmap for Semiconductor(ITRS)的“Grand Challenges”部分中可以找到对持续CMOS小型化的短期和长期困难的简要说明。在Proc.IEEE，Vol.89，No.3，March 2001(说明半导体技术极限的特定文献)中可以找到对器件、材料、电路以及系统的全面论述。
因为通过持续小型化来改进MOSFET以及互补金属氧化物半导体(CMOS)的性能变得越来越困难，从而不通过小型化来改进性能的方法变得非常重要。一种这样的方法是增加载流子(电子和/或空穴)迁移率。提高载流子迁移率的一种方法是在Si晶格中引入适当的应变。
应力或应变的施加改变了含Si的晶格尺寸。通过改变晶格尺寸，也改变了材料的能隙。该变化在本征半导体中可能是轻微的，只导致电阻值的微小变化，但是当半导体材料被掺杂，如n型，并被部分离子化时，能隙的微小变化将导致在杂质能级和带边之间的能量差的巨大百分比变化。从而，具有应力的材料的电阻值的变化是巨大的。
现有的尝试提供了半导体衬底的基于应变的改进，其中利用了蚀刻停止里衬或嵌入SiGe结构。n型沟道场效应晶体管(nFET)需要在沟道上的拉伸力用于基于应变的器件改进，而p型沟道场效应晶体管(pFET)需要在沟道上的压缩力用于基于应变的器件改进。半导体器件的进一步小型化需要控制在衬底中产生的应变水平以及开发新方法用于增加可以产生的应变。
从上述现有技术来看，存在持续的需求，在体Si或SOI衬底中提供应变Si衬底，其中对于nFET和pFET器件，衬底都可以适当地应变。
发明内容
本发明提供了一种应变Si衬底，其中衬底的nFET区域发生拉伸应变，衬底的pFET区域发生压缩应变。本发明还提供了结合体Si或SOI衬底结构的应变Si衬底。
通过在半导体层下设置压缩SiGe层或拉伸Si:C层，在本发明中实现了上述目的。术语“压缩SiGe层”表示发生内部压缩应变(也称为本征压缩应变)的SiGe层，其中通过较大晶格尺寸的压缩SiGe层与较小晶格尺寸的在其上外延生长压缩SiGe层的层之间的晶格失配，来产生压缩应变。术语“拉伸Si:C层”表示发生内部拉伸应变(也称为本征拉伸应变)的Si:C层，其中通过较小晶格尺寸的拉伸Si:C层与较大晶格尺寸的在其上外延生长拉伸Si:C层的层之间的晶格失配，来产生拉伸应变。
压缩SiGe层弹性地将拉伸应力传递到上面的半导体层。因此，压缩SiGe层提供了对n型场效应晶体管(nFET)的基于应变的器件改进。拉伸Si:C层弹性地将压缩应变传递到上面的半导体层。因此，拉伸Si:C层提供了对p型场效应晶体管(pFET)的基于应变的器件改进。具体地说，本发明的应变Si衬底包括：
衬底；
在衬底上的第一叠层，该第一叠层包括衬底的第一含Si部分、在衬底的第一含Si部分上的压缩层、以及在压缩层上的第一半导体层；
在衬底上的第二叠层，该第二叠层包括衬底的第二含Si部分、在衬底的第二含Si部分上的拉伸层、以及在拉伸层上的第二半导体层；以及分离第一叠层和第二叠层的隔离区域。
结合到第一叠层中的压缩层的晶格尺寸大于下面的衬底的含Si部分。压缩层可以包括SiGe。第一半导体层可以是晶格尺寸小于压缩层的含Si材料。
压缩层弹性地将拉伸应变传递到上面的第一半导体层。因此，第一半导体层发生应变以提供对nFET器件的应变Si器件改进，其中从压缩层传递到上面的第一半导体层的拉伸应变增加了n型沟道的载流子迁移率。
结合到第二叠层中的拉伸层的晶格尺寸小于下面的衬底的含Si部分。拉伸层可以包括掺杂碳的硅(Si:C)。第二半导体层可以是晶格尺寸大于拉伸层的含Si材料。
拉伸层弹性地将压缩应变传递到第二半导体层。因此，第二半导体层发生应变以提供对pFET器件的应变Si器件改进，其中从拉伸层传递到上面的第二半导体层的压缩应变增加了p型沟道的载流子迁移率。在其上形成有第一叠层和第二叠层的衬底可以是SOI衬底或体Si衬底。
本发明的另一方面是用于形成上述应变Si衬底的方法。具体地说，本发明的用于形成应变Si衬底的方法包括：
提供含Si衬底；
在含Si衬底的第一部分上形成第一叠层，该第一叠层包括位于含Si衬底的第一部分上的压缩层、在压缩层上的第一半导体层、以及在第一半导体层上的第一蚀刻阻挡层；
在含Si衬底的第二部分上形成第二叠层，该第二叠层包括位于含Si衬底的第二部分上的拉伸层、在拉伸层上的第二半导体层、以及在第二半导体层上的第二蚀刻阻挡层；
蚀刻含Si衬底，相对于第一蚀刻阻挡层和第二蚀刻阻挡层具有选择性，其中压缩层弹性地将拉伸应变传递到第一半导体层，并且拉伸层弹性地将压缩应变传递到第二半导体层；
除去第一蚀刻阻挡层和第二蚀刻阻挡层；以及
在第一叠层和第二叠层之间形成隔离区域。
可以通过在含Si衬底上外延生长SiGe来形成压缩层，其中SiGe的生长厚度小于SiGe的临界厚度。如果SiGe的厚度大于临界厚度，该层由于缺陷的形成将发生弛豫。可以通过外延生长Si、并在其中就地掺杂碳来形成拉伸层。拉伸Si:C层的生长厚度小于Si:C的临界厚度。如果Si:C的厚度超过其临界厚度，该层将由于缺陷的形成将发生弛豫。为了维持拉伸层内的拉伸，Si:C的厚度不能大于临界厚度。
附图说明
图1(a)(通过截面图)示出了本发明的一个实施例，其中包括SOI衬底，所述衬底具有压缩应变半导体部分和拉伸应变半导体部分；
图1(b)(通过截面图)示出了本发明的一个实施例，其中包括体Si衬底，所述衬底包括压缩应变半导体部分和拉伸应变半导体部分；
图2(通过截面图)示出了本发明的一个实施例中的压缩应力和拉伸应力，其中具有包括SiGe层的材料叠层；
图3(通过截面图)示出了本发明的一个实施例中的压缩应力和拉伸应力，其中具有包括Si:C层的材料叠层；
图4(a)-10(a)(通过截面图)示出了制造如图1(a)所示结构的工艺步骤；
图4(b)-10(b)(通过截面图)示出了制造如图1(b)所示结构的工艺步骤。
具体实施方式
本发明提供了衬底及其形成方法，所述衬底包括压缩应变半导体部分和拉伸应变半导体部分。
本发明通过在衬底上形成第一和第二材料叠层，有利地提供了同时具有压缩应变和拉伸应变半导体部分的衬底，其中第一材料叠层包括压缩层，其弹性地将拉伸应变传递到上面的半导体部分，而第二材料叠层包括拉伸层，其弹性的将压缩应变传递到上面的半导体部分。现在参考本申请的附图更详细地说明本发明。在所述附图中，类似的标号表示类似或对应的部分。
本发明提供不同晶格材料的材料叠层，用于可以结合到同一衬底上的nFET和pFET器件。有利的是，nFET具有拉伸应变的沟道区域，而pFET具有压缩应变的沟道，其中施加到沟道上的应变提高了器件的性能。
参考图1(a)，在本发明的一个实施例中，在绝缘体上硅(SOI)衬底30的掩埋绝缘层15上设置nFET叠层11和pFET叠层12，其中由隔离区域13分离nFET叠层11和pFET叠层12。
nFET叠层11包括第一半导体层16、压缩SiGe层17以及含Si衬底部分18。从SOI衬底30的上含Si层形成含Si衬底部分18。压缩SiGe层17弹性地将拉伸应变传递到上面的第一半导体层16上。第一半导体层16发生拉伸应变，从而非常适于作为nFET器件的沟道区域。
pFET叠层12包括第二半导体层20、拉伸Si:C层21以及含Si衬底部分18。从SOI衬底30的上含Si层形成含Si衬底部分18。拉伸Si:C层21弹性地将压缩应变传递到上面的第二半导体层20。第二半导体层20发生压缩应变，从而非常适于作为pFET器件的沟道区域。
图1(b)示出了本发明的另一个实施例，其中在体硅(体Si)衬底14上形成nFET叠层11和pFET叠层12。在该实施例中，nFET叠层11和pFET叠层12的含Si衬底部分18是体Si衬底14的台面部分，其通过利用定时定向蚀刻工艺形成。
参考图2，通过位于叠层结构中的不同晶格材料的适当结合，形成了在nFET叠层11的第一半导体层16中形成的拉伸应变。尤其是，含Si衬底部分18和压缩SiGe层17的晶格结构允许SiGe层被压缩应变。所述压缩应变的是由于在较小晶格尺寸的下面的含Si衬底部分18上外延生长较大晶格尺寸的SiGe而导致的。硅的晶格尺寸大约为5.43，而Ge的晶格尺寸大约为5.65。在外延生长中，生长SiGe以使SiGe的较大的晶格结构生长在下面的含Si衬底部分18的较小晶格结构的上面，并与其对准。因此，将SiGe生长为具有较小的晶格而不是能量最适的，从而在SiGe中形成压缩应变。
在压缩SiGe层17上外延生长第一半导体层16，其中第一半导体层16包括含Si材料，所述材料的晶格结构小于压缩SiGe层17。在外延生长第一半导体层16后，蚀刻nFET叠层11，使得压缩SiGe层17的暴露边缘弹性地弛豫，并将拉伸应变传递到上面的第一半导体层16。参考图2，提供了对本发明的nFET叠层11的一个实施例的模拟，其中实线表示拉伸应力，虚线表示压缩应力。在所示的模拟中，形成厚度在约250量级的压缩SiGe层17，其包括浓度为约25％的原子重量％的Ge，其中通过上述的晶格失配，产生约2000MPa量级的压缩应力。再参考图2，压缩SiGe层17弹性地将250MPa量级的拉伸应力传递到上面的第一半导体层16，所述层16包括厚度在约250量级的外延生长硅。
现在参考图3，通过位于叠层结构中的不同晶格尺寸的材料的适当结合，产生了在pFET叠层12的第二半导体层20中产生的压缩应变。尤其是，含Si衬底部分18和拉伸Si:C层21的晶格结构允许Si:C层21被拉伸应变。所述拉伸应变是由于在较大晶格尺寸的下面的含Si衬底部分18上外延生长较小晶格尺寸的Si:C层而导致的。引入Si中的碳原子的尺寸足够小，使得当将碳原子结合到Si材料层中时，在碳原子周围产生拉伸应变场。通过将碳结合到Si材料层中，在材料层中对于每2％的原子重量％的碳可以产生约1000MPa量级的拉伸应变。
外延生长拉伸Si:C层21，从而Si:C的较小晶格结构在下面的含Si层18的较大晶格结构上生长，并与其对准。因此，将Si:C生长为具有较大晶格而不是能量最适的，从而在Si:C中产生拉伸应变。
在拉伸Si:C层21上外延生长第二半导体层20，其中第二半导体层20包括含Si材料，所述材料的晶格结构大于拉伸Si:C层21。在外延生长第二半导体层20后，蚀刻pFET叠层12，以使拉伸Si:C层21的暴露边缘弹性地弛豫并将压缩应变传递到上面的第二半导体层20。
参考图3，提供了对本发明的pFET叠层12的一个实施例的模拟，其中实线表示拉伸应力，虚线表示压缩应力。在所示的模拟中，形成厚度在250量级的拉伸Si:C层21，其包括浓度为约4％的原子重量％的C，其中通过上述晶格失配产生的拉伸应力为约2000MPa量级。再参考图3，拉伸Si:C层21弹性地将250MPa量级的压缩应力传递到上面的第二半导体层20，所述层20包括厚度在约250量级的外延生长硅。
如上所述，通过沉积具有与在其上生长材料层(如含硅衬底)的表面不同的能量最适晶格尺寸的材料层(如压缩SiGe层17或拉伸Si:C层21)，产生了应变，因为所述材料层的晶格尺寸发生了应变，以匹配在其上生长材料层的表面的晶格尺寸。这种生长形式可以称为假晶生长。
只要所述材料层的生长厚度小于等于其临界厚度，将保持在所述材料层中产生的应变。如果材料层的生长厚度大于其临界厚度，材料层将生长为具有其能量最适的晶格尺寸，所述晶格尺寸不同于在其上生长材料层的表面的晶格尺寸。这种生长可以称为不适应(incommensurate)生长，其中材料层的晶格尺寸不再匹配在其上沉积材料层的表面。材料层与在其上生长材料层的表面的晶格尺寸的差异，导致了失配位错的形成。
一旦沉积的层超过其临界厚度，通过例如位错运动的滑移机制将发生弛豫。弛豫不利地减小了在沉积的层中形成的内部应变。“临界厚度”是所述层不发生弛豫的最大厚度。
为了保持在本发明的压缩SiGe层17、拉伸Si:C层21、第一半导体层16以及第二半导体层20中形成的应变，在其中形成应变的层的厚度必须低于其临界厚度。以位错密度表示，本发明的临界厚度是应变层的最大厚度，其中位错密度小于1.0×105cm-2。
下面将更加详细地讨论用于形成同时包括适当应变的nFET和pFET区域的含Si衬底的方法。参考图4(a)-9(a)描述用于在如图1(a)所示的绝缘体上硅(SOI)衬底上形成适当应变的nFET和pFET区域的方法。参考图4(b)-9(b)描述用于在如图1(b)所示的体Si衬底上形成适当应变的nFET和pFET区域的方法。
参考图4(a)，提供了SOI衬底30，其包括底部含Si层19、在底部含Si层19上的掩埋绝缘层15、以及在掩埋绝缘层15表面上的顶部含Si层18。这里使用的术语“含Si层”表示包括硅的材料。含Si材料的说明性示例包括但不限于：Si、SiGe、SiGeC、SiC、多晶硅即polySi、外延硅即epi-Si、非晶硅即a:Si、及其多层。用于顶部和底部含Si层18和19的优选含Si材料为Si。
SOI衬底10的顶部含Si层18通常具有小于约300nm的垂直厚度tv，即厚度，其垂直厚度通常为约20nm到约50nm。顶部含Si层18的成分的晶格尺寸应该小于随后形成的压缩SiGe层的晶格尺寸、大于随后形成的拉伸Si:C层的晶格尺寸。下文中将顶部含Si层18称为含Si衬底部分18。
掩埋绝缘层15的厚度可以变化，不过通常掩埋绝缘层15的厚度小于约350nm，更优选为约70nm到约150nm。底部含Si层19的厚度对于本发明是不重要的。
利用本领域的技术人员所熟知的技术形成SOI衬底30。例如可以利用热键合工艺形成SOI衬底30，或者可选地，可以利用离子注入工艺形成SOI衬底30，其在本领域中是指氧离子注入隔离(SIMOX)。当采用热键合工艺来形成SOI衬底30时，可以利用可选的薄化步骤使顶部含Si层18薄化为超薄结构，其量级小于50nm。衬底30也可以为体Si衬底14，优选包括单晶Si，如图4(b)所示。
参考图5(a)，然后在如图4(a)所示的整个SOI衬底30上形成压缩SiGe层17。可以利用外延生长工艺生长压缩SiGe层17。压缩SiGe层17的Ge含量可以在5％到50％的原子重量％的范围，优选在10％到20％的范围，更优选为15％。
压缩SiGe层17的生长厚度小于其临界厚度。通常，压缩SiGe层17的生长厚度的范围为从约10nm到约100nm。压缩SiGe层17的临界厚度取决于该层的Ge浓度。该临界厚度还易于受到高温处理步骤例如活性退火的影响，该高温处理步骤在约1100℃的量级。SiGe生长工艺的温度在从约500℃到约800℃的范围。在一个实例中，当压缩SiGe层17的Ge含量在约15％的原子重量％的量级时，压缩SiGe层17的临界厚度在约100nm的量级。注意，高温处理步骤可能将压缩SiGe层17的临界厚度减小到约20nm。图5(b)示出了当在体Si衬底14上形成压缩SiGe层17时的该工艺步骤。
参考图5(a)，然后在压缩SiGe层17上形成第一半导体层16。第一半导体层16包括外延生长含Si材料，其晶格尺寸小于下面的压缩SiGe层17的晶格尺寸。
第一半导体层16可以生长为小于其临界厚度的厚度。通常，第一半导体层16的生长厚度可以在从约10nm到约100nm的范围。第一半导体层16的临界厚度在100nm或更小的量级，取决于下面的压缩SiGe层17的性质。在一个实例中，当压缩SiGe层17的Ge含量在约15％的原子重量％的量级时，第一半导体层16的临界厚度在约100nm的量级。注意，高温处理步骤可能将第一半导体层16的临界厚度减小到约20nm。图5(b)示出了当在位于体Si衬底14上的压缩SiGe层17上形成第一半导体层16时的该工艺步骤。
参考图5(a)，在第一半导体层16上沉积形成第一覆盖层22。第一覆盖层22可以是任何介质，如氧化物、氮化物、或氧氮化物，优选为氮化物，如Si3N4。这里还考虑了所述介质的组合。利用沉积方法沉积第一覆盖层22，所述方法如化学气相沉积(CVD)、等离子体辅助CVD、高密度化学气相沉积(HDCVD)、以及化学溶液沉积。第一覆盖层22的厚度优选为在从约20nm到约30nm的范围。图5(b)示出了当利用体Si衬底14时的该工艺步骤。
参考图6(a)，在下一个工艺步骤中构图和蚀刻第一覆盖层22以提供蚀刻掩膜，所述掩膜随后用于构图nFET叠层。尤其是，这样形成图形：在将被蚀刻的表面上施加光致抗蚀剂；将光致抗蚀剂暴露在照射图形下；以及然后利用常规的抗蚀剂显影器将图形显影到光致抗蚀剂中。一旦完成对光致抗蚀剂的构图，由光致抗蚀剂覆盖的第一覆盖层22的部分受到保护，而利用选择性蚀刻工艺除去暴露的区域，所述选择性蚀刻工艺除去第一覆盖层22的未保护区域，而基本上不蚀刻下面的第一半导体层16。然后将构图的第一覆盖层22用作蚀刻掩膜，来蚀刻第一半导体层16和压缩SiGe层17。优选利用例如反应离子蚀刻的定向蚀刻工艺来蚀刻第一半导体层16和压缩SiGe层17。
在优选实施例中，利用这样的蚀刻化学试剂来蚀刻第一半导体层16，所述试剂基本上不蚀刻第一覆盖层22或下面的压缩SiGe层17。在蚀刻第一半导体层16后，然后利用基本上不蚀刻含Si衬底部分18的蚀刻化学试剂蚀刻压缩SiGe层17。图6(b)示出了对在体Si衬底14上的第一覆盖层22、第一半导体层16以及压缩SiGe层17的构图和蚀刻。
参考图7(a)，然后在图6(a)所示的整个结构的上形成拉伸Si:C层21。可以利用外延生长工艺生长拉伸Si:C层21。拉伸Si:C层21的C含量小于约6％的原子重量％，优选在从1％到4％的范围，更优选为3％。拉伸Si:C层17的生长厚度小于其临界厚度。通常，拉伸Si:C层17的生长厚度在从约10nm到约100nm的范围。拉伸Si:C层17的临界厚度取决于该层的C浓度。Si:C生长工艺的温度可以在从约500℃到约800℃的范围。在一个实例中，当拉伸Si:C层21的C含量在约3％的原子重量％的量级时，拉伸Si:C层21的临界厚度在约100nm的量级。注意，高温处理步骤可能将拉伸Si:C层17的临界厚度减小到约20nm。
参考图7(a)，然后在拉伸Si:C层21上形成第二半导体层20。第二半导体层包括外延生长含Si材料，所述材料的晶格尺寸大于下面的拉伸Si:C层21的晶格尺寸。
第二半导体层20的生长厚度可以小于其临界厚度。通常，第二半导体层20的生长厚度可以在从约10nm到约100nm的范围。第二半导体层20的临界厚度在100nm或更小的量级，取决于下面的拉伸Si:C层20的性质。在一个实例中，当拉伸Si:C层21的C含量在约3％的原子重量％的量级时，第二半导体层20的临界厚度在约100nm的量级。注意，高温处理步骤可能将第二半导体层20的临界厚度减小到约20nm。图7(b)示出了当在位于体Si衬底14上的拉伸Si:C层21上形成第二半导体层20时的该工艺步骤。
参考图7(a)，然后在第二半导体层20上形成第二覆盖层23。第二覆盖层23可以是任何介质，如氧化物、氮化物、氧氮化物或其组合，优选为氮化物，如Si3N4。利用沉积方法沉积第二覆盖层23，所述方法如化学气相沉积(CVD)、等离子体辅助CVD、高密度化学气相沉积(HDCVD)、以及化学溶液沉积。第二覆盖层23的厚度在从约20nm到约30nm的范围。图7(b)示出了当利用体Si衬底14时的该工艺步骤。
参考图8(a)，在下一个工艺步骤中构图和蚀刻第二覆盖层23以提供蚀刻掩膜，所述掩膜随后用于构图pFET叠层。尤其是，这样形成图形：在将被蚀刻的表面上施加光致抗蚀剂；将光致抗蚀剂暴露在照射图形下；以及然后利用常规的抗蚀剂显影器将图形显影到光致抗蚀剂中。
一旦完成对光致抗蚀剂的构图，由光致抗蚀剂覆盖的第二覆盖层23的部分受到保护，而利用选择性蚀刻工艺除去暴露的区域，所述选择性蚀刻工艺除去第二覆盖层23的未保护区域，而基本上不蚀刻下面的第二半导体层20。然后将构图的第二覆盖层23用作蚀刻掩膜，来蚀刻第二半导体层20和拉伸Si:C层21。优选利用例如反应离子蚀刻的定向蚀刻工艺来蚀刻第二半导体层20和拉伸Si:C层21。
在优选实施例中，利用这样的蚀刻化学试剂来蚀刻第二半导体层20，所述试剂基本上不蚀刻第二覆盖层23或下面的拉伸Si:C层21。在蚀刻第二半导体层20后，然后利用基本上不蚀刻含Si衬底部分18的蚀刻化学试剂蚀刻拉伸Si:C层21。注意，第一覆盖层22在该蚀刻步骤中保护下面的第一半导体层16和压缩SiGe层17的部分。图8(b)示出了对在体Si衬底14上的第二覆盖层23、第二半导体层20以及拉伸Si:C层21的构图和蚀刻。
参考图9(a)，在下一个工艺步骤中，然后利用高选择性直接蚀刻工艺蚀刻含Si衬底部分18，所述工艺如反应离子蚀刻，其中第一覆盖层22和第二覆盖层23用作nFET叠层11和pFET叠层12的蚀刻掩膜。优选为，蚀刻化学试剂选择性地蚀刻含Si衬底部分18，而基本不蚀刻第一覆盖层22和第二覆盖层23以及掩埋绝缘层15。该蚀刻工艺可以定时或利用端点检测。在蚀刻含Si衬底部分18后，利用湿蚀刻工艺除去第一覆盖层22和第二覆盖层23。
图9(b)示出了当在体Si衬底14上形成应变nFET11和pFET12叠层时的该工艺步骤。在该实施例中，利用高选择性的定向蚀刻工艺如反应离子蚀刻，来蚀刻体Si衬底14的上表面，其中第一覆盖层22和第二覆盖层23用作nFET叠层11和pFET叠层12的蚀刻掩膜。在该实施例中，蚀刻工艺可以定时，从而使体Si衬底14的表面的蚀刻深度在从约20nm到约50nm的范围。在衬底蚀刻时由第一和第二覆盖层22、23保护的体Si衬底14并在压缩SiGe层17和拉伸Si:C层21的下面的部分是nFET和pFET叠层11、12的含Si衬底部分18。
参考图9(a)，然后形成隔离区域13，用于分离nFET叠层11和pFET叠层12。可以可选地用常规的里衬材料如氧化物或氮化物给隔离区域13加衬里，并且然后利用CVD或其它类似的沉积工艺用绝缘材料来填充沟槽。可以可选地在沉积后硬化所述介质。可以可选地利用例如化学机械抛光(CMP)的常规平面化工艺来提供平面结构。
图9(b)示出了形成隔离区域13用于分离nFET叠层11和pFET叠层12，其中nFET叠层11和pFET叠层12位于体Si衬底14上。在该实施例中，区域18表示体衬底上的平台(即未蚀刻)部分。
然后可以进行常规的nFET和pFET形成工艺，以如图10(a)和10(b)所示，在nFET叠层11上形成至少一个nFET器件35，以及在pFET叠层12上形成至少一个pFET器件40。
尽管参考本发明的优选实施例特定地示出和描述了本发明，但是应该理解，在不偏离本发明的精神和范围下，本领域的技术人员可以在形式和细节上对本发明进行上述和其它修改。因此，本发明不局限于所述和所示出的特定形式和细节，而是落入所附权利要求书的范围中。

Claims (20)

1.一种半导体材料，包括：
衬底；
在所述衬底上的第一叠层，所述第一叠层包括所述衬底的第一含Si部分、在所述衬底的所述第一含Si部分上的压缩层、以及在所述压缩层上的第一半导体层；以及
在所述衬底上的第二叠层，所述第二叠层包括所述衬底的第二含Si部分、在所述衬底的所述第二含Si部分上的拉伸层、以及在所述拉伸层上的第二半导体层。
2.根据权利要求1的半导体材料，其中所述衬底是绝缘体上硅衬底或体硅衬底。
3.根据权利要求1的半导体材料，其中所述压缩层包括SiGe，所述SiGe的Ge浓度在从约5％到约30％的原子重量百分数的范围。
4.根据权利要求1的半导体材料，其中所述拉伸层包括掺杂碳的硅，所述碳的浓度在从约1％到约6％的原子重量百分数的范围。
5.根据权利要求1的半导体材料，其中所述压缩层弹性地将拉伸应力传递到所述第一半导体层。
6.根据权利要求1的半导体材料，其中所述拉伸层弹性地将压缩应力传递到所述第二半导体层。
7.根据权利要求1的半导体材料，其中所述压缩层和所述拉伸层的厚度在约10nm到约100nm的范围。
8.根据权利要求1的半导体材料，其中在所述第一叠层上形成至少一个nFET器件。
9.根据权利要求1的半导体材料，其中在所述第二叠层上形成至少一个pFET器件。
10.根据权利要求1的半导体材料，其中所述第一叠层和所述第二叠层被隔离区域分离。
11.一种形成半导体材料方法，包括以下步骤：
提供含Si衬底；
在所述含Si衬底的第一部分上形成第一叠层，所述第一叠层包括位于所述含Si衬底的所述第一部分上的压缩层、在所述压缩层上的第一半导体层、以及在所述第一半导体层上的第一蚀刻阻挡层；
在所述含Si衬底的第二部分上形成第二叠层，所述第二叠层包括位于所述含Si衬底的所述第二部分上的拉伸层、在所述拉伸层上的第二半导体层、以及在所述第二半导体层上的第二蚀刻阻挡层；
蚀刻所述含Si衬底，相对于所述第一蚀刻阻挡层和所述第二蚀刻阻挡层具有选择性，其中所述压缩层弹性地将拉伸应变传递到所述第一半导体层，并且所述拉伸层弹性地将压缩应变传递到所述第二半导体层；
除去所述第一蚀刻阻挡层和所述第二蚀刻阻挡层；以及
在所述第一叠层和所述第二叠层之间形成隔离区域。
12.根据权利要求11的方法，其中所述压缩层包括SiGe。
13.根据权利要求12的方法，其中所述SiGe的Ge浓度在从约5％到约30％的原子重量百分数的范围。
14.根据权利要求11的方法，其中所述拉伸层包括Si:C，其中所述Si:C的碳浓度小于约6％的原子重量百分数。
15.根据权利要求12的方法，其中形成所述第一叠层的步骤还包括：
在所述含Si衬底上外延生长SiGe，其中所述SiGe的生长厚度小于SiGe的临界厚度；
在所述SiGe上外延生长所述第一半导体层，其中所述第一半导体层的厚度小于第一半导体层的临界厚度；以及
沉积所述第一蚀刻阻挡层，其中所述第一蚀刻阻挡层包括介质。
16.根据权利要求15的方法，其中所述SiGe的临界厚度是这样的尺寸，在所述尺寸下所述SiGe层为压缩的。
17.根据权利要求15的方法，其中所述SiGe的临界厚度和所述半导体层的临界厚度是一个最大尺寸，在所述最大尺寸下，在所述SiGe和所述第一半导体层中形成的缺陷小于1.0×105cm-2。
18.根据权利要求14的方法，其中形成所述第二叠层的步骤还包括：
在所述含Si衬底上外延生长Si:C，其中所述Si:C的生长厚度小于Si:C的临界厚度；
在所述Si:C上外延生长所述第二半导体层，其中所述第二半导体层的厚度小于第二半导体层的临界厚度；以及
沉积所述第二蚀刻阻挡层，其中所述第二蚀刻阻挡层包括介质。
19.根据权利要求18的方法，其中所述Si:C的临界厚度是这样的尺寸，在所述尺寸下所述Si:C层为拉伸的。
20.根据权利要求18的方法，其中所述Si:C的临界厚度和所述半导体层的临界厚度是一个最大尺寸，在所述最大尺寸下，在所述Si:C层和所述第二半导体层中形成的缺陷小于1.0×105cm-2。
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