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CN1792038B - ∑-δ调制器和∑-δ调制方法 - Google Patents

∑-δ调制器和∑-δ调制方法 Download PDF

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CN1792038B CN200480014007.3A CN200480014007A CN1792038B CN 1792038 B CN1792038 B CN 1792038B CN 200480014007 A CN200480014007 A CN 200480014007A CN 1792038 B CN1792038 B CN 1792038B
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Abstract

一种∑-Δ调制器，包括：包括带可变磁滞的量化器并接收输入信号以执行所需调制操作的调制器模块。接收与所述输入信号相关的信号并对所需磁滞控制信息制表以降低所述调制器模块的跃变速率的非线性映射模块。

Description

∑-Δ调制器和∑-Δ调制方法
技术领域
本申请请求提交于2003年5月31日的序列号为60/472183以及提交于2003年6月9日的序列号为60/477067号临时申请的优先权，所有内容都援引在此以供参考。
背景技术
本发明涉及∑-Δ调制器，更具体地涉及提供磁滞控制以控制调制器跃变速率的∑-Δ发生器。
传统设计的音频功率放大器会碰上低效率的情况(一般＜50％＝，这造成这些设计产生必需通过大尺寸散热器散发的热量，造成物理放大器设计非常大。近年来为制造较小的放大器，已引入高效率设计。最普遍的方法是使用“D类”开关放大器。这些放大器通过使用高频率调制处理将模拟输入信号转换成2电平输出信号而工作。然后将2电平信号馈送到功率级并逐次馈送到连接于扬声器的有源LC滤波器。功率级被馈电以V+和V-的电源并当输入为“1”时输出V+，当输入为“0”时输出V-。由于用于功率级中的输出装置在其两边不具有电压，由这些装置产生的热量显著地减少。
多数现有技术的系统采用脉宽调制机制，其中瞬时输入信号的值由固定电压可变宽度输出脉冲(PWM)表征。典型的音频PWM放大器可工作在100KHz和500KHz之间的切换频率。更高的切换频率会减少失真但同时导致低效率，这是因为在输出波形中存在过多跃变。每次跃变都要花费某些量的能耗以对所有不同的节点电容进行充电，并因此降低效率。
对于大约为300KHz的典型时钟速率，传统D类放大器的失真/噪音性能不是很好。
另一种较为不普通的调制技术是使用∑-Δ调制器，它在较高的采样速率下将模拟输入转换成一系列的1和0，典型地，该较高采样速率为最高音频频率的64倍。该电路一般被用于将模拟音频信号转换成数字1比特流的A/D转换器设计中。这种技术形成比PWM机制更好的失真特性，但缺点是导致低效率的明显较高的切换速率。
本发明是使用PWM(具有最低切换速率)和∑-Δ(具有最低失真/噪声)的最佳特征的组合。
发明内容
根据本发明一个方面，这里提供一种∑-Δ调制器。该∑-Δ调制器包括：包含带可变磁滞的量化器的调制器模块，该调制器模块接收输入信号以执行必要的调制操作。非线性映射模块接收与输入信号有关的信号并对必要的磁滞操作控制信息进行制表以降低调制器模块的跃变速率。
根据本发明另一方面，这里提供一种∑-Δ调制方法。该方法包括：提供包括具有可变磁滞的量化器的调制器模块，该调制器模块接收输入信号以执行必要的调制操作。另外，该方法包括：使用用于接收与输入信号相关的信号并对必要磁滞控制信息制表的非线性映射模块以减少调制器模块的跃变速率。
附图说明
图1是表示高阶∑-Δ调制器拓扑结构的示意图；
图2是表示可能的噪音形成传递函数曲线(NTF)和最大稳定输入范围之间的关系的图表；
图3是表示作为DC输入电平的函数的最大稳定磁滞因子的图表；
图4是表示在有磁滞和没有磁滞的情况下，作为输入电平函数的跃变速率之间比较的图表；
图5是表示具有信号可适应磁滞的数字系统示意图；
图6是表示图5系统的典型系数值的表；
图7是表示用于图5系统的磁滞查找表值的表；
图8是表示具有可适应磁滞的模拟系统的示意图；
图9是表示具有叠加到查找表中的抖动的系统的示意图；
图10是表示当抖动＝0和抖动＝1时的经过修正的查找表值的表；
图11是表示用快速(FLASH)ADC监控VIN的第一结构的示意图；
图12是阐明对给定数量的量化电平减少比较器数量的技术的理念图的示意图；
图13是表示如图12所示的技术的硬件实现的示意图。
具体实施方式
图1示出一种∑-Δ配置。这种配置可用于模拟电路(具有模拟输入和1比特数字输出的系统)、数字电路(具有多比特数字输入和1比特数字输出的系统)或其组合，其中可采用模拟电路集成诸前级并采用数字电路集成诸后级。这种配置以明显高于包含于输入信号中的最高频率的时钟速率(例如，256*Fs，其中在音频应用Fs＝48Khz)产生1比特输出，而且环路的反馈动作会严重地抑制由1比特量化所引入的量化噪声，由此在限定的频带(一般为20-20KHz的音频带)上的SNR是非常高的。
该∑-Δ调制器2可以多种方法构造。对于模拟输入系统，积分器22-34典型地为模拟积分器，可采用开关电容技术或标准模拟线性技术而实现。对于数字输入系统，积分器必要地为通过诸如加法器和寄存器之类标准数字硬件而实现的离散时间积分器。
该∑-Δ调制器2包括积分器22-34、求和模块4-16、放大器b0-b7、放大器a0-a6、放大器g0-g3以及比较器20。系统输出信号Vout。放大器b0-b7以各自的放大因数对输入电压Vin进行放大并将它们输出到各自的求和模块4-16。放大器a0-a6以各自的放大因数对输出电压Vout进行放大并将它们输出到各自的求和模块4-16。选择性求和模块6、10、14从放大器g0-g3接收输入信号。放大器g0-g3以各自的放大因数对选择性积分器26、30、34的输出进行放大并将它们输出到选择性求和模块6、10、14。
如果选择离散时间拓扑，每个积分器I由下面公式所定义：
Vo(n)＝Vo(n-1)+Vin(n)   Eq.1
其中V0(n)为n时段的输出电压，V0(n-1)为n-1时段的输出电压，而Vin(n)是n时段的输入电压。如果选择连续时间拓扑(仅与模拟输入系统有关)，每个积分器由其输入电压或电流的积分所定义。要注意的是，经常可以发现某些积分器是离散时间的(开关的电容)而其它积分器是连续时间的模拟输入系统。
由于这里有七个积分器，这是一个7阶设计。这类设计是公知的并且有许多书对使这类系统稳定所必需的设计方程式进行了详细说明。
在这类环路的设计中，在稳定性和量化噪声抑制之间存在权衡。从量化噪声输入到输出的传递函数通常被定义成某些典型高通滤波函数，诸如Chebychev设计。公知的是在选择滤波器设计函数时存在某些限制条件。这些限制条件是存在于任何反馈系统中的基本起因约束条件的结果。
图2表示这些限制条件是如何影响稳定性的。如图2所示的频率响应图表示从量化器(典型为比较器)引入到环路中的误差到输出Vout的传递函数。高通特性由环路的阶数以及用于环路中的系数所确定；很清楚的，由于高通响应向较高频率移动，影响低频率音频带的噪声振幅明显减少。然而，不可能使该滤波器的截止频率变得太高。由于高通滤波器的截止频率增加，具有因果关系的环路的滤波器的高频增益也必须增加。这种高频增益的增加造成环路更不稳定。图2示出SNR作为DC输入电平函数的多个函数图。当DC输入电平到达某个临界值时，SNR急剧下降，这表示环路开始变得不稳定。
在量化噪音抑制和稳定性之间的关系可如下表述；具有外侵(aggressive)噪音抑制传递函数的环路在低输入电平上变得不稳定，同时具有较小外侵噪声抑制传递函数的环路会在较大的输入范围内保持稳定。典型地会采用一种妥协，以使调制器对大约等于理论输入全部范围的70％上的输入保持稳定。
使用∑-Δ调制器作为D类调制器的一个缺点是跃变速率非常高，这导致在使效率降低的功率级切换损耗。例如，在如图1所示的环路2工作于正常48KHz的音频采样速率的256倍的时钟速率或大约12MHz下。在最糟糕的状况下，在每个时钟周期都可能有跃变，尽管实际数量一般为该值的约1/2。通过比较，多数PWM系统操作在大约350KHz的频率下。在PWM系统中，在350KHz时钟周期中一直存在“向上”和“向下”跃变，这导致大约700K跃变/秒的跃变速率。因此，∑-Δ系统可以具有比典型PWM系统高出10倍以上的跃变速率。
本发明使用磁滞以减少如图1所示的环路的跃变速率。带磁滞的1比特量化器(比较器)可如下定义；
变量定义；
Vcomp(n)-新的比较器输出
Vcomp(n-1)-旧的比较器输出
Vcin(n)-新的比较器输入电压
H-磁滞因数
具有下列方程式
If(Vcin(n)＞-H*Vcomp(n-1){
       Vcomp(n)＝+1；
          }else{
       Vcomp(n)＝-1}.                Eq.2
当这种量化器被插入图1的环路或系统2时，环路2的跃变速率降低。这象下面所解释的那样。每次量化器改变状态，量化器的阈值也改变以使环路滤波器20输出电压必需改变一较大的值(相比无磁滞的场合)以越过新阈值。例如，如果量化器输出是-1，则环路滤波器200输出(量化器输入)为-0.5伏，Q＝0.5，那么比较器的阈值将会是+0.5伏。环路滤波器20的输出因此必须从-0.5伏变化到+0.5伏以改变量化器的状态。由于环路滤波器20为积分器链，在环路滤波器20输出从-0.5伏变为+0.5伏时，会经过多个周期。在这段时间内，输出无跃变。这造成平均输出跃变速率的降低。
由于量化器磁滞的引入，高阶调制器的稳定性降低。这并不奇怪，由于“理想”量化器判定因为磁滞反馈而非常频繁地变化。因此需要以高度稳定的设计开始，从而允许磁滞。例如，由于高频NTF(噪声成形传递函数)增益的量小，图2的曲线“C”具有很大的稳定范围。该曲线典型地被认为在无磁滞设计中过于保守，但它在需要磁滞以减少跃变速率的情况下运行地很好。
图3示出最大稳定输入范围和所使用的磁滞量之间的关系。对小DC输入，最大磁滞非常大(＞1)。对于大DC输入，最大磁滞量变得较小(大约为0.2)。该图表是图1中的系统的C代码模拟的结果。
图4表示跃变速率如何受到磁滞的影响。在没有磁滞的情况下，对于小信号输入的跃变速率开始于约9百万跃变/秒，并在大信号输入时降为大约5百万跃变/秒。在有磁滞的情况下，对于小信号输入的跃变速率开始于约600K跃变/秒，并且大信号输入时增加到大约1.1百万跃变/秒。注意，对于带磁滞的模拟，将磁滞量设置成对每个特定输入电平均呈现稳定系统的最大值。跃变速率的降低非常明显，并产生非常类似于典型PWM系统的平均速率，但具有好得多的性能。
图3和图4所示的磁滞电平、跃变速率和稳定输入范围之间的关系表示没有一个磁滞值对所有输入电平而言是优化的。为了解决这个问题，本发明使用一种大小可变的磁滞。这种创新性系统(全数字实现)如图5所示，输入信号Vin被施加在调制器40和绝对值电路36上。绝对值电路36的输出随后被送至查找表38。查找表38为每个给定的输入范围保存磁滞因数H的优化值。较佳实施例使用8值查找表。图6和图7表示用来优化性能的系数值和查找表值。注意图5的调制器系统40使用与图1所述相同的调制器配置。
图8示出本发明的模拟实现。在输入端要求有小型低分辨率A/D转换器40(一般仅为3-5比特)以将所要求的数字输入产生到查找表42中。注意绝对值函数可以在A/D转换器40之前的模拟域中执行，或更有可能通过将额外比特加到A/D转换器40并通过该额外比特扩展查找表42，由此负的输入在查找表输出位置给出与正的输入相同的结果。注意调制器系统44类似于图1所描述的系统。
注意尽管系统表示的是使用输入信号而改变量化器的磁滞电平，但对来自其它内部信号的磁滞进行控制同样是可行的。例如，可使用1比特输出的过去值，并使用这些过去的比特设置磁滞电平。同样可行的是使用环路滤波器中的某些内部信号以设置磁滞。
与D类放大器相关的普遍问题是电磁干扰(EMI)。这些调制器经常在高于100KHz的频率之上具有很强的频谱分量，这会造成与无线电或其它设备的干扰。在本发明中，随机的1比特序列被用于扩展任何存在于高频中的强线谱。添加该信号的一个地方是查找表中。可使用1比特随机信号对包含在查找表中的值进行微调。由于磁滞直接作用于环路的“无功”频率上，这造成无功频率在频域中被扩展，这使得无功频率在频域中扩展开，由此非常明显地减少最高频谱峰值的振幅。结果系统如图9所示，修正表项如图10所示。系统包括绝对值函数电路44、调制器系统50和查找表46。注意调制器系统44类似于图1所述的系统。抖动信号48一般以比余下的调制器50更低速率作为时钟，从而能避免可能造成跃变速率增加的磁滞电平的快速变化。注意调制器系统50类似于图1中所述系统。
为了获得优化的低输出跃变速率和高输出，取决于输入信号电平可使用不同的磁滞量。
这种机制的目的是尽可能地减少调制器输出跃变速率而不会产生调制不稳定或其它明显的性能恶化。将磁滞加至量化比较器减少了输出跃变速率，但会与“正常”调制器操作产生干扰，并使其较不稳定。
对调制器稳定性的另一种影响是输入信号电平。一般来说，高阶∑-Δ调制器对小信号输入而言更稳定，并对大信号输入而言较不稳定。
因此对于X输入信号电平，高至量化器磁滞的Y量的值是安全的，实际地使用接近Y的量将使输出跃变速率减少得最厉害。但对于输入＞X，Y磁滞可能过大，而代替地Z＜Y是最大安全量。
提供第一结构52以测量调制器输入电平。对于具有模拟输入的调制器，如图11所示，可使用简单的“快速”模拟-数字转换器(ADC)。在这里，假设输入信号VIN在-VEE的最小值和+VEE最大值之间变化。该电压范围被分隔(量化)成八个较小的子范围或量化电平，如表1所示。
表1
  量化电平   精度
  +3.5   VI7＜V＜+VCC
  +2.5   VI6＜V＜VI7
  +1.5   VI5＜V＜VI6
  +0.5   VI4＜V＜VI5
  -0.5   VI3＜V＜VI4
  -1.5   VI2＜V＜VI3
  -2.5   VI1＜V＜VI2
  -3.5   -VEE＜V＜VI1
七个比较器54确定VIN所在范围内的量化电平。注意电阻串R被连接于比较器的负极端口。这些电阻将唯一的参考电平提供给每个比较器以将比较器切换点设置到正当电压。随后使用VIN信息以选择用于调制器量化器的磁滞电平。在该例中，要求比较器54在八个电平之间进行区别。在数学上可将诸电平认为在范围-3.5和+3.5之间，如表中所示。然而，我们同样能使用1-8的整数来表征它们。整数表征简化了使用ADC输出的逻辑设计。
更一般地，(N-1)个比较器必须区别快速ADC中的N个电平。这种关系可能造成一个问题。假设需要大N以对调制器中的磁滞电平电平进行高精度地控制。需要对此进行支持的(N-1)个比较器是多个电路，这将消耗过多功率或者占据过多面积(如果实现于IC上)。如果所要求比较器的数量独立于N或更少，那就更好了。
当前存在诸如连续接近(SAR)ADCs的ADC架构，它能通过少量的比较器实现非常高的分辨率。然而，它们要求时钟周期的连续以完成其计算。这种延迟在这里是无法接受的，因为通过选择量化器的磁滞电平的时间，调制器输入会显著地变化，因此所选择的磁滞是不恰当的。
如果SAR ADC的时钟比调制器时钟快很多，那么SAR ADC仍然能起作用。但这里存在一个更简单的选择。
图12示出一种减少相对于给定数量量化电平的比较器数量的技术的理念图。窗比较器100具有三路输入：上限阈值(UT)，下限阈值(LT)和电压输入Vin。窗比较器100具有两路输出：输出“A”，如果输入大于上限阈值(UT)它为逻辑HI；以及输出“B”，如果输入小于下限阈值(LT)它为逻辑HI。
向上/向下计数器101为N级计数器，当窗比较器102的输出“A”为逻辑HIGH时，它向上递增1，而当窗比较器模块100的输出“B”为逻辑HIGH时，它向下递减1。
D/A转换器103接收向上/向下计数器101的输出108并提供与窗比较器100的下限阈值(LT)输入相关联的模拟输出110。D/A转换器102接收向上/向下计数器101经过加法器104(加常数“1”)的输出108并提供与窗比较器100的上限阈值(UT)输入相关联的模拟输出112。两D/A转换器102、103被设计成具有VΔ的量化步长，其中VΔ是由电路提供的A/D函数所要求的量化步长。
在操作中，如果对窗比较器100的输入是常数，反馈环路1006调节D/A转换器输出110、112(并关联地调节窗比较器100的上限/下限阈值)直到输入Vin介于窗比较器100的上限和下限阈值之间。如果输入Vin向正方向增加以超过上限阈值(UT)，向上/向下计数器101递增1，这使数字输出增加并同时使两D/A转换器输出电压110、112增加一个量化电平。这种增加设定两个窗比较器电平以使输入Vin再次落在上限(UT)和下限(LT)阈值之间。如果输入Vin减小并开始低于下限阈值(LT)，向上/向下计数器101递减1，这使数字输出108减小并使两D/A转换器输出电压110、112减小一个量化电平。这种减小设定两个窗比较器电平以使输入Vin再次落在上限(UT)和下限(LT)阈值之间。
数字输出108由此表征具有VΔ分辨率的输出，量化电平的数量仅由D/A转换器102、103和向上/向下计数器101的比特数量所限定。这种技术唯一的限制是：如果输入变化超过VΔ，向上/向下计数器101在达到稳态前需要经过几个系统时钟周期。
图13示出具有图12中所讨论的技术的硬件实现结构58。图12的两D/A转换器102、103是采用两个模拟复用选择器66和68而实现的，模拟复用选择器66、68在产生线性分离的基准电压的电阻串R上选择特定的抽头。通过对两MUX66、68偏移地进行布线，可以一种简单结构58实现图12中的两D/A转换器102、103而不需要数字加法器。即，假设将相同的代码数字码x作用于图13中的两MUX66、68，则同时产生由所要求的量化大小VΔ所偏移的两种电压。
图12的窗比较器100在图13中由两个比较器60、62实现。这些比较器60、62以输入Vin以及适当MUX66或68的输出74或72作为输入。
向上/向下计数器64是传统设计并为本领域内技术人员所知。
表2示出电路58的详细操作。下限阈值电压(LT)被表示为VI(x-1)而上限阈值电压(UT)被表示为VI(X)，其中x表示对MUX66、68的数字输入，它们选择适当的电阻抽头。注意x(t)同样表示向上/向下计数器64的输出，向上/向下计数器64形成电路58在时间t的数字输出76。
表2
VIN<sup>-</sup>   动作
VIN＞VI(x)   x(t)＜N:x(t+1)＝x(t)+1(递增)x(t)＝N:x(t+1)＝x(t)(饱和高)
VI(x-1)＜VIN＜VI(x) x(t+1)＝x(t)(未改变)
VI(x-1)＜VIN   x(t)＞1:x(t+1)＝x(t)-1(递减)x(t)＝1:x(t+1)＝x(t)(饱和低)low).
如表格所示，某些“饱和”逻辑将信号x限制在1和N之间。
这里举出一个例子以表示如何将图11的结构52与图13的结构58进行比较。假设在两种机制中信号x均在t＝0时被初始化为5，如表3所示。
表3
  时间索引t   t＝1，t＝2，t＝3，t＝4，t＝5，t＝6，t＝7，t＝8
  对量化为1-8电平的实际VIN(t)的序列   2.5，3.5，2.5，2.5，1.5，-2.5，-1.5，-0.5
  对方法1的x(t+1)的序列   7，8，7，7，6，2，3，4
  对方法2的x(t+1)的序列   6，7，7，7，6，5，4，4
如果VIN快速变化，第二结构58的输出有时“滞后于”第一结构52的输出。因此如果VIN在调制器时钟周期内缓慢变化，第二结构58表现最好。如果VIN在每个调制器时钟周期内的变化量不超过一个量化电平，第二结构58能“保持”并与第一结构52一样地工作。
即使VIN有时在每个时钟周期内会改变超过一个电平，在第二结构58中，x一般向右移动，并很快地“赶上”。这对许多调制器而言是够好的了，由于它们对不恰当的磁滞电平不是那么敏感以仅在一个不正当的磁滞周期后变得不稳定。作为代替的是，不稳定仅发生在多个不恰当磁滞的许多个周期后。第二结构58为充分带宽限制(bandlimited)的VIN避免了这种情况的发生。
在第二结构中，可以看出其复杂度似乎与第一结构相同。(N-3)比较器在第二结构中被省去，但增加了MUX66、68和寄存器64的逻辑。然而在许多IC中，MUX66、68和寄存器64相对于比较器占更小的面积并消耗更少的功率。同样，尽管未图示，在如图11所示的第一结构52中经常需要某些形式的寄存器以确保控制信号仅在适当的时间选择磁滞变化。在这种情况下，在两种结构52、58中都需要寄存器，而且在第一结构52中真正的硬件代替是额外的比较器54，相对而言，在第二结构58中为MUX66、68。
为了简化说明，已假设调制器输入信号是能够容易获得的并适于用来选择适当的磁滞量。然而，在多个调制器构架中可能不是这样的。可能有一个好的替代“磁滞选择器”，虽然在这种情况下，这里将自变量应用于调制器输入信号也可作为代替实现于另一实施例中。
同样为简明起见，已将第二结构58描述为使用两个比较器60、62。然而，也可以延伸出使用多于两个但少于(N-1)个的比较器。
尽管已就本发明的若干较佳实施例对本发明进行了表示和说明，但对其形式和细节可做出多种变化、省略和添加，只要不脱离本发明的精神和范围即可。
所要求的权利要求见本申请权利要求部分。

Claims (24)

1.一种∑-Δ调制器，包括：
包括带可变磁滞的量化器的调制器模块，所述调制器模块接收输入信号以执行必需的调制操作；以及
非线性映射模块，所述非线性映射模块接收与所述输入信号相关的信号并根据所述输入信号对必需的磁滞控制信息制表以控制所述量化器的可变磁滞，从而降低所述调制器模块的跃变速率。
2.如权利要求1所述∑-Δ调制器，其特征在于，所述调制器模块包括数字元件。
3.如权利要求1所述∑-Δ调制器，其特征在于，所述调制器模块包括模拟元件。
4.如权利要求1所述∑-Δ调制器，其特征在于，所述调制器模块包括多个模拟积分器的配置和多个模拟增益缩放操作。
5.如权利要求1所述∑-Δ调制器，其特征在于，所述调制器模块包括多个数字积分器的配置和多个数字增益缩放操作。
6.如权利要求1所述∑-Δ调制器，其特征在于，还包括绝对值电路，所述绝对值电路接收所述输入信号并对所述输入信号执行绝对值函数并将其输出提供给所述非线性映射模块。
7.如权利要求1所述∑-Δ调制器，其特征在于，还包括模数转换器模块，所述模数转换器模块接收所述输入信号并形成提供给所述非线性映射模块的多个量化电平。
8.如权利要求7所述∑-Δ调制器，其特征在于，所述模数转换器模块包括快闪模数转换器。
9.如权利要求7所述∑-Δ调制器，其特征在于，所述模数转换器包括具有各自来源于两个数模转换器的上限阈值电压和下限阈值电压的窗比较器，其中根据先前的模数转换器数字输出而调节每个数模转换器。
10.如权利要求9所述∑-Δ调制器，其特征在于，所述两个数模转换器是通过连接于所述窗比较器输出端的向上/向下计数器而调节的。
11.如权利要求9所述∑-Δ调制器，其特征在于，所述两个数模转换器包括产生固定基准电压的一个电阻串，其中两个分立的模拟复用电路从相同电阻串提供两路独立的数模转换器输出。
12.如权利要求11所述∑-Δ调制器，其特征在于，每个所述模拟复用电路接收相同的数字控制信号，并通过将一个复用电路连接于电阻串并使一个电阻抽头的偏移比较于其它复用电路而产生所述上限和下限阈值。
13.一种∑-Δ调制方法，包括：
提供包括带可变磁滞的量化器的调制器模块，所述调制器模块接收输入信号以执行必需的调制操作；以及
使用非线性映射模块，所述非线性映射模块接收与所述输入信号相关的信号并根据所述输入信号对必需的磁滞控制信息制表以控制所述量化器的可变磁滞，从而降低所述调制器模块的跃变速率。
14.如权利要求13所述方法，其特征在于，所述调制器模块包括数字元件。
15.如权利要求13所述方法，其特征在于，所述调制器模块包括模拟元件。
16.如权利要求13所述方法，其特征在于，所述调制器模块包括多个模拟积分器配置和多个模拟增益缩放操作。
17.如权利要求13所述方法，其特征在于，所述调制器模块包括多个数字积分器配置和多个数字增益缩放操作。
18.如权利要求13所述方法，其特征在于，还包括提供绝对值电路，所述绝对值电路接收所述输入信号并对所述输入信号执行绝对值函数并将其输出提供给所述非线性映射模块。
19.如权利要求13所述方法，其特征在于，还包括提供模数转换器模块，所述模数转换器模块接收所述输入信号并形成提供给所述非线性映射模块的多个量化电平。
20.如权利要求19所述方法，其特征在于，所述模数转换器模块包括快闪模数转换器。
21.如权利要求19所述方法，其特征在于，所述模数转换器包括具有各自来源于两个数模转换器的上限阈值电压和下限阈值电压的窗比较器，其中根据先前的模数转换器数字输出而调节每个数模转换器。
22.如权利要求21所述方法，其特征在于，两个数模转换器是通过连接于所述窗比较器的输出端的向上/向下计数器而调节的。
23.如权利要求21所述方法，其特征在于，两个数模转换器包括产生固定基准电压的一个电阻串，其中两个用于分立的模拟复用电路从相同的电阻串提供两路独立的数模转换器输出。
24.如权利要求23所述方法，其特征在于，每个所述模拟复用电路接收相同的数字控制信号，并通过将一个复用电路连接于电阻串并使一个电阻抽头的偏移比较于其它复用电路而产生所述上限和下限阈值。
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