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CN1788419A - 缓冲器电路 - Google Patents

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CN1788419A
CN1788419A CNA2004800128527A CN200480012852A CN1788419A CN 1788419 A CN1788419 A CN 1788419A CN A2004800128527 A CNA2004800128527 A CN A2004800128527A CN 200480012852 A CN200480012852 A CN 200480012852A CN 1788419 A CN1788419 A CN 1788419A
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CN
China
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signal
buffer circuit
circuit
aggressor
switching threshold
Prior art date
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Pending
Application number
CNA2004800128527A
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English (en)
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A·卡托奇
S·K·贾因
R·I·M·P·迈耶
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Koninklijke Philips NV
Original Assignee
Koninklijke Philips Electronics NV
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Abstract

一种用于片上总线的信号线路的缓冲器电路(31)，例如转发器或接收器电路，接收输入信号并产生输出信号。该缓冲器电路(31)包括第一反相级(7)和第二反相级(9)。第二反相级(9)为输出提供驱动。第一反相级(7)具有用于控制上拉路径和下拉路径的强度的辅助电路(15、17、19、21、23、25、27、29)。上拉/下拉路径被依据一个或多个攻击者信号的状态来动态控制。在一个实施例中，转换阈值仅在最坏延迟情况中被降低，即，当信号线路(3)处于与攻击者信号不同的逻辑电平时。在另一实施例中，在信号线路和攻击者信号均处于相同逻辑电平时升高转换阈值，从而减少串话干扰。

Description

缓冲器电路
本发明涉及缓冲器电路，具体地涉及充当集成电路的信号线路(譬如芯片上总线路的信号线路)上的转发器或接收器的缓冲器电路。
随着集成电路技术依比例在芯片上提供渐增的密度，片上互连变得越来越狭窄。此外，片上互连的高度没有倾向于与互连的宽度成线性比例，因此使它们的长宽比变大。这些倾向将导致与相邻线路之间的耦合电容增加，这又导致线路之间串话干扰增加。这些变差的影响，与高的线路阻抗相耦合，会由于在线路接收端有劣质的RC响应而导致性能变差。
当相邻线路(此后称为“攻击者(aggressor)”线路)以与考虑中的线路(此后称为“受动者(vicitm)”线路)相反的方向转换时，这种情况在芯片上总线系统上进一步变坏。例如，在一典型总线上，由于最坏情况的转换(这发生在攻击者线路以与受动者线路相反的方向转换时)而导致的延迟会比在这些线路在相同方向转换时高出2-4倍。当受动者线路保持不变而攻击者线路在相同方向上同时转换时，因串话干扰所导致的短时脉冲干扰(glitche)就会发生在受动者线路上。
通过减少片上互连的耦合长度来克服上面提到的问题是公知的。用于减少耦合长度的一个方法是在每个总线线路中引入转发器。传统的转发器是包括两个反相级的缓冲器电路。转发器帮助减少总线线路间的串话干扰，并且还有助于在整个线路长度上线性化延迟的依赖性。
图1显示典型转发器电路1的示意图，转发器电路1连接在信号线路的路径中，以使转发器电路1接收输入信号3并且产生输出信号5。实现图1中转发器的典型电路显示在图2中。转发器电路1包括串联连接的第一和第二反相级7、9，它们具有适合驱动特定负载的大小。转发器电路1的转换阈值是Vdd/2，其中Vdd是电源电压。尽管图2中的转发器电路有助于减少耦合长度，这又降低了总线上的线路之间的串话干扰，但这种转发器电路仍然要遭受因在线路段的接收端有较差的RC响应而导致性能变差的困扰。
通常用于减少延迟和延迟噪声的技术是转发器插入和延迟的转换方案。然而，这种转换方案仍然会因高的线路电容(以及米勒耦合)而要遭受长线路上较差的响应的困扰，原因在于转发器和接收器的转换阈值被固定在电源电压的一半，即Vdd/2。
尽管利用施密特触发器型电路来降低转发器的转换阈值是公知的，但总线性能的提高却由对串话干扰引起的短时脉冲干扰增加的敏感性抵消。再者，由串话干扰引起的电荷随电荷在线路上的行进而增加，导致延迟噪声增加并因此减缓速度。
本发明的一个目的是提供一种用于集成电路上的信号线路的缓冲器电路，例如充当芯片上总线的信号线路上的转发器或接收器的缓冲器电路，该缓冲器电路就不怎么遭受上面提到的缺点困扰。
依据本发明的第一方面，提供一种用于集成电路的信号线路的缓冲器电路，在该集成电路中一个或多个攻击者信号对该信号线路有变差的影响，该缓冲器电路接收输入信号并产生输出信号，以及包括第一和第二反相级，特征在于该缓冲器电路包括用于依据一个或多个攻击者信号的状态来动态控制第一反相级的转换阈值的装置。
依据本发明的另一方面，提供一种缓冲集成电路的信号线路上的信号的方法，在该集成电路中一个或多个攻击者信号会对该信号线路有变差的影响，该方法包括使用第一和第二反相级来接收输入信号并产生输出信号的步骤，该方法的特征在于依据一个或多个攻击者信号的状态来动态控制第一反相级的转换阈值的步骤。
依据本发明的另一方面，提供一种具有片上总线、具有如权利要求中限定的缓冲器电路的集成电路。
更有利的实施例由从属权利要求限定。
为了更好的理解本发明，以及更清楚地显示其如何实施，将参考附图通过例子完成，其中：
图1显示依据现有技术的转发器电路的示意图；
图2显示图1的转发器电路的更详细的细节；
图3显示依据本发明的转发器电路的示意图；
图4较详细的显示依据本发明第一方面的转发器电路；
图5显示依据本发明另一方面的转发器电路；
图6显示用于图5中的转发器电路的偏置电路的更详细的细节；
图7显示用于图5中的转发器电路的仿真波形；
图8显示图6中所示电路的N型阱和P型阱偏置；
图9a至9c显示本发明的转发器电路如何作为转发器在片上总线系统连接；
图10显示本发明和现有技术之间的最坏情况延迟的比较；
图11显示本发明和现有技术之间的功率-延迟2的比较；
图12显示改变或修改转发器电路的转换阈值如何影响电路延迟。
图3显示依据本发明的转发器电路或更一般的为缓冲器电路的示意图。如上所述，缓冲器电路可被用于集成电路的信号线路上的转发器或接收器。因此，尽管下面优选实施例的说明涉及作为转发器的缓冲器电路的使用，但是应该清楚的是该缓冲器电路也可用被作接收器。
和使用常规转发器的情况一样，图3中的转发器电路31定位于信号线路(即受动者线路)的路径中，使得转发器电路31接收输入信号3并产生输出信号5。然而根据本发明，转发器电路31还接收攻击者信号11、13。例如在片上总线系统上攻击者信号从邻近线路传至受动者线路。攻击者信号11、13被用于控制转发器电路的操作，以使转发器电路31的转换阈值在操作期间被动态改变，这取决于攻击者信号11、13的状态。
依据本发明的一个方面，当攻击者信号11、13仅仅处在某些状态下(例如在攻击者信号的转换可能会引起最坏情况的延迟)时，降低转发器电路31的转换阈值。这发生在攻击者线路以与受动者线路相反方向转换时。注意，“降低转换阈值”可包括降低或升高转发器的转换电压，取决于受动者线路上的信号是从逻辑0转变至1、还是从逻辑1转变至0。
换言之，在从逻辑0转变至逻辑1期间，通过把标准转换电压(例如Vdd/2)降低值“Δ”，而把标准转换阈值降低到(Vdd/2)-Δ。这使转发器对从0至1的输入转变更敏感。同样地，当从逻辑1转变至逻辑0时，通过把标准转换电压(例如Vdd/2)升高值“Δ”，而把转换阈值降低到(Vdd/2)+Δ，这使转发器对从1至0的输入转变更敏感。
下面表1显示转发器电路31的转换阈值是如何依据受动者和攻击者线路的各种状态而动态改变的。
  受动者状态   攻击者状态(agg1、agg2)   转发器阈值   攻击者察觉到的转发器阈值   普通转发器的增益
  0   1、1   Vdd/2   Vdd/2-Δ   较快速度
  0   1、0   Vdd/2   Vdd/2   无增益
  0   0、0   Vdd/2   Vdd/2+Δ   较高噪声容限
  1   0、0   Vdd/2   Vdd/2+Δ   较快速度
  1   1、0   Vdd/2   Vdd/2   无增益
  1   1、1   Vdd/2   Vdd/2-Δ   较高噪声容限
表1各种状态的攻击者察觉到的转发器阈值
从该表可以看出，转发器电路31的转换阈值仅在攻击者信号11、13的转换可能引起最坏延迟(即，它们以与受动者线路相反的方向转换时)被降低。这显示在该表的第一和第四行中。在第一行中，受动者线路位于逻辑0且攻击者线路位于逻辑1，通过改变转发器的转换电压，把转换阈值降低至(Vdd/2)-Δ。在第四行中，受动者线路位于逻辑1且攻击者线路位于逻辑0，通过升高转发器的转换电压，把转换阈值降低至(Vdd/2)+Δ。
本发明的这些方面具有如下优点：在这些特定情形下转换阈值的降低没有使信号完整性变差，原因在于在这种状态下，噪声总是以它不能在受动者线路上引入短时脉冲干扰的方式而引起的，这将在后面说明中详细解释。
图4显示用于实现图3中的转发器电路31的第一实施例。与使用图2说明的常规转发器一样，该转发器电路31接收输入信号3并产生输出信号5。转发器电路包括第一反相级7和第二反相级9。第二反相级9(其为输出5提供驱动)包括如图2中可见的标准反相器电路。然而，第一反相级7还具有辅助电路，用于控制上拉路径(15、19、21、23)和下拉路径(17、25、27、29)的强度，由此依据攻击者信号11、13的状态控制转发器电路的转换阈值。该辅助电路分别由攻击者信号11、13的延迟值a1、a2来控制。
使用延迟的攻击者值a1、a2，按照以上的表1中在前面所示的攻击者信号11、13的状态来确定转发器电路31的转换阈值(Vdd/2，Vdd/2±Δ)。例如，假定输入信号3(即受动者)位于逻辑电平0且攻击者信号11、13位于逻辑电平1。这形成可能的最坏情况转换的初始条件。这意味着：a1和a2将位于逻辑1，导致设备27和29导通，而设备21和23截止。因此，与上拉路径相比较，反相级7具有较强的下拉路径，这意味着：该级对作为其输入的0-＞1的转变更敏感。
如上所述，仅当预期用于延迟的最坏情况的转换时才发生的转换阈值的降低并不会使信号完整性变差，原因在于噪声总是以它不会导致在转发器/接收器的输出端产生短时脉冲干扰的方式而引起的。这个现象说明如下：
如果假定受动者线路位于逻辑电平0且攻击者线路(相邻线路)位于逻辑电平1，那么在这个状态中会发生用于延迟的“最坏情况”的转换，与其余情况相比较，这导致更大的延迟。在这个情况中，当受动者线路处在逻辑电平0保持不变且攻击者线路从逻辑电平1转向逻辑电平0时，所引起的噪声使受动者线路具有比逻辑电平0低的电压。
类似地，假如受动者线路位于逻辑电平1且攻击者线路(相邻线路)位于逻辑电平0，也会发生用于延迟的最坏情况的转换。当受动者线路处于逻辑电平1保持不变且攻击者线路从逻辑电平0转向逻辑电平1时，所引起的噪声使受动者线路具有比逻辑电平1高的电压。
仅当在上述状态下，才会发生用于延迟的最坏情况的转换。在所有其他情况(即，总线的其他状态)下，延迟少于最坏情况的延迟。这意味着：在这种状态中所引起的噪声不会在接收器引起短时脉冲干扰，因此，转发器/接收器的转换阈值可被可靠地降低。
依据本发明的另一方面，图4中所示实施例也可被用于升高转换阈值以避免在转发器/接收器的输出产生短时脉冲干扰。串话干扰噪声(潜在地对信号完整性有害)在受动者和攻击者处于同样状态并且攻击者线路转变而受动者线路保持不变时引起。优选地，在这个状态，转发器电路的阈值被升高，这减少短时脉冲干扰被传播的机会，并因此提高信号完整性。然而，这是以更高的典型情况的延迟为代价而发生的，但这没有使总线性能变坏。
例如，假如所有三个线路处于相同逻辑电平(譬如，0)，则a1和a2也处于0。这形成对于串话干扰噪声可能最坏情况转换的初始情况，这在受动者没有转换且两个攻击者转换的情况下会导致短时脉冲干扰。在这种情况中，转换阈值被升高。由于a1和a2处于0，这使设备21和23导通而设备27和29截止。这意味着：反相器7的上拉强度高于下拉强度。这使转发器对0-＞1转变不敏感，并因此更加健壮。如上所述，控制信号a1和a2是从相邻线路得到的延迟信号。该延迟是必须的，因为这些延迟线路充当临时状态保持部件，它们为下一次的转变提供了电路。
以与降低转换阈值类似的方式，转换阈值的升高也包含转换电压的降低或升高，取决于期望的是从0至1的转变还是从1至0的转变。
图5显示图3中用于实现转发器电路31的第二实施例。与使用图2说明的常规转发器一样，该转发器电路31包括第一反相级7和第二反相级9。该转发器电路31的第二反相级9包括标准反相器电路，并为输出信号5提供驱动。然而，与图2中常规转发器不同的是，第一反相级7具有与其并联连接的辅助电路50。辅助电路50具有可选择的上拉/下拉路径，由此使第一反相级的上拉/下拉路径能够依据控制信号X、Y得到控制。控制信号X、Y从攻击者信号中得到。
当路径之一被选择时(或上拉或下拉)，最低可能的转换阈值取决N(下拉)和P(上拉)设备的阈值电压。
辅助电路50包括第一p-mos设备51，该设备51的源极被连接至Vdd且其漏极被连接至第二p-mos设备53。p-mos设备51的栅极由输入信号3(即Vin)控制。第二p-mos设备53的栅极由控制信号X控制。第二p-mos设备53的漏极被连接至第一反相级7的输出、第二反相级9的输入和第一n-mos设备55的漏极。第一n-mos设备55的源极被连接至第二n-mos设备57的漏极，并且第一n-mos设备55的栅极由第二控制信号Y来控制。第二n-mos设备57的栅极接收输入信号3(即Vin)，并且第二n-mos设备57的源极被连接至地。
根据转发器的输入信号3(即Vin)和攻击者信号11及13(后面分别被称为Agg1和Agg2)的状态，使用选择逻辑(未显示)，来得到控制信号X、Y。选择逻辑被配置成：
               X＝ Vin·Agg1·Agg2
               Y＝ Vin+Agg1+Agg2
该选择逻辑以使延迟满足以下标准的方式来实现：
                TCLK＞TSl＞δmax        (1)
其中，TCLK是时钟周期，TSl是选择电路的延迟，δmax是由转发器正在刷新的线路部分的延迟和其攻击者之间的最大差值。TSl的下限确保该状态部分被保持到转发器的输入已经跨过Vdd/2且第一反相级7已经转换为止。否则，转发器电路的中间节点可能会暂时翻转，这可能会引起短时脉冲干扰。
在上述实施例中，攻击者信号11(Agg1)和13(Agg2)表示到考虑中的受动者线路的、中间攻击者上的信号。当路径选择和输入状态使得中间节点处于三态时，图5中的第一反相级7或“弱”反相器动作起来以保持转发器31的中间节点的状态。
辅助电路50仅当预期最坏情况的转换时才工作起来以降低转发器电路31的转换阈值，并且辅助电路50在预期典型情况的转换之时并不升高阈值。这通过使“弱”第一反相级7与辅助电路50并联连接来实现，以使反相级7和辅助电路50的上拉/下拉路径组合起来形成总的上拉/下拉路径。
当受动者线路与攻击者线路相比较处于一个相反的状态时，就选择设备53或55，这使输入级分别对低的或高的转变更敏感。然而，假如所有线路均处于相同状态，则设备53和55这二者均被导通，从而使转换阈值保持在Vdd/2。
这种布局能够把转发器电路31配置成：仅当预期用于延迟的最坏情况的转换(即，受动者线路处于与攻击者线路相反的状态)时，才降低转发器电路的转换阈值，并且在所有其他状态中转换阈值保持不变，例如Vdd/2。反之，图4中所述转发器电路通过在某些状态(即当所有线路处于相同状态，受动者线路保持不变且攻击者线路转换，反之亦然)期间增加转发器的阈值，来增加典型情况的延迟，因为它还以高的健壮性作为目标。
根据图5中的电路布局，还可以在受动者和其攻击者线路之一以相反方向转换时降低总线的延迟，对应于表1中高亮行。
通过提供局部阱偏置电压使用三阱(well)技术，还可以进一步降低图5中的转发器电路的最低可能的转换阈值。局部偏置电路通过将p-mos(61)和n-mos(63、65、67)晶体管与它们的栅极漏极端短路接在一起来实现，如图6所示。这些晶体管的尺寸可以是当它们必须偏置非常小的阱时的技术所允许的最小尺寸。这个电路被提供来用于局部偏置设备51和57的p阱和n阱，同时其余的电路被全局偏置。这进一步增强该电路的性能，因为还可以进一步降低阈值电压，并从而降低转换阈值。这个特征特别适用于SOI(硅绝缘体)技术。
图7显示用于图5中转发器电路的仿真波形(电压(V)对时间(s))，施加的输入具有1ns的上升/下降时间，这对应于大约2至3mm的典型转发器间距。VN(OUT)信号是图5中转发器电路的输出5，同时VN(OUT1)信号是在用于延迟的最坏情况转换发生时的状态期间常规转发器的输出。SI表明从本发明中得到的速度改善。
图8显示用于依据图4攻击者察觉到的转发器电路的N阱和P阱偏置。分支分别显示用于设备57和51的P和N阱的偏置电压。比P阱高出值“gnd”表明阈值被降低，并且对于N阱偏置同样如此。
图9a至9c显示如何把依据本发明的转发器电路插入片上总线的信号线路中。图9a显示点对点连接。图9b显示转发器插入。图9c显示交错的转发器插入。转发器插入技术的选择依赖于实际方面。例如，转发器插入可被用于把对延迟的二次依赖性减小到线性的。交错插入可提供优良的效果，但是代价在于在集成电路的布局期间放置转发器困难加大。同样地，平行转发器插入实现起来也是有困难的，不过通常情况下，要比交错转发器插入容易。因此，可以看出，插入技术在很大程度上依赖于各种设计约束和特定集成电路的布局方面。
依据本发明的转发器电路提供如下所述的改善的性能。性能仿真是基于在CMOS 0.13微米工艺中位于一个金属平面上的第二金属层上的10mm长的总线。基于仿真的方法用于根据最优功率延迟的乘积来计算转发器大小，即，对给定负载的驱动强度。
分布式线路RLC(电阻-电感-电容)模型被用于为这些线路建立模型。速度和功率耗散的比较被用于常规转发器和依据本发明的转发器，这两者对于不同配置均具有相同输出驱动、没有转发器插入、具有图9所示的转发器插入和交错的转发器插入。对于交错的转发器插入，反相级插入在输出反相器之前(图5)，以具有反相的输出。
表2和3显示最坏情况延迟及功率和延迟的平方的乘积(即，功率-延迟2的乘积)，用于位于最小节距处的10mm长总线。125MHz数据速率用于仿真该功率图。
  方案   常规的   攻击者察觉到的   改善的百分比
  没有转发器平行转发器交错转发器   7.392.902.08   5.262.121.72   28.826.917.3
表2.用于各种方案的位于最小节距上的10mm总线的最坏情况延迟(ns)。
  方案   常规的   攻击者察觉到的   改善的百分比
  没有转发器平行转发器交错转发器   13.433.381.31   7.912.000.92   41.1040.8429.77
表3.用于10mm总线各种方案的功率-延迟2(mW-ns2)乘积。
图10和11显示用于位于各种节距处的总线线路的最坏情况延迟和功率-延迟2乘积。W1-S1指最小宽度和最小间距，以及W1-S2指最小宽度和两倍的最小间距等。从图中可以看到，在最小节距处增益是最大的，因此确认本发明的转发器适用于在其中耦合电容和线路电阻均增大的未来的技术。对于各个情况，列从左向右显示：没有转发器；攻击者察觉到的接收器；转发器插入；攻击者察觉到的转发器；交错转发器；和攻击者察觉到的交错转发器。
尽管优选实施例已经相对于依据第一和第二攻击者信号(例如来自中间相邻的信号)动态降低转换阈值给出了说明，但是可以理解的是：攻击者信号可以从会对受动者线路产生影响的集成电路的任何信号线路得到。例如，在受动者线路和其中间攻击者线路没有转换但是藉此其它攻击者线路正在转换以产生噪声之时，转发器电路可用于降低远处攻击者的串话干扰的影响。在这种状态中，仿真结果显示在受动者线路上观察到225mV的峰值噪声，这是由于六个远处攻击者线路(每一侧三个)(总共九条线路，6个远处攻击者、2个中间攻击者和1个受动者)的同时转换所导致的。
图12显示10mm长互连的远端处的信号波形，说明改变或修改转发器的转换阈值如何能够对延迟具有显著的影响。DI表示驱动器输入，FE表示远端，TR表示阈值范围；以及U表示下冲(Undershoot)。
上述的本发明提供一种用作转发器或接收电路的缓冲器电路，在其中依据一个或更多攻击者线路的状态动态地改变转换阈值。缓冲器电路具有改善总线性能的优点。
在上面提供的例子中，假设受动者线路的靠近相邻线路引起大量噪声，并且由后续攻击者引起的噪声是较小的。然而，对于本领域技术人员而言显而易见的是，尽管优选实施例认为：攻击者线路是受动者线路的中间相邻线路，但是攻击者线路还可从对受动者线路产生影响的其它信号线路中选择。例如，攻击者线路可以是不同于受动者线路的中间相邻线路的信号线路、或来自于与考虑中的总线同步的不同通信总线。再者，中间相邻线路的基准包括在同样平面中的中间相邻线路和位于不同平面(例如在考虑中的金属平面上面和下面)中的相邻线路。
此外，应该注意的是，本发明可以仅使用一个攻击者信号(例如在缓冲器被用作在通信总线的边沿附近的转发器/接收器之时)，或者使用两个以上的攻击者信号(例如正在经受第二级或第三级串话干扰时)。
还有，在不脱离由附加的权利要求限定的本发明的范围的情况下，还可以有其它的修改。例如，本领域技术人员可以理解显示在优选实施例中的各种电路部件可使用执行同样功能的等效电路代替。例如，在图5中，设备55和56可以相互交换，与设备51和53一样。
应当注意，上面提到的实施例是用来说明而不是用来不限制本发明的，在不脱离由附加的权利要求限定的本发明的范围的情况下，本领域技术人员能够设计许多可选择的实施例。在权利要求中，放在圆括号中的附图标记不应当被理解成对权利要求的限制。术语“包括”及类似用语不排除不同于在作为一个整体的任何权利要求中或说明书中列举的部件或步骤的存在。部件的单一标号不排除这种部件的多个标号，并且反之亦然。本发明通过包括几个不同部件的硬件和通过适合的可编程的计算机来实施。在设备中，权利要求列举几个装置、这些装置中的几个可由硬件的一个和相同项目来体现。在相互不同的从属权利要求中所记载的某些手段这一纯粹的事实并不表示这些手段的组合使用起来不会使优点突出。

Claims (15)

1.一种用于集成电路的信号线路的缓冲器电路(31)，在该集成电路中一个或多个攻击者信号会对该信号线路有变差的影响，该缓冲器电路(31)接收输入信号并产生输出信号，以及包括第一和第二反相级(7、9)，特征在于该缓冲器电路(31)包括用于依据一个或多个攻击者信号的状态来动态控制第一反相级(7)的转换阈值的装置(19、21、23、25、27、29)。
2.如权利要求1所述的缓冲器电路(31)，其中用于动态控制转换阈值的装置(19、21、23、25、27、29)接收用于控制转换阈值的第一和第二攻击者信号。
3.如权利要求2所述的缓冲器电路(31)，其中用于动态控制转换阈值的装置(19、21、23、25、27、29)包括：用于在信号线路处于第一逻辑电平并且第一及第二攻击者信号处于第二逻辑电平时降低转换阈值的装置。
4.如权利要求3所述的缓冲器电路(31)，其中当信号线路处于低逻辑电平时，通过降低第一反相级(7)的转换电压来降低转换阈值。
5.如权利要求3所述的缓冲器电路(31)，其中当信号线路处于高逻辑电平时，通过升高第一反相级(7)的转换电压来降低转换阈值。
6.如权利要求2所述的缓冲器电路(31)，其中用于动态控制转换阈值的装置(19、21、23、25、27、29)包括：用于在信号线路和第一及第二攻击者信号都处于相同的逻辑电平时升高转换阈值的装置。
7.如权利要求2所述的缓冲器电路(31)，其中使用第一和第二攻击者信号，来在一预定的时期周期内动态控制转换阈值，第一和第二攻击者信号是从相应攻击者信号线路接收到的攻击者信号的延迟信号。
8.如权利要求1所述的缓冲器电路(31)，其中用于动态控制转换阈值的装置(19、21、23、25、27、29)包括用于有选择地控制第一反相级(7)中的上拉路径和/或下拉路径的装置。
9.如权利要求3所述的缓冲器电路(31)，其中用于降低转换阈值的装置包括：
并联连接至第一反相级(7)的辅助电路，该辅助电路接收第一和第二控制信号(X、Y)以有选择地分别控制第一反相级(7)中的上拉和下拉路径。
10.如权利要求9所述的缓冲器电路(31)，其中该辅助电路包括：
第一和第二p-mos设备，并联连接至第一反相级(7)的上拉路径，第一p-mos设备具有连接至电源电压(Vdd)的源极和连接至第二p-mos设备的漏极，p-mos设备的栅极由输入信号控制，第二p-mos设备的栅极由第一控制信号(X)控制，第二p-mos设备的漏极连接至第一反相级(7)的输出；
第一和第二n-mos设备，并联连接至第一反相级(7)的下拉路径，第一n-mos设备具有连接至第一反相级(7)的输出的漏极和连接至第二n-mos设备的漏极的源极，第一n-mos设备的栅极由第二控制信号(Y)控制，第二n-mos设备的栅极接收输入信号，并且第二n-mos设备的源极连接至地(gnd)。
11.如权利要求10所述的缓冲器电路(31)，还包括依据下面公式提供控制信号(X、Y)的选择逻辑：
                  X＝ Vin·Agg1·Agg2
                  Y＝ Vin+Agg1+Agg2
其中Vin是输入信号，Agg1和Agg2分别是第一和第二攻击者信号。
12.如权利要求11所述的缓冲器电路(31)，其中选择逻辑被执行以满足下面的延迟标准：
                      TCLK＞TSl＞δmax
其中TCLK是时钟周期，TSl是选择逻辑电路的延迟，δmax是信号输入的延迟和攻击者信号之间的最大差值。
13.一种具有片上总线的集成电路，其中片上总线中的一个或多个信号线路包含具有如权利要求1中限定的缓冲器电路(31)的转发器或接收器电路。
14.如权利要求13所述的集成电路，具有以点对点布局连接的转发器电路(31)。
15.一种缓冲集成电路的信号线路上的信号的方法，在该集成电路中一个或多个攻击者信号会对该信号有变差的影响，该方法包括：使用第一和第二反相级(7、9)接收输入信号并产生输出信号的步骤，该方法的特征在于依据一个或多个攻击者信号的状态来动态控制第一反相级(7)的转换阈值的步骤。
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