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CN1777031A - 自举电路及其驱动方法 - Google Patents

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CN1777031A
CN1777031A CNA2005101253605A CN200510125360A CN1777031A CN 1777031 A CN1777031 A CN 1777031A CN A2005101253605 A CNA2005101253605 A CN A2005101253605A CN 200510125360 A CN200510125360 A CN 200510125360A CN 1777031 A CN1777031 A CN 1777031A
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Abstract

一种自举电路包括：输出晶体管、设置在输出晶体管的栅极和源极之间的自举电容器、电源以及执行从电源到晶体管的栅极的供电接通/断开控制的电路。独立于晶体管的阈值电压，将自举效应之前的初始电压设为电源的电势。因此，取决于晶体管的阈值电压的变化不会影响由于自举效应引起的晶体管的源极输出的上升或下降。

Description

自举电路及其驱动方法
技术领域
本发明涉及一种自举电路以及一种用于驱动该自举电路的方法，还涉及均使用了自举电路的一种移位寄存器电路、一种逻辑运算电路和一种半导体器件。更具体地，本发明涉及一种包括输出数字脉冲的电路的半导体器件，例如用于驱动显示设备、摄像机等的移位寄存器和用于驱动存储设备的地址解码器。
背景技术
对于构成半导体器件的电路，在许多情况下，由于其较低的功率消耗，通常使用利用N沟道MOS(NMOS)晶体管和P沟道MOS(PMOS)的CMOS(互补金属氧化物半导体)电路。在CMOS电路中，当输出数字脉冲时，通过利用作为电源的高电势(VH)和低电势(VL)，能够输出电势的高和低电平。换句话说，能够配置CMOS电路，以便导通PMOS晶体管，从而输出高电势，并导通NMOS晶体管，从而输出低电势。然而，除了例如膜形成、掩膜曝光和蚀刻的其它工艺以外，CMOS半导体器件的制造还需要杂质掺杂的多种工艺，以便形成PMOS和NMOS。因此，出现了成本增大的问题。
另一方面，在仅由单一导电类型(P型或N型)的MOS晶体管构成的半导体器件的情况下，在其制造工艺中，可能会减少用于杂质掺杂等的工艺数目，因此能够减小制造成本。然而，由于半导体的单一导电类型，与CMOS晶体管相比，出现的问题在于功率消耗增大且输出极限减小。更具体地，在仅由PMOS晶体管构成电路的情况下，当输出低电势时，其输出电压变得比低电势高出与晶体管的阈值电压相对应的电势。在仅由NMOS晶体管构成电路的情况下，当输出高电势时，其输出电压变得比高电势低出与晶体管的阈值电压相对应的电势。
为了解决上述问题，已经提出和使用了利用自举效应的动态电路。图1A示出了Mohamed I.Elmasry在“Digital MOS Integrated Circuit”，IEEE PRESS，1981，第48页所述的通用自举电路的示例。该电路包括：从其源极输出脉冲的PMOS晶体管101、与晶体管101的栅极和输出低电势VL的电源相连的PMOS晶体管102以及连接在晶体管101源极和栅极之间的耦合电容器103。
要输入到晶体管101的漏极的脉冲信号S1和要输入到晶体管102的栅极的脉冲信号S2具有两个电平，低VL和高VH。
下面说明上述电路的操作。如图1B的时序图所示，首先，在周期A，当脉冲信号S2变为低电势VL时，节点N1的电势下降到电势VL’，电势VL’比VL高出与晶体管102的阈值电压相对应的电势。
这里，将阈值电压定义为当流经晶体管的源极和漏极之间的电流变为10纳安时，晶体管的栅极和源极之间的电压。在PMOS晶体管的情况下，假设当栅-源电压小于阈值电压时导通晶体管。因此，当脉冲信号S1处于高电势VH时，晶体管101导通，且作为晶体管101的源极的输出OUT的电势变为高(VH)。由电压(VH-VL’)对耦合电容器103进行充电。
接下来，在周期B，当脉冲信号S2上升到高电势VH时，晶体管102截止，节点N1进入浮置状态。当脉冲信号S1的电势从VH下降到VL时，由于晶体管101处于导通状态，输出OUT的电势也从VH下降到VL。此时，由于通过电容器103将输出OUT与节点N1耦合，节点N1的电势移向更低的电势。由于节点N1的电势下降到低电势VL以下，可能从输出OUT输出低电势VL，其中晶体管101保持在导通状态。如果存储在耦合电容器103中的电荷没有被重新分配到任何其它的电容器，则节点N1的电势下降到(VL+VL’-VH)。
如图1C所示的传统电路也用作产生类似自举效应的电路。该电路与图1A的电路的不同之处在于将晶体管102连接为二极管形式。尽管该示例中的自举电路仅包括PMOS晶体管，仅利用NMOS晶体管也可以类似地构造自举电路。图1D示出了这种电路的一个示例。该自举电路包括：从其源极输出脉冲的NMOS晶体管104、与晶体管104的栅极和输出高电势VH的电源相连的NMOS晶体管105以及设置在晶体管104的源极和栅极之间的耦合电容器106。
要输入到晶体管104的漏极的脉冲信号S1和要输入到晶体管105的栅极的脉冲信号S2具有两个电平，低VL和高VH。下面说明该电路的操作。
如图1E的时序图所示，首先，在周期A，当脉冲信号S2变为高电势VH时，节点N1的电势增大到电势VH’，电势VH’比VH低出与晶体管105的阈值电压相对应的电势。
这里，在NMOS晶体管的情况下，假设当栅-源电压大于阈值电压时导通晶体管。此时，当脉冲信号S1处于低电势VL时，晶体管104导通，且作为晶体管104的源极的输出OUT的电势变为VL。由电压(VH’-VL)对耦合电容器106进行充电。
接下来，在周期B，当脉冲信号S2下降到低电势VL时，晶体管105进入截止状态，节点N1进入浮置状态。当脉冲信号S1的电势从VL上升到VH时，由于晶体管104处于导通状态，输出OUT的电势也从VL上升到VH。此时，由于通过电容器106将输出OUT与节点N1耦合，节点N1的电势移向更高的电势。由于节点N1的电势上升到高电势VH以上，可能从输出OUT输出高电势VH，其中晶体管104保持在导通状态。如果存储在耦合电容器106中的电荷没有被重新分配到任何其它的电容器，则节点N1的电势上升到(VH+VH’-VL)。
在图1A所示由PMOS晶体管构成的自举电路中，当由于自举效应下降到低电势VL以下时，节点N1的电势取决于自举效应出现之前的初始电势VL’。当将电势VL施加到晶体管102的每一个栅极和漏极时，作为晶体管102的源极的节点N1的电势稳定在VL’＝VL-Vth。这里，Vth是晶体管102的阈值电压。换句话说，初始电压VL’取决于晶体管的阈值电压，因此，由于自举效应的电势下降还根据晶体管的特性而变化。
类似现象还出现在日本专利No.3422921中详细说明的NMOS晶体管的情况下。根据该专利的说明书，当将电势VH施加到图1D的晶体管105的漏极时，源极的电势稳定在比电势VH低出晶体管105的阈值电压Vth的电势处。
在传统的自举电路中，如果在晶体管的阈值电压中存在变化，会引起初始电势VL’的变化，导致在相同范围内自举下降(bootstrap-dropped)电压的变化。例如，假设所制造的晶体管的阈值电压有变化，范围从最大阈值电压Vthmax到最小阈值电压Vthmin。初始电势VL’(图1B的周期A期间节点N1的电势)的最大值是(VL-Vthmin)，最小值是(VL-Vthmax)，在与阈值电压的变化等同的范围内变化。因此，在周期B中下降的节点N1的电势的最大值是(2VL-Vthmin-VH)，最小值是(2VL-Vthmax-VH)。
当节点N1的电势在周期B中下降到(2VL-Vthmax-VH)时，在自举电路的操作期间产生的最大电压差增大到(2VH+Vthmax-2VL)，这是最大电压VH和最小电压之间的差值。即，在Vthmax较大且因此阈值电压的变化范围较宽的情况下，对于晶体管的耐压性能的需求增大。
另一方面，当节点N1的电势在周期B中下降到(2VL-Vthmin-VH)时，处于导通状态的晶体管101的栅极和源极之间的电压差变小。即，在Vthmin较小且因此阈值电压的变化范围较宽的情况下，存在导电特性变得不充分的可能性。相同的问题还出现在NMOS晶体管的情况下。
日本专利申请待审公开No.2002-215118公开了一种将上述自举电路应用于输出部分的移位寄存器。如其所述，在将移位寄存器应用于显示设备的扫描线驱动电路时，驱动电路由包括与屏幕的分辨率相对应的数百个级的移位寄存器构成。因此，如果构成移位寄存器第一级到最后一级的晶体管的阈值电压变化，增大了对于晶体管耐压的需求，并且导电特性的差异可能引起显示图像的恶化。
因此，如果利用薄膜晶体管(TFT)技术，同时由处于显示设备的衬底上的单一导电类型薄膜晶体管形成象素晶体管和扫描线驱动电路，得到的优点在于，例如减小了制造成本且改进了扫描布线连接的可靠性。然后，需要晶体管更高的耐压特性。这是因为与通过单晶半导体技术制造的晶体管相比，薄膜晶体管通常具有较高的阈值电压和较宽的阈值电压制造变化。
因此，要避免的现象在于自举效应引起了电势改变。换句话说，要解决的问题在于，由于自举效应出现了电势下降或升高的变化。当电势变化较大时，将高电压施加到晶体管的电极之间，引起恶化。当电压较小时，晶体管不能充分导通，这可能在电路的操作中引起麻烦，导致半导体器件的可靠性下降。
出现这种问题的原因在于自举效应出现之前施加到一个晶体管的栅极的初始电压取决于提供初始电压的另一个晶体管的阈值电压。因此，在与晶体管阈值电压的制造变化相同范围内的变化的电势也出现了变化。
发明内容
本发明的目的是提供一种自举电路，通过减小由于自举效应引起的电势变化范围而具有较高的可靠性，以及一种驱动自举电路的方法、一种移位寄存器电路、一种逻辑运算电路以及一种半导体器件。
根据本发明的一方面，一种自举电路包括：具有第一和第二主电极和栅极的输出晶体管，其中自举电路通过使用存在于输出晶体管的第一主电极和栅极之间的电容，在输出晶体管的第一主电极上提供输出的自举，所述自举电路还包括：第一电源，用于向输出晶体管的栅极提供第一电势；以及第一电路，用于控制到输出晶体管的栅极的第一电势的提供。
可以将第一电势设为以下电势：当通过第一电路提供到栅极时，相对于第一主电极的电势，所述电势足以导通输出晶体管。优选地，第一电路进行控制，以便在第一周期期间，向栅极提供第一电势，以及在第一周期之后的第二周期期间，断开向栅极提供第一电势。
优选地，自举电路还包括：第二电源，用于向输出晶体管的栅极提供第二电势；以及第二电路，用于控制到输出晶体管的栅极的第二电势的提供。可以将第二电势设为以下电势：当通过第二电路提供到栅极时，相对于第一主电极的电势，所述电势足以截止输出晶体管。
优选地，第一电路进行控制，以便在第一周期期间，向栅极提供第一电势，以及在第一周期之后的第二周期期间，断开向栅极提供第一电势，第二电路进行控制，以便在不与第一和第二周期重叠的第三周期期间，向栅极提供第二电势，以及在第三周期之后的第四周期期间，断开向栅极提供第二电势。
根据本发明的另一方面，驱动一种自举电路，所述自举电路包括：具有第一和第二主电极和栅极的输出晶体管，其中自举电路通过使用存在于输出晶体管的第一主电极和栅极之间的电容，在输出晶体管的第一主电极上提供输出的自举，所述自举电路还包括：第一电源，用于向输出晶体管的栅极提供第一电势；以及第一电路，用于控制对于输出晶体管的栅极的第一电势的提供。在第一周期期间，通过第一电路的控制向栅极提供第一电势。在第一周期之后的第二周期期间，通过第一电路的控制断开电势的提供。
可以将第一电势设为以下电势：当通过第一电路提供到栅极时，相对于第一主电极的电势，所述电势足以导通输出晶体管。
优选地，自举电路还包括：第二电源，用于向输出晶体管的栅极提供第二电势；以及第二电路，用于控制对于输出晶体管的栅极的第二电势的提供。在不与第一和第二周期重叠的第三周期期间，向栅极提供第二电势。在第三周期之后的第四周期期间，断开向栅极提供第二电势。
根据本发明的一种移位寄存器电路和一种逻辑运算电路的特征分别在于将上述任一自举电路用于输出部分。此外，根据本发明的一种半导体集成电路的特征在于将移位寄存器用作扫描线驱动电路。
根据本发明，能够独立于晶体管的阈值电压来确定由于自举效应变化的电压，因此能够减小晶体管制造变化的影响。因此，能够提供具有较小制造变化范围和较高可靠性的电路。
此外，根据本发明，能够使由于自举效应引起的电压变化量减小。因此，能够减小要施加到晶体管的电压，得到一种具有较高可靠性的电路。
此外，根据本发明，还可以将在半导体矩阵器件中使用的电源用于减小晶体管的制造变化影响所需的电源，导致电源数目的减少。因此，半导体矩阵器件能够抑制成本的增加，进一步减小制造变化的范围，由此得到较高的可靠性。
附图说明
图1A是示出了传统自举电路的示例的图。
图1B示出了图1A的电路的操作定时的时序图。
图1C是示出了传统自举电路的另一个示例的图。
图1D是示出了传统自举电路的另一个示例的图。
图1E是示出了图1D的电路的操作定时的时序图。
图2是示出了根据本发明第一实施例的自举电路的图。
图3是示出了图2的自举电路的操作的时序图。
图4是示出了根据本发明第二实施例的自举电路的图。
图5是示出了图4的自举电路的操作的时序图。
图6是示出了根据本发明第三实施例的自举电路的图。
图7是示出了图6的自举电路的操作的时序图。
图8是示出了PMOS晶体管阈值电压Vth的频率分布的直方图。
图9是示出了电源的电势VM和节点N1的电势之间的关系的表(在PMOS晶体管的情况下)。
图10A是示出了节点N1电势的频率分布的直方图(在VM＝VL的情况下)。
图10B是示出了节点N1电势的频率分布的直方图(在VL＜VM≤VL-Vthmin的情况下)。
图10C是示出了节点N1电势的频率分布的直方图(在VL-Vthmin＜VM的情况下)。
图11是示出了根据本发明第四实施例的自举电路的图。
图12是示出了图11的自举电路的操作的时序图。
图13是示出了NMOS晶体管阈值电压Vth的频率分布的直方图。
图14是示出了电源的电势VM和节点N1的电势之间的关系的表(在NMOS晶体管的情况下)。
图15A是示出了节点N1电势的频率分布的直方图(在VM＝VH的情况下)。
图15B是示出了节点N1电势的频率分布的直方图(在VH-Vthmax≤VM＜VH的情况下)。
图15C是示出了节点N1电势的频率分布的直方图(在VM＜VH-Vthmax的情况下)。
图16是示出了具有应用了根据本发明自举电路的一级移位寄存器的图。
图17是示出了图16的电路的操作的时序图。
图18是示出了使用图16的移位寄存器电路的扫描线驱动电路的示例的图。
图19是示出了使用根据本发明的扫描线驱动电路的显示设备的示例的图。
图20是示出了根据本发明的“与”门电路的示例的图。
图21是示出了图20的电路的操作的时序图。
具体实施方式
下面将参考附图来详细说明本发明的优选实施例。
第一实施例
参考图2，根据本发明第一实施例的一种自举电路包括：输出脉冲的P沟道MOS(PMOS)晶体管1、连接在晶体管1的源极(输出OUT)和栅极(节点N1)之间的耦合电容器4、输出DC电压VM的电源2以及用于可控地将电势VM施加到晶体管1的栅极的电路3。
要输入到晶体管1的漏极的脉冲信号S1是高电势VH和低电势VL的脉冲信号。电路3具有当脉冲信号SA处于高电平时将电源2与晶体管1的节点N1相连的功能，以便施加电势VM，以及当SA处于低电平时将电源2从节点N1断开的功能。这里，根据PMOS晶体管1的特性，假设当栅极和源极之间的电势差等于或小于(VM-VH)时晶体管1进入导通状态，其中没有指定VM和VH之间的数量关系。对于耦合电容器4，例如，可以仅由晶体管1的源极和栅极之间的耦合电容来形成。除此以外，可以使用互连之间的寄生电容，或通过进行设计以形成这种电容来添加其它独立的电容。
如图3所示，驱动自举电路。在周期A期间，由于脉冲信号SA处于高电平，节点N1的初始电势改变为VM。在周期A中，其间脉冲信号S1处于高电势VH，由于晶体管1的栅极电势是VM，满足晶体管1导通的条件。此外，利用作为节点N1的高电势输出电压和电势VM之差的电压来对耦合电容器4进行充电，除非在晶体管1的源极和漏极之间出现电压降，该电势差为(VH-VM)。在周期B期间，由于SA变为低电平，电源2和节点N1断开，节点N1处于浮置状态。
当S1下降到低电势VL时，处于导通状态的晶体管1的自举效应使输出OUT的电势下降到VL且节点N1的电势由于耦合电容器4的电压下降到VM以下。在没有将存储在耦合电容器4的电荷分配到其它任何电容的理想状态下，节点N1的电势下降到(VL-VH+VM)。因此，即使在S1处于低电势VL的周期中，晶体管1也能够保持在导通状态。
这里，本发明的特征在于根据各自电源的电势来确定由于自举效应的节点N1的电势下降。如上所述，对于用作自举电路的电路，在以下条件中必须使晶体管1进入导通状态：电势VM被施加到节点N1；晶体管1的漏极电势是高电势VH；以及电路的输出电平为高。换句话说，根据要施加到节点N1的电势，可以选择性地使自举电路的功能失效。
第二实施例
参考图4，根据本发明第二实施例的一种自举电路包括：输出脉冲的PMOS晶体管1、连接在晶体管1的源极(输出OUT)和栅极(节点N1)之间的耦合电容器4、输出DC电压VM的电源2、用于可控地将电势VM施加到节点N1的电路3、输出电压VN的电源5以及用于可控地将电势VN施加到节点N1的电路6。
要输入到晶体管1的漏极的脉冲信号S1是高电势VH和低电势VL的脉冲信号。电路3具有当脉冲信号SA处于高电平时将电源2与晶体管1的节点N1相连的功能，以便将电势VM施加到节点N1，以及当SA处于低电平时将电源2从节点N1断开的功能。电路6具有当脉冲信号SB处于高电平时将电源5与节点N1相连的功能，以便将电势VN施加到节点N1，以及当SB处于低电平时将电源5从节点N1断开的功能。
这里，设定电源2的电压VM和电源5的电压VN之间的数量关系是(VM＜VN)。此外，根据晶体管1的特性，设定当栅极和源极之间的电势差是(VM-VH)时晶体管1进入导通状态，以及当栅极和源极之间的电势差是(VN-VH)时晶体管1进入非导通状态，其中没有指定VM和VN与VH之间的数量关系。
参考图5，驱动上述自举电路。首先，在周期A期间，SA处于高电平且SB处于低电平。因此，节点N1仅与电源2相连，且节点N1的初始电势改变为VM。在周期A中，其间脉冲信号S1处于高电势VH，由于晶体管1的栅极电势是VM，满足晶体管1导通的条件。此外，耦合电容器4被充电到一电压，即节点N1的高电平输出和电势VM之间的电势差，该电势差为(VH-VM)耦合电容器4进行充电，除非在晶体管1的源极和漏极之间出现电压降。
在周期B期间，SA和SB均为低电平。因此，节点N1和电源2之间的连接以及节点N1与电源5之间的连接断开，使节点N1进入浮置状态。当S1下降到低电势VL时，由于晶体管1处于导通状态的自举效应，输出OUT的电势下降到低电势VL。
接下来，在周期A’期间，SA处于低电平，SB处于高电平。因此，节点N1仅与电源5相连，且节点N1的初始电势改变为VN。在该周期中，S1处于高电势VH，但晶体管1的栅极电势是VN。因此，晶体管1截止。因此，在周期B’期间，即使S1下降到低电势VL，也不会出现晶体管1的自举效应，且输出OUT的电势保持在高电平。应当理解，尽管在图5中将周期B和A’表示为连续，周期A’不必与周期B连续。还可以设置周期A’，以便不会与周期A或周期B重叠。
第二实施例的特征在于，除了第一实施例的特征以外，当施加到节点N1的初始电势是不会使晶体管导通的电势VN时，抑制了自举效应的出现。
在第二实施例中，在电源2的电势VM不低于高电势VH(VM≥VH)的情况下，PMOS晶体管1的阈值电压Vth至少需要高于0V(Vth＞0)，以便即使当栅极电势是VM且源极电势是VH时，PMOS晶体管1也能处于导通状态。此外，电源5的电势VN高于VM，导致VN＞VH。因此，至少需要电势高于高电势VH的一个电压源。下面，对于给定晶体管的耐压的考虑，需要考虑将最大电压局限于高电势VH的条件。
根据本实施例，需要将输出电势VM的电源2和输出电势VN的电源5作为附加的电源，其中如上所述，VM＜VN。因此，如果使电源5的电势等于VH(VN＝VH)，则将最大电势限制为VH，这可以将附加电源减少到仅有电源2。在这种情况下，需要电势VM低于高电势VH。此外，当栅极电势是高电势VH时，将晶体管1的阈值电压Vth限制为小于0V的电压，Vth＜0，从而独立于来自OUT的输出(不低于VL且不高于VH)，使晶体管1处于非导通状态。
第三实施例
图6示出了根据本发明第三实施例的自举电路，其中第一实施例中所述的自举电路中的电路3由特定晶体管构成。在本实施例中，电路3包括PMOS晶体管7，其源极和漏极分别与节点N1和电源2相连。这里，设定脉冲信号S2处于低电平VLL时PMOS晶体管7处于导通状态，以及当S2处于高电平VHH时晶体管7处于非导通状态。
参考图7，驱动上述自举电路。首先，在周期A期间，由于S2处于低电平VLL，PMOS晶体管7进入导通状态，且节点N1的初始电势改变为VM。在周期A中，其间脉冲信号S1处于高电势VH，由于栅极电势是VM，满足晶体管1导通的条件。此外，由于利用作为节点N1的高电平输出和电势VM之电势差的电压来对耦合电容器4进行充电，并且除非在晶体管1的源极和漏极之间出现电压降，该电势差为(VH-VM)。
在周期B期间，S2升高到高电平VHH使晶体管7进入非导通状态，这使节点N1处于浮置状态。此时，如果S1下降到低电势VL，由于处于导通状态的晶体管1的自举效应，输出OUT的电势下降到VL，由于耦合电容器4的电压，节点N1的电势下降到VM以下。在没有将存储在耦合电容器4的电荷分配到其它任何电容的理想状态下，节点N1的电势下降到(VL-VH+VM)。因此，即使在输出OUT处于低电势VL的周期中，晶体管1也能够保持在导通状态。
接下来，将研究第三实施例中电源的电势VM和低电势VL之间的关系。首先研究VM≤VL的情况。在PMOS晶体管7的阈值电压低于0V的情况下，如果脉冲信号S2的低电平是VL，则不能使晶体管进入导通状态。然而，通过施加低于VM的低电平VLL，可以使晶体管7进入导通状态，从而将节点N1的初始电势设为VM。
接下来，将研究电源的电势VM高于VL的情况(即，VM＞VL)。在这种情况下，可以选择低电势VL作为S2的低电平VLL，低电势VL与S1的低电平相同，不再需要添加具有小于低电势VL的输出电势的电源。
在这种连接中，研究在晶体管7的阈值电压Vth的分布的范围在如图8所示的Vthmin和0V之间(即，Vthmin＜Vth＜0V)的情况下，当节点N1的电势下降时，节点N1的初始电势的变化和最小电势的变化，这取决于电源2的电势VM。研究的结果如图9所示。
将电源的电势VM的范围分为以下三种情况：(1)VM＝VL，这与图1A所示的传统自举电路的情况相对应，(2)VL＜VM≤VL-Vthmin，以及(3)VL-Vthmin＜VM。在情况(1)中，如图10A所示，节点N1的初始电势在VL到(VL-Vthmin)的范围内变化，这与阈值电压的变化范围一样宽。在情况(2)中，如图10B所示，节点N1的初始电势在VM到(VL-Vthmin)的范围内变化，这比情况(1)的范围窄。原因如下。当用作晶体管7的晶体管具有落在图8的阈值电压分布中范围(VM-VL)到0V之内的阈值电压时，节点N1与电源2电连接。因此，在这些情况下，没有将节点N1充电到低于VM的电势，导致将节点N1充电到VM的频率增大。
此外，在情况(3)中，如图10C所示，利用每一个晶体管，节点N1的初始电势被充电到VM，没有产生变化。对于节点N1的最小电势，在情况(1)中，表示为(2VL-VH)。这意味着节点N1的电势下降到根据自举电路的高电势VH和低电势VL所确定的电势。与之相比，在情况(2)和(3)中，将最小电势表示为(VL+VM-VH)，这意味着通过利用独立于电路输出电压的、电源2的电势VM，能够控制最小电势。此外，由于VL＜VM，最小电势高于情况(1)中的最小电势，因此能够减小晶体管的耐压。
例如薄膜晶体管的晶体管的阈值电压在较宽范围内变化产生了至少大约0.5V宽度的变化范围。在这种情况下，通过使电源2的电势VM高于低电势VL大约0.5V，可以使节点N1的初始电势成为电源2的电势VM，而与晶体管7的性能无关。
第三实施例的特征在于要施加到节点N1的初始电势的变化范围比晶体管的阈值电压变化范围小。另一个特征在于，通过利用将初始电势施加到节点N1的电源的电势VM，能够确定由于自举效应引起的节点N1电势下降的最小值。
第四实施例
尽管在第三实施例中使用了PMOS晶体管，NMOS晶体管也可以用于形成自举电路。
图11示出了使用NMOS晶体管8和11的自举电路，作为本发明第四实施例。这里，假设脉冲信号S2处于高电平VHH时NMOS晶体管11处于导通状态，以及当S2处于低电平VLL时晶体管11处于非导通状态。
参考图12，驱动上述自举电路。首先，在周期A期间，由于S2处于高电平VHH，NMOS晶体管11处于导通状态，且节点N1的初始电势改变为VM。在周期A中，其间脉冲信号S1处于低电势VL，由于栅极电势是VM，满足晶体管8导通的条件。此外，利用作为节点N1的低电平输出和电势VM之间的电势差的电压来对耦合电容器10进行充电，并且除非在晶体管8的源极和漏极之间出现电压降，该电势差为(VM-VL)。
在周期B期间，S2降低到低电平VLL使晶体管11进入非导通状态，这使节点N1处于浮置状态。当S1上升到低电势VH时，由于处于导通状态的晶体管8的自举效应，输出OUT的电势上升到高电势VH，由于耦合电容器10的电压，节点N1的电势上升到VM以上。在没有将存储在耦合电容器10的电荷分配到其它任何电容的理想状态下，节点N1的电势上升到(VH-VL+VM)。因此，即使在其间脉冲信号S1处于高电势VH的周期中，晶体管8也能够保持在导通状态。
接下来，将分析第四实施例中电源9的电势VM和高电势VH之间的幅度关系。首先分析VM≥VH的情况。设定NMOS晶体管11的阈值电压高于0V，如果脉冲信号S2的高电平是VH，则不能使晶体管11进入导通状态。然而，通过施加高于VM的高电平VHH，可以使节点N1的初始电势被设为VM。
接下来，将分析电源9的电势VM低于VH的情况(即，VM＜VH)。在这种情况下，可以选择高电势VH作为S2的高电平VHH，高电势VH与S1的高电平相同，不再需要添加具有高于高电势VH的输出电势的电源。
在这种连接中，研究在晶体管11的阈值电压Vth的分布的范围在如图13所示的0V和Vthmax之间(即，0V＜Vth＜Vthmax)的情况下，当节点N1的电势上升时，节点N1的初始电势的变化和最大电势的变化，这取决于电源9的电势电平。研究的结果如图14所示。
将电源的电势VM的范围分为以下三种情况：(1)VM＝VL，这与图1D所示的传统自举电路的情况相对应，(2)VH-Vthmax≤VM＜VL，以及(3)VM＜VH-Vthmax。在情况(1)中，如图15A所示，节点N1的初始电势在(VH-Vthmax)到VH的范围内变化，这与阈值电压的变化范围一样宽。在情况(2)中，如图15B所示，节点N1的初始电势在(VH-Vthmax)到VM的范围内变化，这比情况(1)的范围窄。原因如下。当用作晶体管11的晶体管具有落在图13的阈值电压分布中范围0V到(VH-VM)之内的阈值电压时，节点N1与电源9电连接。因此，没有将节点N1充电到高于VM的电势，导致将节点N1充电到VM时的频率增大。
此外，在情况(3)中，如图15C所示，利用每一个晶体管，节点N1的初始电势被充电到VM，没有产生变化。对于节点N1的最大电势，在情况(1)中，表示为(2VH-VL)。这意味着节点N1的电势上升到根据自举电路的高电势VH和低电势VL所确定的电势。与之相比，在情况(2)和(3)中，将最小电势表示为(VH+VM-VL)，这意味着通过利用独立于电路输出电压的、电源9的电势VM，能够控制最大电势。此外，由于VM＜VH，最大电势低于情况(1)中的最大电势，因此能够减小晶体管的耐压。
例如NMOS晶体管的阈值电压的范围实质上与第三实施例所述的PMOS晶体管阈值电压的范围一样宽，则通过使电源9的电势VM低于高电势VH大约0.5V，可以使节点N1的初始电势成为电源9的电势VM，而与晶体管11的性能无关。
第四实施例的特征在于，与NMOS晶体管的情况相同，要施加到节点N1的初始电势的变化范围比晶体管的阈值电压变化范围小。另一个特征在于，通过利用将初始电势施加到节点N1的电源的电势VM，能够确定由于自举效应引起的节点N1电势上升的最大值。
第五实施例
如前所述，可以将根据本发明的自举电路应用于移位寄存器电路，其中将自举电路应用于其输出部分，半导体矩阵器件使用由移位寄存器构成的扫描线驱动电路等。接下来，作为本发明的第五实施例，将参考附图来说明作为示例的一种显示设备。
图16示出了由PMOS晶体管构成的移位寄存器电路的单一级。该电路包括产生自举效应的输出晶体管21、用于将初始电势施加到晶体管21的栅极(节点N1)的晶体管22、耦合电容器25、用于输出高电势VH的晶体管23以及用于将晶体管21复位到非导通状态的晶体管24。
本实施例中使用的电源是输出高电势VH的电源和输出中间电势VM的电源。此外，输出脉冲信号是启动脉冲ST、时钟CLK1以及时钟CLK2。假设这些信号的高电平是高电势VH而其低电平是低电势VL。OUT1是移位寄存器的当前级的输出，OUT2是移位寄存器下一级(未示出)的输出(参见图18)。
如图17所示，驱动移位寄存器电路的单一级的自举电路。在周期A期间，由于启动脉冲ST处于低电势VL，晶体管22导通，并使节点N1的电势等于电源的电势VM。由于CLK1处于高电势VH，晶体管21处于导通状态。此外，由于CLK2处于低电势VL，晶体管23处于导通状态。因此，从输出OUT输出高电势VH。将耦合电容器25充电到电压(VH-VM)。
接下来，在周期B期间，当CLK2上升到高电势VH时，晶体管23进入非导通状态。当CLK1下降到低电势VL时，将输出OUT1的电势降低到低电势VL，晶体管21保持导通状态。此时，如果启动脉冲ST处于高电势VH，晶体管22处于非导通状态，因此节点N1进入浮置状态。因此，根据利用其对耦合电容器25进行充电的电压，随着输出OUT的电势下降，节点N1的电势下降到低电势VL以下。如果没有分配存储在耦合电容器25中的电荷，节点N1的电势下降到(VL-VH+VM)。
在周期C期间，由于CLK2的低电势使晶体管23导通，输出高电势作为OUT1。此时，由于从移位寄存器的下一级输入并且施加到晶体管24的栅极的OUT2处于低电势VL，晶体管24处于导通状态，且节点N1的电势上升到高电势VH。结果，晶体管21进入非导通状态。由于输出OUT1和节点N1均处于高电势，没有对耦合电容器25进行充电。作为结果，在周期D期间，即使CLK1下降到低电势，晶体管21的自举效应也不会发生作用，因此输出OUT1保持不变。
下面，考虑在电路处于操作的同时能够施加到晶体管的最大电压。在电路中产生或使用的最大电压是高电势VH，最低电压是(VL-VH+VM)，这是由于自举效应引起的节点N1下降的电压。在周期B期间，将最大电势和最小电势施加于晶体管24的源极和漏极之间。此外，在从周期B到周期C的过渡周期期间，存在将最大电势和最小电势分别施加于晶体管21的源极(OUT1)和栅极(N1)的可能性。因此，需要构成电路的晶体管在源极和漏极之间以及栅极和源极之间具有(2VH-VL-VM)的耐压。
然而，由于该所需值不取决于晶体管的阈值电压，由于制造而在阈值电压等方面引起的变化，将不会引起所需值的增大也不会引起设计余量的减小。因此，可以制造具有更高可靠性的半导体器件。
在上述实施例中，尽管利用PMOS晶体管来形成包括自举电路的电路，晶体管的导电类型并不局限于P型。换句话说，即使在使用NMOS晶体管的情况，也可以配置其中将第四实施例的自举电路用于输出部分的移位寄存器。
如图18所示，扫描线驱动电路是一种电路，其中与扫描线相同数目的、图16所示的移位寄存器级串联。在该移位寄存器的第二和后续级中，每一级输入前一级的输出，作为启动脉冲ST。时钟CLK1和CLK2的输入相对于后一级彼此交替地反向。因此，在启动脉冲ST的低电势的末尾(cue)处，顺序地从移位寄存器的各个级输出OUT1、OUT2、OUT3、...输出处于低电势且与时钟同步的脉冲。
如图19所示，扫描线驱动电路33可以应用于半导体矩阵器件，例如显示设备。该显示设备包括：显示部分31、信号线驱动电路32、扫描线驱动电路33、电源电路34、控制电路35及其它电路。显示部分31由象素单元40(例如液晶)的二维阵列构成，其中每一个象素单元与象素电容器39和象素晶体管38相连。每一个象素晶体管38与信号线36和扫描线37相连。扫描线驱动电路33驱动一个选定的扫描线37，信号线驱动电路32通过对应的信号线36从选定的象素输入象素信号。
考虑如图19所示结构的显示设备，其中通过使用在绝缘衬底上形成晶体管元件的TFT技术，将象素晶体管38和扫描线驱动电路33加信号线驱动电路32、电源电路34、控制电路35等顺序地集成形成在衬底上。在这种情况下，如果仅利用单导电类型(P沟道或N沟道)MOS晶体管来设计电路，则能够简化制造过程，并因此能够减小制造成本。此时，即使在使用具有较宽晶体管阈值电压制造变化的元件(例如无定形硅TFT或多晶硅TFT)的情况下，本发明的应用能够得到具有高可靠性的显示设备。
为了驱动显示设备，使用了多个电源，例如向扫描线驱动电路33提供功率的电源VH和VL以及向信号线驱动电路32提供功率的电源VHS和VLS。在VL＜VH且VLS＜VHS的情况下，通过得到以下大小关系：VL＜VLS＜VHS＜VH。原因如下。在图19中，为了将电势VLS的信号从信号线36写入到象素单元40上，需要将与晶体管38的栅极相连的扫描线37的电势设为低于VLS的VL，以便使PMOS晶体管38导通。此外，当将电势VHS的信号写入到另一个象素时，需要防止对于象素单元40的写入。因此，需要将扫描线37的电势设为高于VHS的VH，以便使PMOS晶体管38截止。
当将本发明应用于由输出高电势VH和低电势VL的移位寄存器构成的扫描线驱动电路33时，需要输出VH和VL之间的中间电势的另一个电源。然而，如上所述，已经在显示设备中使用了满足关系VL＜VLS＜VHS＜VH的电源VLS和VHS。因此，针对中间电势共享使用这些电源VLS和VHS之一消除了添加特定电源的需要。
第六实施例
可以将根据本发明的自举电路应用于各种逻辑运算电路。下面，作为本发明的第六实施例，将参考附图来说明一种“与”门(AND)电路。
图20示出了应用了本发明的、由NMOS晶体管构成的“与”门电路。本电路具有以下功能：当三个输入Ai、Aj和Ak均处于高电势VH时，输出高电势VH作为输出OUT，否则输出低电势VL。
本电路包括产生自举效应的输出晶体管51、用于将初始电势施加到晶体管51的栅极(节点N11)的晶体管52、耦合电容器57、用于输出低电势VL的晶体管53、分别接收栅极输入选择信号Ai和Aj的晶体管54和55以及用于复位节点N12的晶体管56。
将输入Ak输入到输出晶体管51的漏极，并将复位脉冲RP输入到晶体管53和56的栅极。此外，将中间电源(未示出)的电势VM输入到晶体管54。这里，假设中间电源的电势VM满足VL＜VM＜VH，并且当其栅-源电压等于或大于VH-VM或当其等于VM-VL时，每一个晶体管导通。
图21示出了当“与”门电路输出高电势以及当其输出低电势时的操作时序图。首先，当将高电势VH输入到复位脉冲RP时，由于晶体管53进入导通状态，从输出OUT输出低电势VL。此外，由于晶体管56也进入导通状态，节点N12的电势也变为低电势VL。接下来，当将高电势输入到选择信号的Ai和Aj时，晶体管54和55导通。因此，节点N12的电势改变为中间电源的电势VM。同时，由于反相的选择信号 Ak处于高电势，节点N11的初始电势也变为VM。此时，耦合电容器57被充电到电压VM-VL。
当选择信号Ak从低电势上升到高电势时，输出OUT也由于处于导通状态的晶体管51的自举效应增大到高电势。同时，由于 Ak处于低电势，晶体管52处于非导通状态，引起节点N11处于浮置状态。因此，由于耦合电容器57的耦合，节点N11的电势上升到高电势VH以上。此时，节点N11的上升电势最大被限制为(VH-VL+VM)，并且不会取决于晶体管的阈值电压。
接下来，将说明选择信号的Ai或Aj处于非选择的情况。复位脉冲RP使晶体管53进入导通状态，并由此输出OUT变为低电势VL。此外，由于节点N12和N11的电势不会从低电势VL改变，晶体管51保持在非导通状态。因此，即使选择信号Ak上升到高电势，晶体管51的自举效应也不会发生作用，并且输出OUT不会改变到高电势VH。
例如，可以将以上实施例所述的“与”门电路用作半导体存储器件的地址解码器。具体地，通过使用“与”门电路，解码器电路配置用于在选择信号的特定组合时输出高电势VH，而不局限于三种信号。于是，可以将多个这种解码器电路组合，以便形成地址解码器，所述地址解码器能够选择存储器单元，从而从选定的单元读取数据和写入数据。
此外，本发明的应用包括使用自举电路的半导体器件；例如，采用了具有有源矩阵的显示设备的移动终端或移动电话；采用了二维传感器器件的光学指纹读取器；以及具有地址解码功能的半导体存储器件。

Claims (22)

1、一种自举电路，包括：具有第一和第二主电极和栅极的输出晶体管，其中自举电路通过使用存在于输出晶体管的第一主电极和栅极之间的电容，在输出晶体管的第一主电极上提供输出的自举，所述自举电路还包括：
第一电源，用于向输出晶体管的栅极提供第一电势；以及
第一电路，用于控制对于输出晶体管的栅极的第一电势的提供。
2、根据权利要求1所述的自举电路，其中将第一电势设为以下电势：当通过第一电路被提供到栅极时，相对于第一主电极的电势，所述电势足以导通输出晶体管。
3、根据权利要求2所述的自举电路，其中第一电路进行控制，以便在第一周期期间，向栅极提供第一电势，以及在第一周期之后的第二周期期间，断开向栅极提供第一电势。
4、根据权利要求1或2所述的自举电路，其中自举电路还包括：
第二电源，用于向输出晶体管的栅极提供第二电势；以及
第二电路，用于控制对于输出晶体管的栅极的第二电势的提供。
5、根据权利要求4所述的自举电路，其中将第二电势设为以下电势：当通过第二电路被提供到栅极时，相对于第一主电极的电势，所述电势足以截止输出晶体管。
6、根据权利要求5所述的自举电路，其中第一电路进行控制，以便在第一周期期间，向栅极提供第一电势，以及在第一周期之后的第二周期期间，断开向栅极提供第一电势，以及
第二电路进行控制，以便在不与第一和第二周期重叠的第三周期期间，向栅极提供第二电势，以及在第三周期之后的第四周期期间，断开向栅极提供第二电势。
7、根据权利要求4-6之一所述的自举电路，其中输出晶体管是输出高电势VH和低电势VL中任意一个的P沟道绝缘栅晶体管，其中第二电源的第二电势是高电势VH且第一电源的第一电势低于高电势VH，其中当栅极的电势等于高电势VH时，输出晶体管截止。
8、根据权利要求4-6之一所述的自举电路，其中输出晶体管是输出高电势VH和低电势VL中任意一个的N沟道绝缘栅晶体管，其中第二电源的第二电势是低电势VL且第一电源的第一电势高于低电势VL，其中当栅极的电势等于低电势VL时，输出晶体管截止。
9、根据权利要求1-3之一所述的自举电路，其中输出晶体管是输出高电势VH和低电势VL中任意一个的P沟道绝缘栅晶体管，第一电路包括P沟道绝缘栅晶体管，且第一电源的电势高于低电势VL。
10、根据权利要求1-3之一所述的自举电路，其中输出晶体管是输出高电势VH和低电势VL中任意一个的N沟道绝缘栅晶体管，第一电路包括N沟道绝缘栅晶体管，且第一电源的电势低于高电势VH。
11、根据权利要求1-3之一所述的自举电路，其中输出晶体管是输出高电势VH和低电势VL中任意一个的第一P沟道绝缘栅晶体管，第一电路包括第二P沟道绝缘栅晶体管，第二P沟道绝缘栅晶体管的阈值电压Vth高于阈值电压变化的最小值，且第一电源的第一电势大于低电势VL和所述最小值之差。
12、根据权利要求1-3之一所述的自举电路，其中输出晶体管是输出高电势VH和低电势VL中任意一个的第一N沟道绝缘栅晶体管，第一电路包括第二N沟道绝缘栅晶体管，第二N沟道绝缘栅晶体管的阈值电压Vth低于阈值电压变化的最大值，且第一电源的第一电势小于高电势VH和所述最大值之差。
13、根据权利要求1-3之一所述的自举电路，其中输出晶体管是输出高电势VH和低电势VL中任意一个的第一P沟道绝缘栅晶体管，第一电路包括第二P沟道绝缘栅晶体管，且第一电源的第一电势比低电势VL高出至少0.5V。
14、根据权利要求1-3之一所述的自举电路，其中输出晶体管是输出高电势VH和低电势VL中任意一个的第一N沟道绝缘栅晶体管，第一电路包括第二N沟道绝缘栅晶体管，且第一电源的第一电势比高电势VH低了至少0.5V。
15、根据权利要求1-14之一所述的自举电路，其中构成自举电路的至少一个晶体管是薄膜晶体管。
16、一种包括输出部分的移位寄存器电路，所述输出部分包括根据权利要求1-14之一所述的自举电路。
17、一种半导体集成电路，其中将根据权利要求16所述的移位寄存器电路用于扫描线驱动电路。
18、一种包括输出部分的逻辑运算电路，所述输出部分包括根据权利要求1-15之一所述的自举电路。
19、一种用于驱动自举电路的方法，所述自举电路包括：
具有第一和第二主电极和栅极的输出晶体管，其中自举电路通过使用存在于输出晶体管的第一主电极和栅极之间的电容，在输出晶体管的第一主电极上提供输出的自举；
第一电源，用于向输出晶体管的栅极提供第一电势；以及
第一电路，用于控制对于输出晶体管的栅极的第一电势的提供，所述方法包括：
在第一周期期间，通过第一电路的控制向栅极提供第一电势；以及
在第一周期之后的第二周期期间，通过第一电路的控制断开电势的提供。
20、根据权利要求19所述的驱动方法，其中将第一电势设为以下电势：当通过第一电路被提供到栅极时，相对于第一主电极的电势，所述电势足以导通输出晶体管。
21、根据权利要求19或20所述的驱动方法，其中自举电路还包括：第二电源，用于向输出晶体管的栅极提供第二电势；以及第二电路，用于控制到输出晶体管的栅极的第二电势的提供，所述方法还包括：
在不与第一和第二周期重叠的第三周期期间，向栅极提供第二电势；以及
在第三周期之后的第四周期期间，断开向栅极提供第二电势。
22、根据权利要求21所述的驱动方法，其中将第二电势设为以下电势：当通过第二电路被提供到栅极时，相对于第一主电极的电势，所述电势足以截止输出晶体管。
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