CN1753188A - 半导体结构及其形成方法 - Google Patents
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Abstract
本发明公开了半导体结构及其形成方法。该半导体结构包括：第一和第二源极/漏极区域；设置在该第一和第二源极/漏极区域之间的沟道区域；物理接触该沟道区域的掩埋型阱区域；设置在该掩埋型阱区域和该第一源极/漏极区域之间以及设置在该掩埋型阱区域和该第二源极/漏极区域之间的掩埋型阻挡区域，其中该掩埋型阻挡区域适于防止该掩埋型阱区域和该第一源极/漏极区域之间的以及该掩埋型阱区域和该第二源极/漏极区域之间的电流泄漏和掺杂物扩散。
Description
技术领域
本发明涉及掺杂阱，更具体地，涉及在半导体集成电路中用于减小阈值电压变化的掺杂偏置阱。
背景技术
制造半导体器件使其具有所设计的目标阈值电压是困难的。用于实现所设计的目标阈值电压的方法之一是在半导体器件的沟道区域下面形成高度掺杂的阱并且使用阱(电压)偏置作为将阈值电压调节到目标值的手段。然而，高度掺杂的偏置阱会导致其自身与半导体器件的源极/漏极区域之间的泄漏电流以及增大的结电容，特别是在沟道下面的结边缘处。
因此，在半导体器件中需要一种新颖的结构，以消除或减小这样的泄漏电流和这样的结电容。还需要一种用于制造这样的新颖结构的方法。
发明内容
本发明提供一种半导体结构，其包括：(a)第一和第二源极/漏极区域；(b)设置在该第一和第二源极/漏极区域之间的沟道区域；(c)物理接触该沟道区域的掩埋型阱区域(buried well region)；(d)设置在该掩埋型阱区域和该第一源极/漏极区域之间以及设置在该掩埋型阱区域和该第二源极/漏极区域之间的掩埋型阻挡区域，其中该掩埋型阻挡区域适于防止该掩埋型阱区域和该第一源极/漏极区域之间以及该掩埋型阱区域和该第二源极/漏极区域之间的泄漏电流。
本发明还提供一种用于形成半导体结构的方法，该方法包括步骤：(a)提供顶上覆盖有芯层(mandrel layer)的半导体衬底；(b)蚀刻沟槽穿过该芯层并且到该衬底中；(c)在该沟槽的侧壁上形成掩埋型阻挡区域，其中该掩埋型阻挡区域与该衬底和该芯层两者直接物理接触；(d)在该沟槽中形成掩埋型阱区域和沟道区域，其中该沟道区域在该掩埋型阱区域顶上；以及(e)形成第一和第二源极/漏极区域，其中该沟道区域设置在该第一和第二源极/漏极区域之间，并且其中该掩埋型阻挡区域设置在该掩埋型阱区域和该第一源极/漏极区域之间以及设置在该掩埋型阱区域和该第二源极/漏极区域之间。
本发明还提供一种用于形成半导体结构的方法，该方法包括步骤：(a)提供顶上覆盖有芯层的半导体衬底；(b)蚀刻沟槽穿过该芯层并且到该衬底中；(c)在该沟槽的侧壁上形成掩埋型阻挡区域，其中该掩埋型阻挡区域与该衬底和该芯层两者直接物理接触；(d)在该沟槽中沉积半导体材料以形成栅极下区域，从而该掩埋型阻挡区域被完全掩埋在该栅极下区域中；(e)在该沟槽的侧壁上形成栅极间隔区域；(f)经该沟槽掺杂该栅极下区域的被该掩埋型阻挡区域包围的部分，其中该栅极下区域的掺杂部分包含掩埋型阱区域，且其中该栅极下区域的在该掩埋型阱区域顶上的未掺杂部分包含沟道区域；(g)在该沟道区域顶上形成栅极电介质层；(h)在该栅极电介质层顶上形成栅极区域，其中通过该栅极电介质层该栅极区域与该沟道区域电绝缘；以及(i)在该衬底中形成第一和第二源极/漏极区域，其中该沟道区域设置在该第一和第二源极/漏极区域之间，其中该掩埋型阻挡区域设置在该掩埋型阱区域和该第一源极/漏极区域之间以及设置在该掩埋型阱区域和该第二源极/漏极区域之间，其中该掩埋型阻挡区域适于防止该掩埋型阱区域和该第一源极/漏极区域之间的以及该掩埋型阱区域和该第二源极/漏极区域之间的泄漏电流。
本发明还提供一种用于形成半导体结构的方法，该方法包括步骤：(a)提供顶上覆盖有芯层的绝缘体上硅(SOI)衬底，其中该SOI衬底包括(i)上半导体层、(ii)下半导体层、以及(iii)夹在该上和下半导体层之间的电绝缘体层；(b)蚀刻沟槽穿过该芯层并且到该SOI衬底中，从而该下半导体层在该沟槽的底壁处暴露在外；(c)在该沟槽的侧壁上形成掩埋型阻挡区域，其中该掩埋型阻挡区域与该衬底和该芯层两者直接物理接触；(d)在该沟槽中形成掩埋型阱区域和沟道区域，其中该沟道区域在该掩埋型阱区域顶上；以及(e)形成第一和第二源极/漏极区域，其中该沟道区域设置在该第一和第二源极/漏极区域之间，其中该掩埋型阻挡区域设置在该掩埋型阱区域和该第一源极/漏极区域之间以及设置在该掩埋型阱区域和该第二源极/漏极区域之间。
本发明提供一种半导体结构，该半导体结构在其掺杂的偏置阱和其源极/漏极区域之间具有减小的泄漏电流和减小的电容。
附图说明
图1A-1I示出根据本发明的实施例的经历不同制造步骤的半导体结构的剖视图。
图2A-2D示出根据本发明的实施例的经历不同制造步骤的另一半导体结构的剖视图。
具体实施方式
参考图1A，在一实施例中，半导体结构100的制造开始于顶上覆盖有芯层115的单晶硅衬底110。在一实施例中，芯层115可含有氮化物，诸如氮化硅(Si3N4)。然后，穿过芯层115蚀刻出沟槽117，从而衬底110在沟槽117的底部暴露。接着，在一实施例中，沟槽117被更深地蚀刻到衬底110中，如图1B所示。
参考图1C，在一实施例中，掩埋型阻挡区域(buried barrier region)120形成在沟槽117的例壁上。在一实施例中，掩埋型阻挡区域120可以含有二氧化硅(SiO2)。在一实施例中，掩埋型阻挡区域120可以具有中空管的形状，其顶视图具有环形。在一实施例中，掩埋型阻挡区域120的顶表面122高于衬底110的顶表面112。换言之，掩埋型阻挡区域120与衬底110和芯层115两者直接物理接触。
在一实施例中，掩埋型阻挡区域120的形成可以开始于掩埋型阻挡层120′(由虚线定义)通过例如CVD SiO2(即二氧化硅的化学气相沉积)在沟槽117的侧壁和底壁上的形成。然后，掩埋型阻挡层120′在垂直方向190上被向下蚀刻(各向异性蚀刻)。结果，如图所示地形成掩埋型阻挡层120。
参考图1D，在一实施例中，在沟槽117中外延生长硅材料到高于掩埋型阻挡区域120的顶表面122的顶表面124。结果，衬底110在沟槽117中具有新的顶表面124，且掩埋型阻挡区域120被完全浸没(即被掩埋)在衬底110中。
参考图1E，在一实施例中，栅极间隔区域125形成在沟槽117的侧壁上。在一实施例中，栅极间隔区域125可类似于掩埋型阻挡区域120(即具有中空管的形状，其顶视图具有环的形状)。栅极间隔区域125用于使栅极电极形体上更小，其允许更低的栅极电容和完成的晶体管100的更快的开关特性。在一实施例中，栅极间隔区域125的形成类似于掩埋型阻挡区域120的形成。
更具体地，栅极间隔区域125的形成可开始于栅极间隔层125′(由虚线定义)通过例如CVD SiO2在沟槽117的侧壁和底壁上的形成。然后，栅极间隔层在垂直方向190上被向下蚀刻。结果，如图所示地形成栅极间隔区域125。
在形成栅极间隔区域125之后，在一实施例中，被掩埋型阻挡区域120包围(即围绕)的掩埋型阱区域130被重掺杂(1×1019-1×1020个杂质原子/cm3)。在可选实施例中，在形成栅极间隔区域125之前掺杂掩埋型阱区域130。掩埋型阱区域130顶上的硅区域132可被称为沟道区域132。如果结构100将成为n沟道晶体管，则掩埋型阱区域130应采用p型杂质(例如硼、铟或镓)来重掺杂。相反地，如果结构100将成为p沟道晶体管，则掩埋型阱区域130应该采用n型杂质(例如砷、锑或磷)来重掺杂。
参考图1F，在一实施例中，栅极电介质层135形成在沟道区域132的表面124之上。更具体地，在一实施例中，栅极电介质层135可通过氮气存在时沟道区域132的顶表面124的热氧化来形成。结果，所得栅极电介质层135可含有二氧化硅和氮化硅。接着，栅极区域140形成在栅极电介质层135的上面。在一实施例中，栅极区域140可含有多晶硅，示例性地，其通过整个结构100顶上的CVD和随后的平坦化步骤(直到芯层115的顶表面116暴露在外)来形成。
参考图1G，在一实施例中，示例性地，通过选择性蚀刻(也即采用与芯层115的氮化物反应但分别不与栅极区域140和栅极间隔区域125的多晶硅或二氧化硅反应的化学蚀刻剂)除去芯层115。在一实施例中，该化学蚀刻剂可以是热磷酸。
接着，在一实施例中，硅选择性生长在结构100上暴露的硅的区域的顶上面，直到单晶硅衬底110的顶表面112如图1H所示地上升到高于栅极电介质层135的层面。更具体地，因为衬底110和沟道区域132两者都含有单晶硅，所以，作为外延生长的结果，单晶硅从衬底110和沟道区域132两处生长并合并，从而导致衬底110的表面112上升。另外作为外延生长的结果，多晶硅从多晶硅栅极区域140的顶表面142生长。
接着，参考图1I，在一实施例中，栅极间隔区域125被扩大从而成为如图所示的栅极间隔区域145。更具体地，在一实施例中，栅极间隔区域145可以通过二氧化硅的保形沉积(例如CVD)来形成。然后，新沉积的SiO2被回蚀刻以致于将衬底110的顶表面112和栅极区域140的顶表面142暴露在外并且在栅极区域140的侧壁上留下栅极间隔区域145。
接着，在一实施例中，重掺杂(5×1019-3×1020个杂质原子/cm3)的源极/漏极区域150a和150b形成在衬底110的顶部区域。更具体地，在一实施例中，源极/漏极区域150a和150b可以通过使用栅极间隔区域145作为掩模的离子注入来被掺杂。该离子注入步骤还在多晶硅栅极区域140中注入掺杂剂，但那不会不利地影响栅极区域140的功能。如果结构100将成为n沟道晶体管，则源极/漏极区域150a和150b应该用n型杂质(例如砷、磷或锑)来重掺杂。
总之，在沟道区域132下面存在重掺杂的掩埋型阱区域130的情况下，通过在可接受的公差内的制造，借由控制掩埋型阱区域130的电压，可实现晶体管100的特定目标阈值电压。另外，因为存在包围掩埋型阱区域130并因此将掩埋型阱区域130与源极/漏极区域150a和150b绝缘的掩埋型阻挡区域120，所以在结构100的运行期间，掩埋型阱区域130和源极/漏极区域150a之间的泄漏电流和结电容以及掩埋型阱区域130和源极/漏极区域150b之间的泄漏电流和结电容被消除或至少被减小。在一实施例中，可以选择掩埋型阻挡区域120的材料，从而最大化防止(即，基本消除)这样的泄漏电流和结电容的效果。
上述实施例中，如果结构100将成为n沟道器件，则衬底110可以不掺杂或采用p型杂质轻掺杂；如果结构100将成为p沟道器件，则衬底110可以不掺杂或采用n型杂质轻掺杂。衬底110可含有代替硅和/或与硅结合的任何其它半导体材料。
可选实施例中，沟槽117(图1B)可以具有壕沟(trench)的形状，因此掩埋型阻挡区域120(图1C)可含有在沟槽117的两个相对的侧壁上的两个分开的区域。
图2A-2D示出根据本发明的实施例的经历不同制造步骤的另一半导体结构200的剖视图。用于半导体结构200的制造工艺类似于图1A-1I的用于半导体结构100的制造工艺，除了在用于半导体结构200的制造工艺中使用了绝缘体上硅(SOI)衬底210外。
参考图2A，在一实施例中，半导体结构200的制造开始于顶上覆盖有芯层215的绝缘体上硅(SOI)衬底210。SOI衬底210可含有(i)上半导体层210a、(ii)下半导体层210c、以及(iii)夹在上半导体层210a和下半导体层210c之间的电绝缘体层210b。在一实施例中，芯层215可以含有氮化物例如氮化硅(Si3N4)。然后，沟槽217被刻蚀穿过芯层215，从而SOI衬底210暴露在沟槽217的底部。接着，在一实施例中，沟槽217被如图2B所示地更深地蚀刻到SOI衬底210中，以致于下半导体层210c的顶表面211在沟槽217的底壁211处暴露在外。
之后，用于形成半导体结构200的制造步骤类似于图1A-1I的用于形成半导体结构100的制造步骤。更具体地，参考图2C，在一实施例中，掩埋型阻挡区域220可以形成在沟槽217的侧壁上。在一实施例中，掩埋型阻挡区域220的顶表面222高于SOI衬底210的顶表面212。换言之，掩埋型阻挡区域220与SOI衬底210和芯层215两者直接物理接触。
然后，在一实施例中，硅材料在沟槽217中外延生长到高于掩埋型阻挡区域220的顶表面222的顶表面224。结果，衬底区域210c在沟槽217中具有新的顶表面224，掩埋型阻挡区域220被完全浸没(即，被掩埋)在衬底区域210c中。
半导体结构200的制造工艺的剩余步骤与图1A-1I的半导体结构100的类似。结果，图2D的最终结构200类似于图1I的结构100，除了结构200具有下面的绝缘体层210b外。更具体地，半导体结构200含有栅极区域240、栅极电介质层235、栅极间隔区域245、源极/漏极区域250a和250b、沟道区域232、掩埋型阱区域230、掩埋型阻挡区域220、下面的绝缘体层210b、以及下半导体层210c。
以说明为目的，虽然在此描述了本发明的特定实施例，但是对本领域技术人员来说许多修改和改变将变得显而易见。因此，后附的权利要求意在包括所有落入本发明实质精神和范围内的这样的修改和改变。
Claims (30)
1.一种半导体结构，包括：
第一和第二源极/漏极区域；
沟道区域，其设置在该第一和第二源极/漏极区域之间；
掩埋型阱区域，其物理接触该沟道区域；以及
掩埋型阻挡区域，其设置在该掩埋型阱区域和该第一源极/漏极区域之间以及设置在该掩埋型阱区域和该第二源极/漏极区域之间，
其中该掩埋型阻挡区域适于防止该掩埋型阱区域和该第一源极/漏极区域之间以及该掩埋型阱区域和该第二源极/漏极区域之间的泄漏电流。
2.如权利要求1所述的半导体结构，还包括：
栅极区域；以及
栅极电介质层，其设置在该栅极区域和该沟道区域之间并将该栅极区域和该沟道区域彼此电绝缘。
3.如权利要求2所述的半导体结构，其中该栅极区域含有多晶硅。
4.如权利要求1所述的半导体结构，其中该掩埋型阻挡区域含有二氧化硅。
5.如权利要求1所述的半导体结构，其中该第一和第二源极/漏极区域是重掺杂的。
6.如权利要求1所述的半导体结构，其中该掩埋型阱区域是重掺杂的。
7.一种用于形成半导体结构的方法，该方法包括步骤：
(a)提供顶上覆盖有芯层的半导体衬底；
(b)蚀刻沟槽穿过该芯层到该衬底中；
(c)在该沟槽的侧壁上形成掩埋型阻挡区域，其中该掩埋型阻挡区域与该衬底和该芯层两者直接物理接触；
(d)在该沟槽中形成掩埋型阱区域和沟道区域，其中该沟道区域在该掩埋型阱区域之上；以及
(e)形成第一和第二源极/漏极区域，
其中该沟道区域设置在该第一和第二源极/漏极区域之间，且
其中该掩埋型阻挡区域设置在该掩埋型阱区域和该第一源极/漏极区域之间以及设置在该掩埋型阱区域和该第二源极/漏极区域之间。
8.如权利要求7所述的方法，其中该掩埋型阱区域是重掺杂的。
9.如权利要求7所述的方法，其中该掩埋型阻挡区域适于基本消除(i)该掩埋型阱区域和该第一源极/漏极区域之间的以及(ii)该掩埋型阱区域和该第二源极/漏极区域之间的结电容。
10.如权利要求7所述的方法，其中该掩埋型阻挡区域适于基本消除(i)该掩埋型阱区域和该第一源极/漏极区域之间的以及(ii)该掩埋型阱区域和该第二源极/漏极区域之间的泄漏电流。
11.如权利要求7所述的方法，其中形成该掩埋型阻挡区域的步骤包括步骤：
沉积掩埋型阻挡层在该沟槽的侧壁和底壁上，从而该掩埋型阻挡层与该衬底和该芯层两者直接物理接触；以及
蚀刻掉该掩埋型阻挡层在该沟槽底壁的部分，从而由该掩埋型阻挡层形成该掩埋型阻挡区域。
12.如权利要求7所述的方法，其中该掩埋型阻挡区域含有二氧化硅。
13.如权利要求7所述的方法，其中形成该掩埋型阱区域和该沟道区域的步骤包括步骤：
在该沟槽中沉积半导体材料从而形成栅极下区域，使得该掩埋型阻挡区域被完全掩埋在该栅极下区域中；以及
掺杂该栅极下区域的被该掩埋型阻挡区域包围的部分，
其中该栅极下区域的掺杂部分包括该掩埋型阱区域，且
其中该栅极下区域的在该掩埋型阱区域之上的未掺杂部分包括该沟道区域。
14.如权利要求13所述的方法，其中该半导体材料通过外延生长硅沉积在该沟槽中。
15.如权利要求13所述的方法，其中该栅极下区域的该掺杂部分通过离子注入被掺杂。
16.如权利要求7所述的方法，还包括步骤：
在该沟道区域之上形成栅极电介质层；然后
在形成该第一和第二源极/漏极区域的步骤之前，在该栅极电介质层之上形成栅极区域，
其中通过该栅极电介质层，该栅极区域与该沟道区域电绝缘。
17.一种用于形成半导体结构的方法，该方法包括步骤：
(a)提供顶上覆盖有芯层的半导体衬底；
(b)蚀刻沟槽穿过该芯层到该衬底中；
(c)在该沟槽的侧壁上形成掩埋型阻挡区域，其中该掩埋型阻挡区域与该衬底和该芯层两者直接物理接触；
(d)在该沟槽中沉积半导体材料从而形成栅极下区域，使得该掩埋型阻挡区域被完全掩埋在该栅极下区域中；
(e)在该沟槽的侧壁上形成栅极间隔区域；
(f)通过该沟槽掺杂该栅极下区域的被该掩埋型阻挡区域包围的部分，其中该栅极下区域的掺杂部分包括掩埋型阱区域，且其中该栅极下区域的在该掩埋型阱区域上面的未掺杂部分包括沟道区域；
(g)在该沟道区域上面形成栅极电介质层；
(h)在该栅极电介质层上面形成栅极区域，其中通过该栅极电介质层，该栅极区域与该沟道区域电绝缘；以及
(i)在该衬底中形成第一和第二源极/漏极区域，
其中该沟道区域设置在该第一和第二源极/漏极区域之间，
其中该掩埋型阻挡区域设置在该掩埋型阱区域和该第一源极/漏极区域之间以及设置在该掩埋型阱区域和该第二源极/漏极区域之间，且
其中该掩埋型阻挡区域适于防止该掩埋型阱区域和该第一源极/漏极区域之间的以及该掩埋型阱区域和该第二源极/漏极区域之间的泄漏电流。
18.如权利要求17所述的方法，其中形成该掩埋型阻挡区域的步骤包括步骤：
在该沟槽的侧壁和底壁上沉积掩埋型阻挡层，从而该掩埋型阻挡层与该衬底和该芯层两者直接物理接触；以及
蚀刻掉该掩埋型阻挡层在该沟槽底壁的部分，从而由该掩埋型阻挡层形成该掩埋型阻挡区域。
19.如权利要求18所述的方法，其中该掩埋型阻挡层含有二氧化硅。
20.如权利要求17所述的方法，其中形成该栅极间隔区域的步骤包括步骤：
在该沟槽的侧壁和底壁上形成栅极间隔层；以及
除去该栅极间隔层的在该沟槽底壁上的部分，从而由该栅极间隔层形成该栅极间隔区域。
21.一种用于形成半导体结构的方法，该方法包括步骤：
(a)提供顶上覆盖有芯层的绝缘体上硅(SOI)衬底，其中该SOI衬底包括(i)上半导体层、(ii)下半导体层、以及(iii)夹在该上和下半导体层之间的电绝缘体层；
(b)蚀刻沟槽穿过该芯层并到该SOI衬底中，从而该下半导体层在该沟槽的底壁处暴露在外；
(c)在该沟槽的侧壁上形成掩埋型阻挡区域，其中该掩埋型阻挡区域与该SOI衬底和该芯层两者直接物理接触；
(d)在该沟槽中形成掩埋型阱区域和沟道区域，其中该沟道区域在该掩埋型阱区域上面；以及
(e)形成第一和第二源极/漏极区域，
其中该沟道区域设置在该第一和第二源极/漏极区域之间，
其中该掩埋型阻挡区域设置在该掩埋型阱区域和该第一源极/漏极区域之间以及设置在该掩埋型阱区域和该第二源极/漏极区域之间。
22.如权利要求21所述的方法，其中该掩埋型阱区域是重掺杂的。
23.如权利要求21所述的方法，其中该掩埋型阻挡区域适于基本消除(i)该掩埋型阱区域和该第一源极/漏极区域之间的以及(ii)该掩埋型阱区域和该第二源极/漏极区域之间的结电容。
24.如权利要求21所述的方法，其中该掩埋型阻挡区域适于基本消除(i)该掩埋型阱区域和该第一源极/漏极区域之间的以及(ii)该掩埋型阱区域和该第二源极/漏极区域之间的泄漏电流。
25.如权利要求21所述的方法，其中形成该掩埋型阻挡区域的步骤包括步骤：
在该沟槽的侧壁和底壁上沉积掩埋型阻挡层，从而该掩埋型阻挡层与该衬底和该芯层两者直接物理接触；以及
蚀刻掉该掩埋型阻挡层的在该沟槽底壁处的部分，从而由该掩埋型阻挡层形成该掩埋型阻挡区域。
26.如权利要求21所述的方法，其中该掩埋型阻挡区域含有二氧化硅。
27.如权利要求21所述的方法，其中形成该掩埋型阱区域和该沟道区域的步骤包括步骤：
在该沟槽中沉积半导体材料从而形成栅极下区域，使得该掩埋型阻挡区域被完全掩埋在该栅极下区域中；以及
掺杂该栅极下区域的被该掩埋型阻挡区域包围的部分，
其中该栅极下区域的该掺杂部分包含该掩埋型阱区域，且
其中该栅极下区域的在该掩埋型阱区域上面的未掺杂部分包含该沟道区域。
28.如权利要求27所述的方法，其中该半导体材料通过外延生长硅而沉积在该沟槽中。
29.如权利要求27所述的方法，其中该栅极下区域的该掺杂部分通过离子注入被掺杂。
30.如权利要求21所述的方法，还包括步骤：
在该沟道区域上面形成栅极电介质层；且然后
在形成第一和第二源极/漏极区域的步骤之前，在该栅极电介质层之上形成栅极区域，
其中通过该栅极介电层该栅极区域与该沟道区域电绝缘。
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