[go: up one dir, main page]

CN1630040A - 制造凹式栅极结构的方法 - Google Patents

制造凹式栅极结构的方法 Download PDF

Info

Publication number
CN1630040A
CN1630040A CNA2004101012036A CN200410101203A CN1630040A CN 1630040 A CN1630040 A CN 1630040A CN A2004101012036 A CNA2004101012036 A CN A2004101012036A CN 200410101203 A CN200410101203 A CN 200410101203A CN 1630040 A CN1630040 A CN 1630040A
Authority
CN
China
Prior art keywords
silicon layer
conductive silicon
conductive
layer
forms
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2004101012036A
Other languages
English (en)
Other versions
CN100555575C (zh
Inventor
长世亿
赵兴在
金愚镇
朴滢淳
金瑞珉
郑台愚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN1630040A publication Critical patent/CN1630040A/zh
Application granted granted Critical
Publication of CN100555575C publication Critical patent/CN100555575C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/025—Manufacture or treatment forming recessed gates, e.g. by using local oxidation
    • H10D64/027—Manufacture or treatment forming recessed gates, e.g. by using local oxidation by etching at gate locations
    • H10P10/00—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/512—Disposition of the gate electrodes, e.g. buried gates
    • H10D64/513—Disposition of the gate electrodes, e.g. buried gates within recesses in the substrate, e.g. trench gates, groove gates or buried gates

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明是关于一种用以制造凹式栅极结构的方法。该方法包含下列步骤：选择性蚀刻衬底，以形成多个开口；在开口和衬底上形成栅极氧化物层；在栅极氧化物层上形成第一导电硅层，以形成多个其高度与期望的图案形成之后的剩余厚度相等或更大的谷；平坦化第一导电硅层，直到得到期望图案形成后的剩余厚度，以使谷被移除；在平坦化后的第一导电硅层上形成第二导电层；及选择性蚀刻第二导电层，第一导电硅层和栅极氧化物层，以形成多个凹式栅极结构。

Description

制造凹式栅极结构的方法
技术领域
本发明是关于一种用以制造半导体装置的晶体管的方法，并且更具体地相关于用以制造凹式栅极结构的方法。
背景技术
当半导体装置集成的程度增加时，晶体管的沟道长度反而会缩短。因此，在晶体管的通用结构中，存在一个问题即短沟道效应，即晶体管的临界电压(threshold voltage)突然下降被明显地断言。为了解决短沟道效应增加的问题，有人提出具有凹式栅极结构的晶体管。通过在硅衬底中形成空腔所制备的凹式栅极结构，是形成长的沟道长度的一种尝试。
此外，随着集成程度增加、半导体装置中(如动态随机存取存储器)的结泄露(junction leakage)也会因过多离子植入而造成的电场增大而增加，并成为数据保存时间缩短的因素。作为解决此关键问题的一种方法，衬底被形成具有预定深度的凹槽，然后形成单元晶体管。结果，结泄露被减少，从而增加了数据保存时间。
另一方面，当半导体装置被高度集成时，需要使用具有非常低的阻抗的材料作为栅极电极。低阻抗电极的典型材料是硅化钨(WSix)、氮化钨(WN)、氮化钛(TiN)和钨(W)，并且这些材料被典型地沉积在多晶硅上，从而降低整个栅极结构的阻抗。
图1A到图1D为用以形成凹式栅极结构的传统工艺的横截面图。
参照图1A，衬底100中将形成一晶体管的区域被选择性地蚀刻，所述衬底100提供有用于形成半导体装置的各种装置元素例如场效氧化物层。换言之，衬底100被凹进，从而形成开口101。之后，栅极氧化物层102会沿着形成开口101的剖面而形成。
接着，参照图1B，在栅极氧化物层102上形成多晶硅层103。
具有良好台阶覆盖特性(step coverage property)的低压化学气相沉积(LPCVD)法被用以形成多晶硅层103。此时，谷104会形成对应开口101的中间部分的多晶硅层103的上面部分，且该多晶硅层103上面部分因形成于衬底100之中的开口101，故具有特殊沉积特性。
接着，参照图1C，在多晶硅层103之上沉积具有低阻抗的导电层105。导电层105是使用W、WSix、WN和TiN的其中之一形成。
另一方面，因为导电层105具有很差的台阶覆盖特性，所以无法完全填满谷104，因此会形成空洞或接缝106。
其次，参照图1D，通过使用掩膜图案选择性蚀刻导电层105和多晶硅层103，从而形成凹式栅极结构。在此，参考数字105A和103A分别表示图案化的多晶硅层和图案化的导电层。
同时，如图1D中所示，空洞或接缝106会增加栅极结构的阻抗。
发明内容
因此，本发明的目的是要提供一种用以在半导体装置中制造凹式栅极结构的方法，其能够防止由导电层的不良台阶覆盖特性所造成的空洞或接缝产生。
根据本发明的一方面，用以制造凹式栅极结构的方法包含下列步骤：选择性蚀刻衬底，以形成多个开口；在开口和衬底上形成栅极氧化物层；在栅极氧化物层上形成第一导电硅层，以形成多个其高度与期望的图案形成之后的剩余厚度相等或更大的谷；平坦化第一导电硅层，直到得到期望图案形成后的剩余厚度，以使谷被移除；在平坦化的第一导电硅层上形成第二导电层；及选择性蚀刻第二导电层，第一导电硅层和栅极氧化物层，以形成多个凹式栅极结构。
附图说明
根据下面参照相关附图的较佳实施例的说明，本发明上述的和其他目的与特征将会变得更清楚，其中：
图1A到图1D为用以形成凹式栅极结构的传统工艺的横截面图；及
图2A到图2E为根据本发明形成凹式栅极结构的工艺的横截面图。
具体实施方式
下面，将参照附图详细说明本发明的较佳实施例。
图2A到图2E为根据本发明的较佳实施例而形成凹式栅极结构的工艺的横截面图。
参照图2A，具有各种装置元素，如场效氧化物层和阱的衬底400的预定部分被选择性地蚀刻。这些衬底400的预定部分是将要形成晶体管的区域。换言之，衬底400被凹进以形成多个开口401。然后，栅极氧化物层402会沿着形成多个开口401的剖面而形成。
此时最好使每个开口401的深度范围从大约1000到大约2000。
接着，参照图2B，在栅极氧化物层402上形成第一导电硅层403。
第一导电硅层403可以通过使用多晶硅层和非晶硅层其中之一形成。此外，第一导电硅层403也可以通过采用掺杂了杂质的硅层，或通过在第一导电硅层403形成之后掺杂杂质形成。
在形成第一导电硅层403时，采用具有良好台阶覆盖特性的低压化学气相沉积(LPCVD)法。
此时，第一导电硅层403沉积至最后的厚度，其等于或大于在期望图案形成之后剩余的厚度T，即，足以在位于剩余最后厚度T上的导电层的上面部分上形成谷的厚度。因此，多个谷404形成在多个开口401中每一个的中间部分之中，其位于期望图案形成后剩余的最后厚度T的上面部分之中。
优选地，第一导电硅层403的沉积厚度比多个开口401深度多大约1.5倍到大约3倍。
接着，参照图2C，在形成期望图案时，执行平坦化工艺，如化学机械抛光(CMP)法，或回蚀刻工艺，直到第一导电硅层403剩下上述的最后厚度T，因此，可以移除产生在导电硅层403上面部分的谷404。
接着，参照图2D，在第一导电硅层403上形成具有低阻抗的第二导电层405。第二导电层405可以从由钨(W)、硅化钨(WSix)、氮化钨(WN)和氮化钛(TiN)组成的组中选择的材料制成。
移除谷404的结果，即使第二导电层405的台阶覆盖特性不佳，应用于第一导电硅层403的平坦化工艺也不会产生空洞或接缝。
参照图2E，使用掩膜图案选择性蚀刻第二导电层405、第一导电硅层403和栅极氧化物层402，因此形成多个凹式栅极结构。在此，参考数字402A、403A和405A分别表示图案化的栅极氧化物层、图案化的第一导电硅层和图案化的第二导电层。
根据本发明，在形成多层和凹槽的栅极结构时，第一导电层以与期望图案形成后的剩余最后厚度相等或更大的厚度，即，足以形成谷的厚度形成。之后，第一导电硅层被平坦化，直到到达期望图案形成之后剩余的第一导电层的预定最后厚度，从而移除形成在第一导电硅层上的谷。因此，当第二导电层形成时，可以防止由于谷所造成的空洞或接缝产生，结果，还可能可以防止栅极电极的阻抗增加。
根据本发明形成的栅极结构可以达到低阻抗，从而最终提高半导体装置的产量。
本申请书包含与2003年12月15日向韩国专利局提交的韩国专利申请KR 2003-0091113相关的主题，此处将全部的内容都纳入参考。
本发明已对某些较佳实施例详细说明，对于熟悉该技术的人来说很明显可以在不脱离后面的权利要求所限定的本发明的精神和范围内进行各种变化和修正。
本案摘要附图的元件符号简单说明：
400         衬底
401         开口
402         栅极氧化物层
403         第一导电硅层
405         第二导电层
主要元件符号说明
100      衬底
101      开口
102      栅极氧化物层
103      多晶硅层
104      谷
105      导电层
106      空洞或接缝
400      衬底
401      开口
402      栅极氧化物层
403      第一导电硅层
404      谷
405      第二导电层

Claims (13)

1.一种用以制造凹式栅极结构的方法，包含下列步骤：
选择性蚀刻衬底以形成多个开口；
在开口和衬底上形成栅极氧化物层；
在栅极氧化物层上形成第一导电硅层，以形成多个其高度与期望的图案形成之后的剩余厚度相等或更大的谷；
平坦化第一导电硅层，直到得到期望图案形成后的剩余厚度，以使谷被移除；
在平坦化的第一导电硅层上形成第二导电层；及
选择性蚀刻第二导电层、第一导电硅层和栅极氧化物层，以形成多个凹式栅极结构。
2.如权利要求1所述的方法，其中第一导电硅层是以比多个开口的深度厚大约1.5倍到大约3倍的厚度形成的。
3.如权利要求2所述的方法，其中多个开口的深度范围从大约1000到大约2000。
4.如权利要求1所述的方法，其中在形成第一导电硅层的步骤，第一导电硅层是通过形成掺杂了杂质的硅层而得到导电性。
5.如权利要求1所述的方法，其中在形成第一导电硅层的步骤中，第一导电硅层是通过形成硅层以及随后向该硅层掺杂杂质而得到导电性
6.如权利要求1所述的方法，其中第一导电硅层是多晶硅层和非晶硅层其中之一。
7.如权利要求1所述的方法，其中第二导电层是从由钨、硅化钨、氮化钨和氮化钛所组成的组中选择的材料制成。
8.如权利要求1所述的方法，其中平坦化第一导电硅层的步骤是通过采用化学机械抛光法和回蚀刻工艺其中之一执行。
9.如权利要求1所述的方法，其中形成第一导电硅层的步骤，是通过采用低压化学气相沉积法执行。
10.如权利要求2所述的方法，其中形成第一导电硅层的步骤，是通过采用低压化学气相沉积法执行。
11.如权利要求4所述的方法，其中形成导电硅层的步骤使用低压化学气相沉积法。
12.如权利要求5所述的方法，其中形成导电硅层的步骤使用低压化学气相沉积法。
13.如权利要求6所述的方法，其中形成导电硅层的步骤使用低压化学气相沉积法。
CNB2004101012036A 2003-12-15 2004-12-15 制造凹式栅极结构的方法 Expired - Fee Related CN100555575C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
KR1020030091113A KR100566303B1 (ko) 2003-12-15 2003-12-15 리세스된 게이트 전극 형성 방법
KR1020030091113 2003-12-15
KR10-2003-0091113 2003-12-15

Publications (2)

Publication Number Publication Date
CN1630040A true CN1630040A (zh) 2005-06-22
CN100555575C CN100555575C (zh) 2009-10-28

Family

ID=36584542

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2004101012036A Expired - Fee Related CN100555575C (zh) 2003-12-15 2004-12-15 制造凹式栅极结构的方法

Country Status (5)

Country Link
US (1) US20060128130A1 (zh)
JP (1) JP2005183954A (zh)
KR (1) KR100566303B1 (zh)
CN (1) CN100555575C (zh)
TW (1) TWI264766B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100440442C (zh) * 2005-11-17 2008-12-03 海力士半导体有限公司 半导体器件的制造方法
US7910438B2 (en) 2006-09-28 2011-03-22 Hynix Semiconductor Inc. Method for fabricating semiconductor device including recess gate

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100668851B1 (ko) 2005-06-30 2007-01-16 주식회사 하이닉스반도체 모스펫 소자 제조방법
KR100625795B1 (ko) 2005-08-25 2006-09-18 주식회사 하이닉스반도체 반도체 소자의 게이트 및 그 형성방법
JP4773169B2 (ja) * 2005-09-14 2011-09-14 エルピーダメモリ株式会社 半導体装置の製造方法
US7435673B2 (en) * 2005-09-28 2008-10-14 Samsung Electronics Co., Ltd. Methods of forming integrated circuit devices having metal interconnect structures therein
KR100697292B1 (ko) * 2005-10-04 2007-03-20 삼성전자주식회사 반도체 장치 및 그 형성 방법
KR100689840B1 (ko) * 2005-10-04 2007-03-08 삼성전자주식회사 리세스된 게이트 전극을 갖는 반도체소자 및 그의 제조방법
KR100702132B1 (ko) * 2005-12-22 2007-03-30 주식회사 하이닉스반도체 화학기계적연마를 이용한 리세스 게이트 형성 방법
KR100780629B1 (ko) 2006-11-15 2007-11-30 주식회사 하이닉스반도체 리세스 게이트를 갖는 반도체 소자의 제조 방법
KR100825796B1 (ko) 2006-12-14 2008-04-28 삼성전자주식회사 매몰 게이트를 구비한 반도체 소자의 제조 방법
KR101128886B1 (ko) * 2009-03-11 2012-03-26 주식회사 하이닉스반도체 반도체 소자의 게이트 및 그 형성방법
KR101886382B1 (ko) * 2011-12-14 2018-08-09 삼성전자주식회사 정보 저장 소자 및 그 제조 방법

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6855593B2 (en) * 2002-07-11 2005-02-15 International Rectifier Corporation Trench Schottky barrier diode
KR100498476B1 (ko) * 2003-01-11 2005-07-01 삼성전자주식회사 리세스 채널 ｍｏｓｆｅｔ 및 그 제조방법
KR100471001B1 (ko) * 2003-07-02 2005-03-14 삼성전자주식회사 리세스형 트랜지스터 및 그의 제조방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100440442C (zh) * 2005-11-17 2008-12-03 海力士半导体有限公司 半导体器件的制造方法
US7910438B2 (en) 2006-09-28 2011-03-22 Hynix Semiconductor Inc. Method for fabricating semiconductor device including recess gate

Also Published As

Publication number Publication date
JP2005183954A (ja) 2005-07-07
TWI264766B (en) 2006-10-21
KR100566303B1 (ko) 2006-03-30
US20060128130A1 (en) 2006-06-15
KR20050059488A (ko) 2005-06-21
CN100555575C (zh) 2009-10-28
TW200520071A (en) 2005-06-16

Similar Documents

Publication Publication Date Title
CN1035141C (zh) 半导体存储器的制造方法
CN1177353C (zh) 在金属镶嵌栅极工艺中形成自对准接触焊盘的方法
CN1278384C (zh) 制造半导体器件的方法
CN1667817A (zh) 用于制造垂直dram中的钨/多晶硅字线结构的方法及由此制造的器件
CN1518100A (zh) 半导体器件及其制造方法
CN1877813A (zh) 半导体器件的制造方法
CN1293638C (zh) 半导体存储器件和采用镶嵌位线工艺制造该器件的方法
CN1630040A (zh) 制造凹式栅极结构的方法
CN1855539A (zh) 存储器的晶体管结构及其制造方法
CN101079393A (zh) 使用改进自动校准接触工艺在半导体中形成电接触的方法
CN1858900A (zh) 在存储器件中制造三沟道晶体管的方法
CN1485924A (zh) 集成的金属-绝缘体-金属电容器和金属栅晶体管及方法
CN1613151A (zh) 半导体器件及其制造方法
CN1240121C (zh) 半导体器件及使用金属镶嵌工艺制造半导体器件的方法
CN1921144A (zh) 半导体器件的栅图案及其制造方法
CN1716543A (zh) 多层堆栈栅极结构及其制作方法
CN1992181A (zh) 具有凹形沟道的半导体器件的形成方法
CN1877810A (zh) 多层半导体器件及其制造方法
CN1797738A (zh) 在半导体器件中形成着落塞接触的方法
CN1097311C (zh) 半导体装置的制造方法和半导体装置
CN1577792A (zh) 具有由相同材料制成的电阻器图形和栓塞图形的集成电路器件及其形成方法
CN1722442A (zh) 非易失性半导体存储器件及其制造方法
CN1835208A (zh) 制造半导体器件的方法
CN1263137C (zh) 半导体存储器件及其使用镶嵌栅极和外延生长的制造方法
TWI298946B (en) Semiconductor device and manufacturing method thereof

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20091028

Termination date: 20131215