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CN1698132A - 具有空间有效的数据寄存器的高度紧凑非易失性存储器及其方法 - Google Patents

具有空间有效的数据寄存器的高度紧凑非易失性存储器及其方法 Download PDF

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CN1698132A
CN1698132A CNA038247712A CN03824771A CN1698132A CN 1698132 A CN1698132 A CN 1698132A CN A038247712 A CNA038247712 A CN A038247712A CN 03824771 A CN03824771 A CN 03824771A CN 1698132 A CN1698132 A CN 1698132A
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Abstract

本发明揭示一种能够对大量存储单元进行并行读取和写入的非易失性存储装置，其具有一可将多个读取/写入电路的冗余度降至最低的架构。在一个方面中，与所述多个读取/写入电路相关联的数据锁存器具有I/O功能且以一紧凑方式耦合以用于存储及串行传输。其由一或多个链路模块链构建而成，这些链路模块可选择性地表现为反相器或锁存器。一种方法能够通过在一组主链路模块与明显更小的一组从链路模块之间轮转数据而使所用链路模块的数量最少。

Description

具有空间有效的数据寄存器的高度紧凑非易失性存储器及其方法
技术领域
本发明概言之涉及非易失性半导体存储器，例如电可擦可编程只读存储器(EEPROM)和闪速EEPROM，具体而言，本发明涉及具有高度紧凑的高性能写入及读取电路的非易失性半导体存储器。
背景技术
最近，具有电荷非易失性存储能力的固态存储器，尤其是作为小形体因数插件封装的EEPROM及闪速EEPROM形式的固态存储器，成为各种移动及手持装置、尤其是信息应用和消费电子产品中的首选存储装置。与亦为固态存储器的RAM(随机存取存储器)不同，闪速存储器具有非易失性，即使在电源关闭之后也能保留其所存储数据。闪速存储器尽管成本较高，但目前却越来越多地应用于大容量存储应用中。基于旋转磁性介质的传统大容量存储装置，例如硬盘驱动器及软盘，不适用于移动及手持环境。原因在于磁盘驱动器通常较为笨重，易于发生机械故障，且具有高的延时和高功率需求。这些不受欢迎的特性使得基于磁盘的存储装置不适用于大多数移动及便携式应用。相反，闪速存储器，无论是嵌入式还是可拆插件形式，均可理想地适用于移动及手持环境，原因是其具有尺寸小、功率消耗低、速度高及可靠性高的特点。
EEPROM及电可编程只读存储器(EPROM)为可进行擦除并将新数据写入或“编程”输入其存储单元内的非易失性存储器。二者均利用一位于一场效应晶体管结构中的浮动(未连接的)导电栅极，该浮动导电栅极定位于一半导体衬底的一沟道区上方、源极区与漏极区之间。然后在浮动栅极之上设置有一控制栅极。晶体管的阈电压特性受控于浮动栅极上所保持的电荷量。也就是说，对于浮动栅极上一给定的电荷电平，必须在控制栅极上施加一对应的电压(阈值)后，晶体管方会导通来允许其源极区与漏极区之间导电。
浮动栅极可保持一电荷范围，因此可编程至一阈电压窗口内的任一阈电压电平。阈电压窗口的尺寸是由器件的最低及最高阈电平来定界，而器件的最低及最高阈电平又对应于可编程到浮动栅极上的电荷范围。阈值窗口通常取决于存储器件的特性、工作条件及历史。原则上，该窗口内每一不同的可分辨的阈电压电平均可用于标识该单元的一确定的存储状态。
用作一存储单元的晶体管通常通过两种机理之一编程为一“已编程”状态。在“热电子注入”中，施加至漏极的高电压会使电子加速穿过衬底沟道区。同时，施加至控制栅极的高电压会将热电子通过一薄的栅极介电层拉至浮动栅极上。在“隧穿注入”中，则是相对于衬底在控制栅极上施加一高电压。通过这种方式，将电子自所述衬底拉至中间浮动栅极。
存储器件可通过多种机理进行擦除。对于EPROM，可通过紫外线辐射移除浮动栅极上的电荷，来对存储器进行整体擦除。对于EEPROM，可通过相对于控制栅极在衬底上施加一高电压以促使浮动栅极中的电子隧穿一薄氧化层到达衬底的沟道区(即Fowler-Nordheim隧穿)，来对一存储单元进行电擦除。通常，EEPROM可逐一字节地擦除。对于闪速EEPROM，可一次电擦除整个存储器或每次电擦除一个或多个块，其中一个块可由512个或更多存储字节组成。
存储装置通常包含一个或多个可安装在一个插件上的存储芯片。每一存储芯片包含一由例如译码器和擦除、写入和读取电路等外围电路支持的存储单元阵列。更为复杂的存储装置还带有一控制器，该控制器执行智能和更高级存储器作业及介接。目前有许多种在商业上很成功的非易失性固态存储装置正为人们所用。这些存储装置可采用不同类型的存储单元，其中每一类型存储单元均具有一个或多个电荷存储元件。
图1A-1E以图解方式示意性显示非易失性存储单元的不同实例。
图1A以图解方式示意性地显示一非易失性存储器，其为一具有一用于存储电荷的浮动栅极的EEPROM单元的形式。电可擦可编程只读存储器(EEPROM)具有与EPROM类似的结构，但是其另外还提供一种在施加适当的电压时无需曝光至紫外线辐射即会以电方式加载或自其浮动栅极移除电荷的机理。该类单元的实例及其制造方法在第5,595,924号美国专利中给出。
图1B以图解方式示意性地显示一兼具有一选择栅极及一控制或引导栅极二者的闪速EEPROM单元。该存储单元10具有一位于源极扩散区14与漏极扩散区16之间的“分裂沟道”12。一个单元事实上由两个晶体管T1及T2串联构成。T1用作一具有一浮动栅极20及一控制栅极30的存储晶体管。浮动栅极能够存储一可选数量的电荷。可流经沟道的T1部分的电流量取决于控制栅极30上的电压及驻留在中间浮动栅极20上的电荷量。T2用作一具有一选择栅极40的选择晶体管。当选择栅极40上的电压使T2导通时，其会允许沟道的T1部分中的电流流过源极与漏极之间。选择晶体管提供一沿源极-漏极沟道的开关，该开关独立于控制栅极的电压。其一优点在于，其可用于关断那些因其浮动栅极处的电荷耗尽(正)而在零控制栅极电压下仍然导通的单元。另一优点在于，其使源极侧注入编程更易于实施。
分裂沟道存储器单元的一个简单的实施例是选择栅极和控制栅极连接至同一字线，如图1B中的虚线所示意性显示。这通过将一电荷存储元件(浮动栅极)定位在沟道的一部分上方、并将一控制栅极结构(其为一字线的一部分)定位在另一沟道部分上方及所述电荷存储元件上方来实现。由此会有效地构成一具有两个串联晶体管的单元，其中一个晶体管(存储晶体管)使用所述电荷存储元件上的电荷量与所述字线上的电压的组合来控制可流经其沟道部分的电流量，另一晶体管(选择晶体管)则仅以字线作为其栅极。该类单元的实例、其在存储系统中的应用及其制造方法在第5,070,032、5,095,344、5,315,541、5,343,063及5,661,053号美国专利中给出。
图1B所示分裂沟道单元的一更佳的实施例是选择栅极与控制栅极相互独立，而不通过其间的虚线相连。在一种实施方案中，将一单元阵列中一列单元的控制栅极连接至一垂直于字线的控制(或引导)线。其作用在于在对一选定单元进行读取或编程时无需使字线同时执行两种功能。这两种功能是：(1)用作选择晶体管的栅极，因此需要一适当的电压使选择晶体管导通或关断，(2)通过一耦合于字线与电荷存储元件之间的电场(容性)将电荷存储元件的电压驱动至一所期望电平。通常难以使用一单一电压以最佳方式执行这两种功能。通过分别控制控制栅极和选择栅极，字线只需执行功能(1)，而由附加的控制线执行功能(2)。这种能力使人们能够设计其中编程电压适合于目标数据的更高性能的编程。独立控制(或引导)栅极在闪速EEPROM阵列中的应用在第5,313,421及6,222,762号美国专利(举例而言)中进行了阐述。
图1C以图解方式示意性地显示另一具有双浮动栅极及独立选择栅极和控制栅极的闪速EEPROM单元。存储单元10类似于图1B所示存储单元，只是其实际上具有三个串联晶体管。在该类型单元中，在其源极扩散区与漏极扩散区之间的其沟道上方包含两个存储元件(即T1-左和T1-右)，其间为一选择晶体管T1。这些存储晶体管分别具有浮动栅极20和20′、及控制栅极30和30′。选择晶体管T2是通过一选择栅极40控制。在任一时刻，仅对该对存储晶体管中的一个进行读取或写入访问。在访问存储单元T1-左时，T2及T1-右二者均导通，以允许沟道的T1-左部分中的电流流过源极与漏极之间。类似地，在访问存储单元T1-右时，T2及T1-左导通。擦除是通过以下方式实现：使选择栅极多晶硅的一部分紧贴浮动栅极，并在选择栅极上施加一显著的正电压(例如20V)，以使存储在浮动栅极内的电子可隧穿到所述选择栅极多晶硅。
图1D以图解方式示意性地显示一组织成一NAND单元的存储单元串。一NAND单元50由一系列通过各自源极及漏极以菊花链方式连接的存储晶体管M1、M2…Mn(n＝4、8、16或更高)组成一对选择晶体管S1、S2通过NAND单元的源极端子54和漏极端子56控制该存储晶体管链与外部的连接。在一存储器阵列中，当源极选择晶体管S1导通时，源极端子耦联至一源极线。类似地，当漏极选择晶体管S2导通时，NAND单元的漏极端子耦联至存储器阵列的一条位线。链中的每一存储晶体管均具有一电荷存储元件，该电荷存储元件用于存储一给定量的电荷，以表示一预期的存储状态。每一存储晶体管的控制栅极均提供对读取和写入作业的控制。选择晶体管S1、S2中每一选择晶体管的控制栅极分别通过其源极端子54及漏极端子56控制对NAND单元的访问。
当对一NAND单元内一被寻址的存储晶体管进行读取及在编程过程中进行验证时，将为其控制栅极提供一适当的电压。同时，通过在控制栅极上施加充足的电压，使NAND单元50内其余未被寻址的存储晶体管完全导通。通过此种方式，有效地建立一自各存储晶体管的源极至该NAND单元的源极端子54的导电路径，及类似地自各存储晶体管的漏极至该单元的漏极端子56的导电路径。在第5,570,315、5,903,495及6,046,935号美国专利中对具有此种NAND单元结构的存储装置进行了阐述。
图1E以图解方式示意性显示一具有一用于存储电荷的介电层的非易失性存储器。其中使用一介电层替代了先前所述的导电性浮动栅极元件。此等利用介电存储元件的存储装置已由Eitan等人阐述于“NROM：一种新颖的局部化陷获的2-位式非易失性存储单元(NROM：A Novel Localized Trapping，2-BitNonvolatile Memory Cell)”(IEEE电子器件通讯(IEEE Electron Device Letters)，第21卷，第11号，2000年11月，第543-545页)中。一ONO介电层延伸跨越源极扩散区和漏极扩散区之间的沟道。一个数据位的电荷集中在毗邻漏极扩散区的介电层中，另一数据位的电荷则集中在毗邻源极扩散区的介电层中。举例而言，第5,768,192和6,011,725号美国专利揭示了一种具有一夹于两层二氧化硅之间的陷获介电层的非易失性存储单元。多状态数据存储器是通过分别读取介电层内各个在空间上分离的电荷存储区域的二进制状态来构建。
存储器阵列
一存储装置通常由一存储单元二维阵列构成，其中存储单元呈行及列布置，且可通过字线和位线寻址。所述阵列可根据一NOR型或一NAND型架构而形成。
NOR阵列
图2以图解方式显示一存储单元NOR阵列的一实例。具有一NOR型架构的存储装置是使用图1B或图1C所示类型的单元来构建。每行存储单元均通过其源极及漏极以菊花链方式连接。该设计有时称为虚接地设计。每一存储单元10均具有一源极14、一漏极16、一控制栅极30及一选择栅极40。一行中各单元的选择栅极连接至字线42。一列中各单元的源极和漏极则分别连接至所选位线34和36。在某些其中存储单元的控制栅极和选择栅极分别受到控制的实施例中，一引导线36也连接一列中各单元的控制栅极。
许多闪速EEPROM装置是由其中所形成的每一存储单元的控制栅极和选择栅极均连接在一起的各存储单元构建而成。在这种情况下，不需要使用引导线，仅由一字线连接沿每一行的各单元的所有控制栅极和选择栅极。在第5,172,338和5,418,752号美国专利中揭示了这些设计的实例。在这些设计中，字线实质上执行两种功能：行选择以及为行中的所有单元提供控制栅极电压来进行读取或编程。
NAND阵列
图3以图解方式显示一例如图1D中所示的存储单元NAND阵列的一实例。沿每一列NAND单元，均有一位线耦联至每一NAND单元的漏极端子56。沿每一行NAND单元，均有一源极线可连接其所有源极端子54。同时，一行中各NAND单元的控制栅极还连接至一系列对应的字线。可经由相连的字线、以选择晶体管控制栅极上的适当电压使选择晶体管对导通(参见图1D)来对一整行NAND单元进行寻址。在读取一NAND单元的链中的一存储晶体管时，该链中的其余存储晶体管通过其相关的字线强导通，因此流经该链的电流实质上取决于存储在所读取单元中的电荷电平。在第5,570,315、5,774,397及6,046,935号美国专利中可找到一NAND架构阵列的实例及其作为存储系统一部分的作业。
块擦除
对电荷存储式存储装置进行编程只会导致向其电荷存储元件增加更多的电荷。因此，在进行编程作业之前，必须将电荷存储元件中现有的电荷移除(或擦除)。设置有擦除电路(未图示)来擦除一或多个存储单元块。当一同(即以闪速)电擦除整个单元阵列或该阵列中相当多的单元群组时，例如EEPROM等非易失性存储器即称为“闪速”EEPROM。一旦得到擦除，所述群组单元即可进行重新编程。
可一同擦除的该群组单元可由一个或多个可寻址的擦除单位组成。擦除单位或块通常存储一页或多页数据，页是编程和读取的单位，当然在一次作业中可编程或读取多于一页。每一页通常存储一个或多个数据扇区，扇区的尺寸由主机系统界定。其一实例是此一扇区：512个字节的用户数据(遵循一为磁盘驱动器所设立的标准)，加上一定数量的关于用户数据及/或存储用户数据的块的附加信息字节。
读取/写入电路
在通常的双状态EEPROM单元中，至少建立一个电流断点电平，以将导电窗口划分为两个区域。在通过施加一预定的固定电压对一单元进行读取时，其源极/漏极电流会通过与所述断点电平(或参考电流IREF)相比较而解析成一种存储状态。如果所读取电流高于断点电平的电流，则可确定该单元处于一种逻辑状态(例如“0”状态)。反之，如果所述电流低于断点电平的电流，则可确定该单元处于另一种逻辑状态(例如“1”状态)。因此，此一双状态单元存储一位数字信息。通常设置一可外部编程的参考电流源作为一存储系统的一部分，来产生断点电平电流。
为提高存储器的容量，随着半导体技术水平的进步，正以越来越高的密度来制造闪速EEPROM装置。另一种提高存储容量的方法是使每一存储单元存储多于两种状态。
在一多状态或多电平EEPROM存储单元中，是通过多于一个断点将导电窗口划分为多于两个区域，以使每一单元能够存储多于一位数据。由此，会使一给定EEPROM阵列所能够存储的信息随着每一单元所能够存储的状态数量的增多而增多。在第5,172,338号美国专利中对具有多状态或多电平存储单元的EEPROM或闪速EEPROM进行了阐述。
实际上，通常通过在一单元的控制栅极上施加一参考电压时，检测穿过该单元的源电极和漏电极的导电电流来读取该单元的存储状态。因此，对于一单元的浮动栅极上的每一给定的电荷量，均可根据一固定的参考控制栅极电压侦测到一对应的导电电流。类似地，可编程至浮动栅极上的电荷范围会界定一对应的阈电压窗口或一对应的导电电流窗口。
或者，并不侦测一所划分电流窗口中的导电电流，而是可在控制栅极处为一给定的受试存储状态设定阈值电压，然后侦测导电电流低于还是高于一阈值电流。在一种实施方案中，通过检查导电电流经位线电容放电的速度来相对于阈值电流侦测导电电流。
图4针对在任一时刻浮动栅极可选择性存储的四种不同电荷量Q1-Q4以图解方式显示了源极-漏极电流ID与控制栅极电压VCG之间的关系。这四条ID-VCG实线曲线代表可编程至一存储单元的浮动栅极上的四种电荷电平，其分别对应于四种可能的存储状态。举例而言，若干单元的阈电压窗口可介于0.5V至3.5V之间。，通过以皆为0.5V的间隔将阈值窗口划分为5个区域，可对6种存储状态进行定界。举例而言，如果如图所示使用2霢的参考电流IREF，则以Q1编程的单元可视为处于存储状态“1”，因为其曲线在由VCG＝0.5V和VCG＝1.0V所定界的阈值窗口区域内与IREF相交。类似地，Q4处于存储状态“5”。
由以上描述可以看出，使一存储单元存储的状态越多，其阈值窗口划分得越精细。这将需要更高的编程及读取作业精度，以便能够达到所要求的分辨率。
在第4,357,685号美国专利中揭示了一种对双状态EPROM进行编程的方法，其中，一单元在编程至一给定状态时，其会经受连续的编程电压脉冲，其中每次向浮动栅极增加一递增电荷量。在两次脉冲之间，均对该单元进行回读或验证以确定其源极-漏极电流相对于断点电平的高低。在电流状态经验证达到期望状态时，停止编程。所用的编程脉冲串可具有递增的周期和幅值。
先前技术的编程电路仅施加编程脉冲在阈值窗口中自已擦除或接地状态步进至到达目标状态。实际上，为实现足够高的分辨率，所划分或定界的每一区域均将至少需要穿越约5个编程分步。该性能对于双状态存储单元而言是可以接受的。然而，对于多状态单元，所需要的分步数量随着分区数量的增加而增加，因此，必须提高编程精度或分辨率。举例而言，一16状态的单元可能平均需要至少40个编程脉冲方可编程至一目标状态。
图5以图解方式示意性显示一具有一典型布置的存储阵列100的存储装置，其可由读取/写入电路170通过行译码器130及列译码器160进行访问。如结合图2和图3所示，存储阵列100中一存储单元的一存储晶体管可通过一组选定的字线及位线进行寻址。行译码器130选择一个或多个字线，列译码器160则选择一个或多个位线，以向所寻址的存储晶体管的相应栅极施加适当的电压。读取/写入电路170提供用于读取或写入(编程)所寻址的存储晶体管的存储状态。读取/写入电路170包含若干可通过位线与阵列中的存储元件相连的读取/写入模块。
图6A为一单个读取/写入模块190的示意性方块图。实质上，在读取或验证过程中，一检测放大器确定流经一经由一所选位线相连的所寻址存储晶体管漏极的电流。该电流取决于存储在存储晶体管中的电荷及其控制栅极电压。举例而言，在一多状态EEPROM单元中，其浮动栅极可充电至数个不同的电平之一。一4电平单元可用于存储2位数据。检测放大器所检测到的电平通过一电平-位转换逻辑被转换为一组数据位存储在一数据锁存器中。
影响读取/写入性能及精度的因素
为提高读取和编程性能，对一阵列中的多个电荷存储元件或存储晶体管进行并行读取或编程。因此，一同读取或编程一存储元件逻辑“页”。在现有的存储器架构中，一行通常包含数个交错的页。一页中的所有存储元件将被一同读取或编程。列译码器将选择性地将每一交错的页连接至一对应数量的读取/写入模块。举例而言，在一实施方案中，将存储阵列设计为具有一532字节(512字节加上20字节的附加信息)的页尺寸。如果每列包含一漏极位线且每行有两个交错的页，则共计8512列，其中每一页均与4256个列相关联。此时将可连接4256个检测模块来对所有的偶数位线或奇数位线进行并行读取或写入。通过这种方式，可自该存储元件页读取或向该存储元件页编程一由4256位(即532字节)的并行数据组成的页。构成读取/写入电路170的读取/写入模块可布置成各种不同的架构。
参阅图5，其中将读取/写入电路170组织为若干排读取/写入栈180。每一读取/写入栈180均为一由若干读取/写入模块190构成的栈。在一存储阵列中，列间距取决于占据该列的一或两个晶体管的尺寸。然而，由图6A可以看出，一读取/写入模块电路将可能由更多的晶体管和电路元件来构建，因此将占据一多列空间。为服务于所占据的列中的多个列，可使多个模块堆置在彼此的上方。
图6B显示一图5所示的读取/写入栈，其由一由若干读取/写入模块190构成的栈以传统方式构建而成。举例而言，一读取/写入模块可遍布16个列，由此可使用一具有一由8个读取/写入模块构成的栈的读取/写入栈180来并行地服务于8个列。读取/写入栈可通过一列译码器耦联至排中的8个奇数(1、3、5、7、9、11、13、15)列或8个偶数(2、4、6、8、10、12、14、16)列。
如前文所述，传统存储装置是通过以大规模并行方式对所有偶数或所有奇数位线同时进行作业来改善读取/写入作业。这种一行由两个交错页构成的架构将有助于缓解安装读取/写入电路块的问题。其还取决于控制位线-位线容性耦合此一考虑因素。一块译码器用于将所读取/写入模块组多路复用至偶数页或奇数页。通过这种方式，每当正对一组位线进行读取或编程时，该交错的组均可接地，以最大程度地减小紧邻元件的耦合。
然而，这种交错页架构至少有三方面的缺点。首先，其需要额外的多路复用电路。第二，其性能较慢。为完成对通过一字线相连的或位于一行中的各存储单元的读取或编程作业，需要进行两次读取或两次编程作业。第三，其在解决例如以下等干扰影响方面亦非最佳：当在不同时刻对两个处于浮动栅极电平的相邻电荷存储元件进行编程时(例如分别在奇数页和偶数页中)，这两个相邻电荷存储元件之间的场耦合。
随着存储晶体管之间的间距越来越紧密，相邻元件场耦合问题变得愈加突出。在一存储晶体管中，一电荷存储元件夹在一沟道区与一控制栅极之间。在该沟道区中流动的电流是由所述控制栅极及电荷存储元件处的场所产生的合成电场的函数。随着密度不断增大，所形成的各存储晶体管越来越近。因此，相邻电荷元件的场明显地作用于受影响单元的合成场。相邻场取决于编程入相邻元件的电荷存储元件中的电荷。这种干扰场具有动态性质，因为其随相邻元件的编程状态而改变。因此，受影响的单元在不同的时刻可能会有不同的读取结果，此取决于相邻元件的变化的状态。
传统的交错页架构加剧了由相邻浮动栅极耦合所导致的误差。由于偶数页和奇数页是彼此独立地编程和读取，因而可能会在一组条件下对一页进行编程、但在完全不同的一组条件下回读该页，此取决于于此同时所发生在干涉页上的情形。随着密度的增加，读取误差将变得更加严重，此要求对多状态实施方案进行更为精确的读取作业和更为粗略的阈值窗口划分。此会造成性能损失，且使多状态实施方案的潜在容量受到限制。
因此，普遍需要提供高性能的高容量非易失性存储器。尤其需要具有一种具有提高的读取及编程性能的紧凑的非易失性存储器、以及具有一种使干扰影响最小化的存储系统。
发明内容
上述对高性能而又紧凑的非易失性存储装置的需求是通过用一大的读取/写入电路块对一相应的存储单元块进行并行读取和写入而得到满足。
具体而言，该存储装置具有一可将读取/写入电路块的冗余度降至最低的架构。通过将该块读取/写入模块重新分配为一块并行运行同时以时分多路复用方式与一实质更小的共用部分组相互作用的读取/写入模块核心部分，显著节约了空间以及功率。在一实施例中，将这些核心部分的组件组织为一排相似的栈，其中每一栈均为一由共享一共用部分的此等核心组件构成的栈。
根据本发明的另一个方面，一串行总线提供每一栈中读取/写入模块核心部分与共用部分之间的通信。通过这种方式，每一栈中所需使用的通信线最少。一总线控制器通过所述串行总线发送控制及定时信号，以控制所述组件的作业及其相互作用。在一较佳实施例中，所有相似栈中的对应组件均同时受到控制。
根据本发明的另一个方面，与所述多个读取/写入电路相关联的数据锁存器通过以一紧凑方式相链接而具备I/O能力，以利于以一链方式进行存储及串行传输。在一较佳实施例中，所述紧凑数据锁存器由一个或多个链路模块链来构建。可对各链路模块进行控制，使其表现为反相器或锁存器。一种方法能够通过在一组主链路模块与明显更小的一组从链路模块之间轮转数据而使所用链路模块的数量最少。
使用本发明的数据锁存器可节约宝贵的芯片空间，这是因为其简化了利用这些数据锁存器进行的数据串行输入和输出，同时能够显著减少从链路模块的数量。
本发明的各个方面所带来的空间节约能够实现更为紧凑的芯片设计。与现有的读取/写入电路相比，电路的节约以及由此带来的空间及功率消耗的节约可高达50％。尤其是，各读取/写入模块可密集封装，因此其可同时服务于存储阵列中一行邻接的存储单元。
根据本发明的另一个方面，一非易失性存储装置具有一如下架构：各读取/写入模块可密集地封装，因此这些读取/写入模块可同时服务于存储阵列中一行邻接的存储单元。这使得能够邻接地读取及编程一段或一整行存储单元，由此会提高性能并减小由相邻存储单元的场所引起的耦合误差。
根据下文对本发明较佳实施例的说明，将会了解本发明的其它特征和优点，这些说明应结合附图阅读。
附图说明
图1A-1E以图解方式示意性显示非易失性存储单元的不同实例。
图2以图解方式显示一存储单元NOR阵列的一实例。
图3以图解方式显示一例如图1D中所示的存储单元NAND阵列的一实例。
图4针对在任一时刻浮动栅极可存储的四种不同电荷量Q1-Q4以图解方式显示源极-漏极电流与控制栅极电压之间的关系。
图5以图解方式示意性显示一典型布置的存储阵列一，其可由读取/写入电路通过行译码器及列译码器进行访问。
图6A为单个读取/写入模块的一示意方块图。
图6B显示图5所示的读取/写入栈，其由一读取/写入模块栈以传统方式构建而成。
图7A为根据本发明一较佳实施例，一划分为一核心部分及一共用部分的单个读取/写入模块的示意性方块图。
图7B以图解方式显示图7A所示读取/写入模块的核心部分的另一较佳实施例。
图8A以图解方式示意性显示一根据本发明的一实施例具有一排分区的读取/写入栈的紧凑存储装置。
图8B以图解方式显示图8A所示紧凑存储装置的一较佳布置。
图9以图解方式更为详尽地示意性显示将图8A或图8B中所示读取/写入电路组织为一排分区的读取/写入栈。
图10更为详尽地显示由一读取/写入模块栈构成一分区的读取/写入栈。
图11A以图解方式显示图10中所示一读取/写入栈核心410的一实施例，其中栈中的每一检测放大器均毗邻其相关联的位线锁存器定位。
图11B以图解方式显示图10中所示一读取/写入栈核心410的另一实施例，其中栈中的各检测放大器构成一个群集，各位线锁存器构成另一群集。
图12更为详尽地显示图10所示的读取/写入栈共用部分。
图13A以图解方式显示一移位寄存器的一传统构建方式。
图13B为一表，其显示将数据加载入一使用图13A所示主-从触发器构建而成的数据锁存器栈中。
图14A以图解方式显示紧凑锁存器栈的一较佳实施例。
图14B显示主或从链路模块的一实施例。
图14C以图解方式示意性显示当控制信号LH/INV*为高(HIGH)时图13B中的链路模块用作一锁存器。
图14D以图解方式示意性显示当控制信号LH/INV*为低(LOW)时链路模块用作一反相器。
图15A以图解方式显示将四个数据位加载至一由图14A所示紧凑数据锁存器栈构建而成的数据锁存器栈。
图15B以图解方式显示一自图15A中的数据锁存器栈读出4个数据位的破坏性模式。
图15C以图解方式显示以一保存性模式自图14A所示数据锁存器栈读出四个数据位的另一较佳实施例。
图16A以图解方式显示图14A所示“k+1”数据锁存器栈的另一实施方案。
图16B以图解方式显示图13A所示“k+1”数据锁存器栈的另一较佳实施方案。图17以图解方式显示从链路模块的另一较佳实施例。
具体实施方式
图7A为根据本发明一较佳实施例，一划分为一核心部分210及一共用部分220的单个读取/写入模块200的示意性方块图。核心部分210包含一检测放大器212，该检测放大器212用于确定一所连位线211中的导电电流高于还是低于一预定的阈电平。如前文所述，所连位线211使人们能够访问一阵列中一所寻址存储单元的漏极。
在一实施例中，核心部分210还包含一位线锁存器214。该位线锁存器用于在所连位线211上设定一电压条件。在一实施方案中，锁存在位线锁存器中的一预定状态将会把所连位线211拉至一指定编程禁止的状态(例如Vdd)。该特征用于将在下文中阐述的编程禁止。
共用部分220包含一处理器222、一组数据锁存器224及一耦联在该组数据锁存器224与一数据总线231之间的I/O接口226。处理器222执行计算功能。举例而言，其功能之一是确定所检测存储单元的存储状态并将所确定出的数据存储入该组数据锁存器。如在背景技术部分中所述，一存储单元可保持一电荷范围，由此可编程为一阈电压窗口内的任一阈电压电平(即，刚好使该单元以一预定导电电流导通的控制栅极电压)。该组数据锁存器224用于存储在读出作业期间由处理器所确定的数据位。其还用于存储在编程作业期间由数据总线231导入的数据位。导入数据位表示欲编程入存储器内的写入数据。I/O接口226提供该组数据锁存器224及数据总线231之间的接口。
在读出或检测期间，由一状态机来控制作业，该状态机基本上控制向所寻址单元提供不同的控制栅极电压。在其步进经过对应於存储器所支持的不同存储状态的不同预定义控制栅极电压时，检测放大器212将在这些电压之一处跳闸。此时，处理器222通过考虑检测放大器的跳闸事件及由状态机通过一输入线223提供的关于所施加控制栅极电压的信息来确定结果存储状态。
然后其将计算该存储状态的一二进制编码并将该结果数据位存储入该组数据锁存器224。
图7B以图解方式显示图7A所示读取/写入模块的核心部分的另一较佳实施例。实质上，SA/位线锁存器214提供双重功能：同时用作一用于锁存检测放大器212的输出的锁存器及一结合图7A所述的位线锁存器。因此，其可通过检测放大器或通过处理器来设定。在一较佳实施方案中，由一驱动器216驱动来自SA/位线锁存器214的信号对所选位线211的电压进行设定。
参看图7A，在编程或验证期间，将拟编程的数据自数据总线231输入该组数据锁存器224。由所述状态机控制的编程作业包含将一系列编程电压脉冲施加至所寻址单元的控制栅极上。在每一编程脉冲之后进行回读，以确定该单元是否已编程为所期望的存储状态。处理器222根据所期望存储状态来监视所回读的存储状态。当二者一致时，处理器222将设定位线锁存器214，以将该位线拉至一指定编程禁止的状态。由此禁止耦联至该位线的单元进一步编程，即使在编程脉冲出现在其控制栅极上时，亦是如此。
I/O接口226使得能够将数据输送入或输送出该组数据锁存器224。由图8A、图8B及图9可以看出，在一存储装置上并行使用一读取/写入模块块，以每次读取或编程一数据块。通常，该读取/写入模块块将其各组数据锁存器组合构成一移位寄存器，以使该读取/写入模块块所锁存的数据可串行传送出至数据总线231。类似地，该读取/写入模块块的编程数据亦可自数据总线231串行输入并锁存在相应的数据锁存器组中。
读取/写入模块200的其他具体实施方案在同在申请中且共同受让的美国专利申请案“邻近场误差得到减小的非易失性存储器及方法(NON-VOLATILEMEMORY AND METHOD WITH REDUCED NEIGHBORING FIELDERRORS)”中揭示，该专利申请案由Raul-Adrian Cernea及Yan Li与本申请案在同一天提出申请。该申请案的全部揭示内容以引用方式并入本文中。
紧凑的读取/写入电路
对于一并行操作的读取/写入模块块而言，本发明的一个重要特性是将每一模块划分为一核心部分及一共用部分，并使核心部分块通过实质更少数量的共用部分运行并共享该些共用部分。这一架构能够析出各读取/写入模块中的重复电路，由此节约空间和功率。在高密度存储芯片设计中，所节约的空间可达到存储阵列的整个读取/写入电路的50％。此使读取/写入模块可以密集封装，因此其可同时服务于存储阵列中一行邻接的存储单元。
图8A以图解方式示意性显示一根据本发明的一实施例具有一排分区的读取/写入栈的紧凑存储装置。所述存储装置包含一二维存储单元阵列300、控制电路310及读取/写入电路370。存储阵列300可由字线通过一行译码器330及由位线通过一列译码器360寻址。读取/写入电路370构建为一排分区的读取/写入栈400，并能实现一存储单元块的并行读取或编程。在一其中将一行存储单元划分为多个块的实施例中，设置一块多路复用器350将各读取/写入电路370复用至各个块。如下文所更详细地说明，读取/写入栈400中的通信是通过一栈总线进行并由一栈总线控制器430控制。
控制电路310与读取/写入电路370配合，以对存储阵列300执行存储作业。控制电路310包含一状态机312、一单片地址译码器314及一功率控制模块316。状态机312提供存储器作业的芯片级控制。单片地址译码器314在主机或一存储器控制器所用地址与译码器330及370所用硬件地址之间提供一地址接口。功率控制模块316控制在存储器作业期间向字线及位线提供的功率和电压。
图8B以图解方式显示图8A所示紧凑存储装置的一较佳布置。各外围电路对存储阵列300的访问是以对称形式在该阵列的各对置侧实施，由此将每侧的访问线和电路减半。因此，行译码器分裂为行译码器330A及330B，列译码器分裂为列译码器360A及360B。在其中将一行存储单元划分为多个块的实施例中，块多路复用器350分裂为块多路复用器350A及350B。类似地，读取/写入电路分裂为自阵列300底部连接至位线的读取/写入电路370A及自阵列300顶部连接至位线的读取/写入电路370B。通过这种方式，实质上将读取/写入模块的密度并因而将分区读取/写入栈400的密度降半。
图9以图解方式更为详尽地示意性显示将图8A或图8B中所示读取/写入电路组织为一排分区的读取/写入栈。每一分区的读取/写入栈400实质上包含一读取/写入模块栈，该读取/写入模块栈并行地服务于一由k个存储单元构成的段。每一栈均划分为一核心栈区410及一共用栈区420。每一读取/写入栈400内的通信是通过一互连栈总线431进行，并由栈总线控制器430控制。控制线411将来自栈总线控制器430的控制及时钟信号提供给各读取/写入栈410的每一核心部分。类似地，控制线421将来自栈总线控制器430的控制及时钟信号提供给各读取/写入栈420的每一共用部分。
整排分区的读取/写入栈400并行运行会使一行中一由P个单元构成的块能够并行读取和编程。举例而言，如果r为排中的栈数量，则p＝r*k。在一实例性存储阵列中，可具有p＝512个字节(512*8位)，k＝8，因此r＝512。在所述较佳实施例中，所述的块为一连串整行存储单元。在另一实施例中，所述的块为该行存储单元的一个子组。举例而言，所述单元子组可为整个行的一半或整个行的四分之一。单元子组可为一连串邻接的单元或彼此相间一个单元，或彼此相间一预定数量的单元。
在图8A所示的实施例中，将有p个读取/写入模块，分别对应于该由p个单元构成的块中的每一单元。由于每一栈服务于k个存储单元，因此排中的读取/写入栈的总数由r＝p/k得出。在其中p＝512字节且k＝8的实例中，r将等于512。
如前文所述，在高密度、高性能存储器中遇到的一个问题是需要并行读取和编程一由一行邻接的单元构成的块，同时难以为每一单元提供一读取/写入模块空间。
图8B中所示的一较佳实施例缓解了该提供问题，在该较佳实施例中，外围电路形成于存储阵列的各对置侧上。当读取/写入电路370A、370B形成于存储阵列300的各对置侧上时，将自该阵列的顶部访问该由p个单元构成的块中的一半、自该阵列的底部访问另一半。因此，每侧上将有p/2个读取/写入模块。由此，每侧上的读取/写入栈400仅需要并行服务于p/2个位线或存储单元，因此排中的读取/写入栈总数由r＝p/2k得出。在其中p＝512字节且k＝8的实例中，r将等于256。这意味着与图8A所示实施例相比，在所述存储阵列的每侧上仅需要一半数量的读取/写入栈400。
在其他由于该提供问题或其他考虑因素而使密度更低的实施例中，是将一行单元划分为两个或多个交错的单元块。举例而言，一单元块由来自偶数列的单元组成，而另一单元块由来自奇数列的单元组成。如在图8A及8B中所示，块复用器350或350A及350B将用于将该排分区的读取/写入栈切换至偶数块或奇数块。在图8B所示的实施例中，在所述阵列的每侧上将有p/4个读取/写入模块。在这种情况下，位于每一对置侧上的读取/写入栈的数量将为r＝p/4k。由此，会提供更多的空间来安装更少的读取/写入模块，但是其代价为性能降低且所述读取/写入块不再邻接。
图10更为详尽地显示由一读取/写入模块栈构成一分区的读取/写入栈。分区的读取/写入栈400实质上包含k个读取/写入模块，这k个读取/写入模块通过k条位线服务于k个存储单元。由图7所示读取/写入模块200可以看出，其包含比一存储单元更多的电路元件，因此不能容纳于一其宽度实质上由一存储单元的宽度界定的列中。视读取/写入模块200的复杂度及特性而定，其可能容易占据例如8至16或更多个列(即k∽8-16或更大)。每一读取/写入模块具有一跨过足够数量的列(例如k列)的宽度。这意味着必须在那些所跨过的列中叠置一相等数量k个模块，来服务于每一列。举例而言，如果每一读取/写入模块具有一16列的宽度，则对于图8所示其中各读取/写入电路仅位于一侧的实施例而言，所述栈将包含16个读取/写入模块。在图8B所示的较佳实施例中，各读取/写入电路同时形成于阵列的顶部和底部从而在每一端处访问8条位线，因而栈的深度将为8个读取/写入模块。
本发明的一个重要特征是实现了复杂同时又高度紧凑的读取/写入模块。这通过如下方式而成为可能：将由p个读取/写入模块构成的块划分为p个读取/写入模块核心部分210，这p个读取/写入模块核心部分210共享数量少得多(即r个)的读取/写入模块共用部分220(参见图7及图10)。
图10以图解方式显示将一服务于k条位线的读取/写入栈400划分为一栈核心部分410及一栈共用部分420。栈核心部分410包含k个读取/写入模块核心，其中每一读取/写入模块核心均例如为图7A或图7B中所示的核心210。栈共用部分420包含一个读取/写入模块共用部分，例如图7A中所示共用部分220。核心部分与共用部分的划分是基于各核心部分均同时或并行运行的原则。在这种情况下，由于并行检测对应的存储单元块，因而其将包含检测放大器212及SA/位线锁存器210(参见图7B)。在并行检测存储单元块之后，可由相对较少的共用部分以串行方式处理所检测结果。
每一核心部分210与共用部分420之间是通过栈总线431在栈总线控制器430的控制下进行通信。这通过诸如411-k及421等自控制器接至排中所有栈的控制线来实现。
这种共享方案避免了读取/写入电路的冗余。如果k＝8，则将无需再使用每一栈内8个共用部分中的大约7个。就整个读取/写入电路而言，这将共计消除大约r*(k-1)个共用部分，由此显著地节约集成存储芯片上的空间。如前文所述，由此可将读取/写入电路占用的空间减少50％之多。
图11A以图解方式显示图10中所示一读取/写入栈核心410的一实施例，其中栈中的每一检测放大器均毗邻其相关联的位线锁存器定位。所述检测放大器及位线锁存器类似于图7中读取/写入模块核心部分210中所示。读取/写入栈核心410包含k个检测放大器212-1至212-k及k个位线锁存器214-1至214-k，且其组织方式使一位线锁存器靠近一服务于同一位线的检测放大器。举例而言，位线锁存器214-1靠近检测放大器212-1，二者均耦联至位线1。每一位线锁存器及检测放大器均通过栈总线431(参见图10)与读取/写入栈400中的其他组件通信。
图11B以图解方式显示图10中所示一读取/写入栈核心410的另一实施例，其中栈中的各检测放大器构成一个群集，各位线锁存器构成另一群集。读取/写入栈核心410包含k个检测放大器212-1至212-k及k个位线锁存器214-1至214-k。读取/写入栈核心部分410的组织方式使所有k个位线锁存器彼此相邻地位于一个群集中、所有k个检测放大器彼此相邻地位于另一群集中。举例而言，位线锁存器214-1至214-k构成一个群集，且检测放大器212-1至212-k构成另一群集。每一位线锁存器及检测放大器均在栈总线控制器经由控制线411实施的控制下通过栈总线431(参见图10)与读取/写入栈400中的其他组件通信。
图12更为详尽地显示图10所示的读取/写入栈共用部分。读取/写入栈共用部分420实质上包含读取/写入模块共用部分的一拷贝，例如图7所示共用部分220。其包含一处理器222及一数据锁存器栈224。在一实施例中，栈总线231耦联至处理器222及数据锁存器栈224，同时还通过处理器222耦联至栈总线431。在另一实施例中，数据总线231为栈总线431的延伸。栈总线431(参见图10)可实现读取/写入栈核心部分410与共用部分420之间的通信。通过这种方式，各读取/写入模块核心210能够共享共用部分420。处理器222、数据锁存器224及栈总线431的运行由通过控制线421来自栈总线控制器的控制及时钟信号来控制。
分区的读取/写入栈400中各个组件的运行与结合图7所示分区的读取/写入模块200简要描述的运行类似。由于通过在多个读取/写入模块核心之间共享一栈共用部分而节约了空间，因此可以实现复杂且性能丰富的读取/写入模块。举例而言，处理器222亦可用于执行精细的边限估算以及静态和动态数据处理，包括错误校正。
栈总线
根据本发明的另一个方面，一串行总线提供用于一分区的读取/写入栈400内各个部分之间的通信。串行总线431在栈总线控制器430的控制下将读取/写入模块共用部分420与任意一个读取/写入模块核心410互连。栈总线控制器430用作一总线主控器，用于控制在读取/写入栈400内各个部分之间传输数据的时间和位置。
参看图10-12，当对一存储单元进行寻址时，由其中一个检测放大器(例如检测放大器212-k)检测其源极-漏极电流。
检测放大器212-k的数字输出被放置在栈总线431上，并随后由处理器222拾取。总线定时是由栈总线控制器430控制。处理器222将所述检测放大器的输出数据与相关的状态信息一同处理，以得出所寻址单元的二进制读出数据。然后，将所述二进制数据放置在栈总线431上并由与位线k相关联的数据锁存器拾取。同样，栈总线控制器430会确保自检测放大器212-k得到的二进制数据到达与其相关联的数据锁存器。
在一编程作业的验证步骤中，检测放大器的数字信号会指示所寻址的存储单元是否已编程至所期望的电平。如果已达到所期望的电平，则处理器222通过栈总线431向对应的位线锁存器发送一控制信号。举例而言，可将位线锁存器214-k设定为一种对应于位线k被拉至一预定电压(例如Vdd)的状态，以防止进一步对所耦联存储单元进行编程。在另一实施例中，可由一专用锁存器来构建一编程锁定锁存器，其未必耦联用于控制位线上的电压，而是耦联用于通过所寻址的字线来控制编程电压。
分区并由k个读取/写入模块核心210共享一共用部分420意味着需要在各个分区的部分之间建立一通信信道。参看图7可以看出，在核心部分210与共用部分220之间至少存在两个连接。因此，看来至少需要2k个连接。这2k个连接加上k个位线连接，表明在k至2k列的宽度内总共需要提供3k个连接。因此每列必须至少容纳1.5条导线。通常，较佳使各列内具有最少的导线，以使每一导线的宽度、并由此使导线的电导最大化。
栈总线431的实施方案可降低用于所述分区的读取/写入栈400中各部分的通信线的数量。在较佳实施例中，采用一仅具有一条线的串行总线实施方案。按照这种方式，对于每一占用2k个列的栈，仅需要一条导线，加上k条现有位线，合计共k+1条导线。由此使每一列须容纳约0.5条导线，这意味着每条导线的宽度可约为两列。一具有一串行总线架构的读取/写入栈亦能实现更高的布置自由度，以便可根据一给定的考虑因素来优化栈内各部分的布置(例示参见图11A和11B)。
紧凑的具有I/O能力的数据锁存器栈
根据本发明的另一个方面，将与读取/写入检测放大器块相关联的一组具有I/O功能的数据锁存器构建为一空间有效移位寄存器的一部分。
如前文所述，在一读取作业中，检测放大器212的输出信号由处理器222解释并转换为二进制格式。
在一两状态存储器实施方案中，所转换数据等于一个二进制数据位。在多状态实施方案中，所转换的二进制数据将多于一位。因此，对于每一二进制数据位，在一组数据锁存器中均将有一对应的数据锁存器。在一编程作业期间，使用同一组数据锁存器作为编程数据锁存器。拟编程的数据由主机/控制器通过所述数据总线发送至存储芯片并存储在同一组数据锁存器中。出于本说明的目的，应了解，在多状态情况下锁存器为一阵列。
参看图12，紧凑的数据锁存器栈224包含一由与k个检测放大器相对应的k个数据锁存器构成的栈。由于该些数据锁存器与数据总线231交换其读取数据或写入数据，较佳将该数据锁存器栈构建为一移位寄存器，以将其中存储的并行数据转换为用于数据总线的串行数据，反之亦然。在较佳实施例中，可将对应于由p个存储单元构成的读取/写入块的所有数据锁存器链接在一起构成一移位寄存器块，以使一数据块可通过串行地传送入或传送出数据总线来输入或输出。详言之，对由r个读取/写入栈构成的排进行定时，以使其数据锁存器组中的每一数据锁存器依序将数据移入或移出数据总线，仿佛其是一用于整个读取/写入块的移位寄存器的一部分一般。
图13A以图解方式显示一移位寄存器的一传统构建方式。一移位寄存器构建为一系列主-从触发器M1、S1、厈、当数据锁存器栈224使用该类型的移位寄存器来构建时，数据通过该系列主-从触发器串行移位。在每一时钟缘处，链中的所有触发器同步运行，且链中的数据会移位一个触发器。为每一主触发器皆分配一从触发器，此会确保在覆写每一主触发器本身之前将该主触发器中的内容拷贝至从触发器。该类型的移位寄存器可视为一“2k移位锁存器”，因为其具有双重开销：其需要2k个存储器来保持和移位k个数据位。
图13B为一表，其显示将数据加载入一使用图13A所示主-从触发器构建而成的数据锁存器栈中。在将串行数据D1、D2、D3、…馈入移位寄存器时，锁存器栈控制器224(参见图10)提供一时钟信号序列CLK1、CLK2、CLK3、…并将其施加至所有触发器。在第一时钟周期CLK1期间，第一数据D1锁存至第一主触发器M1内。在第一时钟信号的下降缘CLK1*处，M1中的数据D1还锁存至第一从触发器S1内。在第二时钟周期CLK2期间，在第一数据D1自S1加载入第二主触发器M2内的同时，下一数据D2加载入M1。如图所示，后续步骤为前述步骤的简单重复，直至所有的数据项移入锁存器栈224。可以看出，加载k个数据项需要k个时钟周期。
应了解，对于多状态存储器，每一主触发器M及从触发器S均变成一维数等于所需数据位数量的阵列。举例而言，对于一4状态存储单元，将由两个二进制数据位对状态进行编码。对于这两个位中的每一位而言，M分别表示M(1)和M(2)，S分别表示S(1)和S(2)。因此，“2k移位锁存器”将由M1(1)、S1(1)、M1(2)、S1(2)、M2(1)、S2(1)、M2(2)、S2(2)、…Mk(1)、Sk(1)、Mk(2)、Sk(2)构成。
图14A以图解方式显示紧凑锁存器栈224的一较佳实施例。所述锁存器栈224包含一具有一从链路模块S1 520后跟一系列主链路模块MK、…、M2、M1 510的链。该链在从链路模块S1 520处具有一I/O端501。数据D1、D2、…、Dk自I/O线510移入该链，并自M1端移出该链。
自M1输出的数据通过一输出线驱动器530路由至I/O线501。
输出线驱动器包含一由线533中的一读取(READ)信号门控的晶体管532及一由一晶体管536选择性分路的反相器534。当晶体管536的栅极537处的控制信号INVERT*为高(HIGH)时，反相器534有效并将来自M1的输出信号反相。否则，反相器534被旁路，且来自M1的输出信号出现在I/O线501上。操作数据锁存器栈224所需的控制信号READ、INVERT*及其它控制和定时信号由栈总线控制器430通过控制线421提供(参见图12)。
图14A中所示的数据锁存器栈224可视为一“k+1”紧凑移位寄存器，其包含用于保持k个数据位的k个主链路模块510并仅使用一个从链路模块520来暂时缓冲数据。从链路模块520旨在有利于数据项沿该链正移而不会在该过程中丢失所存储的数据。与图13A和图13B中所示的“2k移位锁存器”相比，此种锁存器栈实施方案有助于将所需的锁存器数量减半。在下文中所述的其他实施例中，这k个主链路模块可共享多于一个从链路模块，但是一般说来从模块的数量显著少于主模块。
图14B显示主或从链路模块的一实施例。该链路模块的一新颖特征是可使其选择性地表现为一反相器或一锁存器。该链路模块具有一输入端501及一输出端551。输入端501自链中前一链路模块的输出接收数据输入。一由一控制信号InCLK控制的晶体管512用作输入数据门。当控制信号为高(HIGH)时，将数据接纳入链路模块。而当控制信号为低(LOW)时，则禁止数据进入模块。如果数据被接纳，则其会锁存至一由一对反相器550、560构成的锁存器内，或者在其中一个反相器560禁用时由另一反相器550反相。所锁存的数据可在输出端551处访问，但由一受控于一控制信号OutCLK的晶体管514门控。
图14C以图解方式示意性显示当控制信号LH/INV*为高(HIGH)时图13B中的链路模块用作一锁存器。当一串行晶体管562通过其栅极处的控制信号LH/INV*选择性地启用反相器560时，锁存器被启用。被启用的反相器560与反相器550一同用作一用于锁存输入数据的锁存器。
图14D以图解方式示意性显示当控制信号LH/INV*为低(LOW)时链路模块用作一反相器。在这种情况下，反相器560被禁止，输入数据仅经过反相器550。
因此，链中的每一链路模块510或520均可选择性地作为一反相器或一锁存器。该链输入、锁存或输出数据是通过对其各个链路模块的正确控制来实现。控制信号由栈总线控制器430通过控制线421提供(参见图12)。
图15A以图解方式显示将4个数据位加载入一使用图14A中的紧凑数据锁存器栈构建而成的数据锁存器栈的情形。以4个数据位作为一实例，其中k＝4。一般而言，该数据锁存器栈可根据需要保持一不同数量的数据位k。在编程之前，数据锁存器栈被加载以拟编程数据，例如分别在时钟周期CLK1、CLK2、CLK3、及CLK4处依序出现在I/O线501(参见图14A)上的D1、D2、D3、D4。在CLK1即将开始之前，各个链路模块(M1、M2、M3、M4、S1)的状态均设定为用作一反相器(参见图14C)，即(INV、INV、INV、INV、INV)。通过这一方式，在CLK1处，将数据D*1提供至M1。在下一缘CLK*1(未明确示出)处，M1变为一锁存器(参见图14D)，用于保持D*1并与该链解耦合。在CLK2即将开始之前，链中其余链路模块的状态均设定为用作一反相器，即(LH、INV、INV、INV、INV)。通过这种方式，将数据D*2提供至M2。在CLK* 2处(未明确示出)M2也变为一锁存器，用于保持D2并与该链解耦合。在CLK3和CLK4处会发生类似的过程，此时将D* 3和D4分别被锁存至M3和M4内。因此，在4个时钟周期之后，4个数据位会加载入4个主链路模块M1、M2、M3、M4内。在一较佳实施例中，通过一附加时钟周期CLK5将M1中数据的一拷贝保存在从链路模块S1中。此有利于下文结合图15C所描述的一后续非破坏性模式读取。
图15B以图解方式显示一自图15A中的数据锁存器栈读出4个数据位的破坏性模式。如在图15A中所示，在4个时钟周期之后，该数据锁存器栈被完全加载。在图15B中，在CLK1期间，M1中的数据D* 1在其相位经输出线驱动器530调整之后被读出。在CLK2期间，主链路模块M1表现为一反相器(参见图14C)，M2中的数据D2经M1路由并在其相位经输出线驱动器530调整之后被读出。类似地，在CLK3和CLK4期间，分别读出D3和D4。由此，在4个时钟周期中读出4个数据位。然而，在该种破坏性模式读取作业之后，存储在锁存器栈中的原始数据遭到破坏。
图15C以图解方式显示以一种保存性方式自图15A所示数据锁存器栈读出这4个数据位的另一较佳实施例。如在图15A中所示，在4个时钟周期之后，该数据锁存器栈被完全加载。可以看出，如果拟读出的位处于链的输出端，即M1处，则其易于读出而不会影响锁存器栈中的数据。当锁存器栈被完全加载时，D1位于M1中，因而易于读出。为读出其它数据位，该链环绕自身循环，且征用从链路模块S1使这些数据位在各链路模块间正移并使这些数据位环绕该环路循环移位。因此，为读出数据D2，其必须首先将D2旋转至M1而不破坏其它数据。
在图15C中，D1的一拷贝早已存储在S1中。在CLK1期间，只有主链路锁存器M1变为一反相器(参见图14C)，M2中的数据D2在CLK* 1处传送至M1并由M1锁存。因此，D1循环移位至S1，且D2循环移位至M1作为D* 2。在CLK2期间，只有M2变为一反相器，M3中的数据D3在CLK* 2处传送至M2并由M2锁存。类似地，在CLK3和CLK4期间，因此，在4个时钟周期之后，各主链路模块中的4个数据位沿该链循环移位一个链路模块。详言之，D2现位于M1中且可在CLK5期间读出。同时，D2的一拷贝保存在S1中以继续下一轮循环移位。因此，使4个数据位在链中循环移位一个位置需要4加1个时钟周期。换句话说，对于一保存性模式读取，将需要k(k+1)个时钟周期来读出k个数据位。对于k＝4的例子，将需要20个时钟周期。
图16A以图解方式显示图14A所示“k+1”数据锁存器栈的另一实施方案。所述k个主链路模块510分解为数个并行的支路，每一支路共享一个从链路模块520。对于k＝4的例子，其可划分成两个支路，每一支路分别具有两个主链路模块，例如M1及M2共享S1作为一个支路，而M3及M4共享S2作为第二支路。各支路中的运行类似于结合图15C所描述的单个支路。因此，在一保存性读取模式中，循环移位并读出存储在第一支路中的两个数据位D1和D2将需要2(2+1)＝6个时钟周期。第二支路中的两个数据位D3和D4与此相同。在这种情况下，与图15C所述情况下的20个时钟周期相比，读出所有4个数据位将总共需要12个时钟周期。
因此可以看出，在所需锁存器数量与自锁存器读出的速度之间存在折衷。所使用的从锁存器数量越少，循环时间越长。
图16B以图解方式显示图14A所示“k+1”数据锁存器栈的另一较佳实施方案。所述k个主链路模块510划分为若干并行支路，此与图16A中所示类似，只是所有支路共享同一从链路模块520，例如S1。对于k＝4的例子而言，可划分成两个支路，其中每一支路分别具有两个主链路模块，例如M1及M2作为一个支路，M3及M4作为第二支路。这两个支路共享同一从链路模块S1。在对第一支路进行读出时，通过M1、M2及S1进行循环移位。在对第二支路进行读出时，通过M3、M4及S1进行循环移位。在这种情况下，将需要6个时钟周期来读出D1和D2，并需要另外6个时钟周期来读出D3和D4，从而与在图16A所示情况下一样，读出4位总共需要12个时钟周期。然而，其只使用一个从链路模块520。
图17以图解方式显示从链路模块的另一较佳实施例。由于从链路模块520的数量非常小：对每一栈而言通常仅为一个，因而其可定位在处理器222(亦参见图12)中。在该较佳实施例中，该(该些)从链路模块共享早已由处理器222使用的锁存器或寄存器。
尽管已就特定实施例对本发明的各个方面进行了说明，但是应了解，本发明有权在随附权利要求书的整个范围内受到保护。

Claims (38)

1、一种非易失性存储装置，其包括：
一存储单元阵列；
一组检测放大器，其用于并行地检测所述阵列中的一组存储单元；
一组数据链路模块，其耦合至所述组检测放大器以用于临时存储与所述组存储单元相关联的数据；
所述组数据链路模块是由一第一组模块及一明显更小的第二组模块组成；
所述第一组模块存储所述相关联数据；及
第二组模块存储所述相关联数据的一双重子集；及
一控制器，其控制所述组中的各单独数据链路模块以便用其进行串行数据传输并将数据存储在其中。
2、如权利要求1所述的非易失性存储装置，其中每一单独数据链路模块皆可控制以变为一反相器或一锁存器。
3、如权利要求1所述的非易失性存储装置，其中所述第二组模块仅包含一个数据链路模块。
4、一种非易失性存储装置，其包括：
一存储单元阵列；
一组检测放大器，其用于并行地检测所述阵列中的一组存储单元；
一组数据链路模块，其耦合至所述组检测放大器以用于临时存储与所述组存储单元相关联的数据；
所述组数据链路模块是由一第一组模块及一明显更小的第二组模块组成；
所述第一组模块存储所述相关联数据；及
第二组模块存储所述相关联数据的一双重子集；及
控制构件，其用于控制所述组中的各单独数据链路模块以便用其进行串行数据传输并将数据存储在其中。
5、如权利要求4所述的非易失性存储装置，其中每一单独数据链路模块皆可控制以变为一反相器或一锁存器。
6、如权利要求4所述的非易失性存储装置，其中所述第二组模块仅包含一个数据链路模块。
7、如权利要求1所述的非易失性存储装置，其中：
所述组数据链路模块形成一数据链路模块链；
所述数据链路模块链包括一链输入及一耦合用于反馈至所述链输入的链输出；及
所述控制器控制串行数据在所述数据链路模块链内的轮转。
8、如权利要求7所述的非易失性存储装置，其中每一单独数据链路模块皆可控制以变为一反相器或一锁存器。
9、如权利要求7所述的非易失性存储装置，其中所述第二组模块包含一个数据链路模块。
10、如权利要求4所述的非易失性存储装置，其中：
所述组数据链路模块形成一数据链路模块链；
所述数据链路模块链包括一链输入及一耦合用于反馈至所述链输入的链输出；及
所述控制器控制串行数据在所述数据链路模块链内的轮转。
11、如权利要求10所述的非易失性存储装置，其中每一单独数据链路模块皆可控制以变为一反相器或一锁存器。
12、如权利要求10所述的非易失性存储装置，其中所述第二组模块包含一个数据链路模块。
13、根据权利要求1-12中任一项所述的非易失性存储装置，其中所述存储单元阵列由闪速EEPROM单元构成。
14、根据权利要求1-12中任一项所述的非易失性存储装置，其中所述存储单元阵列由NROM单元构成。
15、根据权利要求1-12中任一项所述的非易失性存储装置，其中所述存储单元阵列的各单独存储单元分别存储一个数据位。
16、根据权利要求1-12中任一项所述的非易失性存储装置，其中所述存储单元阵列的各单独存储单元分别存储多于一个数据位。
17、根据权利要求1-6中任一项所述的非易失性存储装置，其中：
所述数据链路模块形成多于一个数据链路模块链；及
每一链均包含其相关联的第一及第二组数据链路模块。
18、根据权利要求17所述的非易失性存储装置，其中所述存储单元阵列由闪速EEPROM单元构成。
19、根据权利要求17所述的非易失性存储装置，其中所述存储单元阵列由NROM单元构成。
20、根据权利要求17所述的非易失性存储装置，其中所述存储单元阵列的各单独存储单元分别存储一个数据位。
21、根据权利要求17所述的非易失性存储装置，其中所述存储单元阵列的各单独存储单元分别存储多于一个数据位。
22、根据权利要求17所述的非易失性存储装置，其中每一链的所述第二组数据链路模块均共享一共用数据链路模块。
23、根据权利要求22所述的非易失性存储装置，其中所述共用数据链路模块通过一总线链接至所述链中的每一链。
24、根据权利要求17所述的非易失性存储装置，其中：
每一数据链路模块链均包括一链输入、及一耦合用于反馈至所述链输入的链输出；及
所述控制器控制串行数据在每一所述数据链路模块链内的轮转。
25、根据权利要求24所述的非易失性存储装置，其中每一链的所述第二组数据链路模块均共享一共用数据链路模块。
26、根据权利要求25所述的非易失性存储装置，其中所述共用数据链路模块通过一总线链接至所述链中的每一链。
27、根据权利要求25所述的非易失性存储装置，其进一步包括一处理器且所述共用数据链路模块驻存于所述处理器内。
28、根据权利要求26所述的非易失性存储装置，其进一步包括一处理器且所述共用数据链路模块驻存于所述处理器内。
29、一种在一非易失性存储装置中的一链路模块链中存储N个数据项的方法，其包括：
(a)提供一包括至少N个链路模块的链，其中每一模块均可控制以表现为一反相器或一锁存器；
(b)自一与一第一链路模块对置的端部将所述N个数据项串行输入至所述链；
(c)在控制所述第一链路模块表现为一锁存器且所有中间链路模块表现为反相器的同时，将一第一数据项锁存入所述第一主链路模块；
(d)在控制一下一链路模块表现为一锁存器且所有中间链路模块表现为反相器的同时，将一下一数据项锁存入所述下一链路模块；及
(e)重复步骤(d)，直至所有N个数据项均已在所述链中被模块化为止。
30、一种在一非易失性存储装置中的一链路模块链中读取N个数据项的方法，每一链路模块均可控制以表现为一反相器或一锁存器，所示方法包括：
(a)在控制所有链路模块表现为锁存器的同时，自起始于所述第一链路模块的所述链读出一存储在所述第一链路模块中的第一数据项；
(b)在控制彼等已在先前受到读出的链路模块表现为反相器且彼等尚未受到读出的链路模块表现为锁存器的同时，读出存储在一下一链路模块中一下一数据项；及
(c)重复步骤(b)，直至所有N个数据项均已读出为止。
31、如权利要求30所述的方法，其进一步包括：
在正读出各单独数据项时，选择性地将其反相。
32、一种用于在一非易失性存储装置中读取N个数据项的方法，所述非易失性存储装置具有一用于存储所述N个数据项的链路模块链，所述链包括(N+S)个链路模块，其中N及S为整数且S大于零，且所述链的一第一链路模块反馈至一最末链路模块，所述方法包括：
(a)读出一存储在所述第一链路模块中的第一数据项；
(b)将所述N个数据沿所述链轮转一个链路模块，以使所述第一链路模块中的一数据项移位至第(N+S)个链路模块且一第i个链路模块移位至所述链中的一第(i-1)个链路模块；
(c)读出存储在所述第一链路模块中的一下一数据项；及
(d)重复步骤(b)及(c)，直至所有N个数据项均已读出为止。
33、如权利要求32所述的方法，其进一步包括：
在正读出各单独数据项时，选择性地将其反相。
34、如权利要求32所述的方法，其中所述将所述N个数据轮转一个链路模块的步骤进一步包括：
(a)将来自所述第一链路模块的所述数据项拷贝至所述第(N+S)个链路模块；
(b)将来自所述下一链路模块的所述数据项拷贝至所述最末受到拷贝的链路模块；
(c)重复步骤(b)，直至所有N个数据均已移位一个链路模块为止。
35、如权利要求34所述的方法，其进一步包括：
在正读出各单独数据项时，选择性地将其反相。
36、如权利要求34所述的方法，其中：
所述每一链路模块皆可控制以表现为一反相器或一锁存器；及
所述将来自所述下一链路模块的所述数据项拷贝至所述最末受到拷贝的链路模块的步骤包括：
控制所述最末受到拷贝的链路模块表现为一反相器而所述链中的其余链路模块表现为锁存器。
37、如权利要求36所述的方法，其进一步包括：
在正读出各单独数据项时，选择性地将其反相。
38、如权利要求29-37中任一项所述的方法，其中将所述链进一步划分成多于一个链。
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