CN1691320A

CN1691320A - 半导体内连线结构与避免其覆盖层和介电层间脱层的方法

Info

Publication number: CN1691320A
Application number: CN 200510066048
Authority: CN
Inventors: 许绍达; 郑国贤; 郑双铭; 刘宏财; 曲维正; 林俞谷; 王英郎
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2004-04-22
Filing date: 2005-04-22
Publication date: 2005-11-02
Anticipated expiration: 2025-04-22
Also published as: CN100358140C

Abstract

本发明涉及一种半导体内连线结构与避免其覆盖层和介电层间脱层的方法，所述半导体内连线结构，包含一半导体基底、一位于此半导体基底中的半导体主动元件、一低介电常数材料层、一第一与一第二导电层、以及一覆盖层。上述低介电常数材料层是位于半导体元件的上方，而第一与第二导电层则位于此低介电常数材料层中，其中第一导电层是连接至半导体的主动元件，而第二导电层则否。上述覆盖层是位于低介电常数材料层、以及第一与第二导电层上方，由于覆盖层与导电层间是具有相对于覆盖层与低介电常数材料层间较大的附着力，因此加入第二导电层将可用以减少覆盖层与低介电常数材料层以及第一与第二导电层间的接触表面发生脱层的可能性。

Description

半导体内连线结构与避免其覆盖层和介电层间脱层的方法

技术领域

本发明大体而言是有关于一种半导体内连线(interconnect)的结构及其形成方法，特别是关于一种半导体内连线结构与避免其覆盖层和介电层间脱层的方法。

背景技术

许多半导体元件中是采用低介电常数材料作为内金属介电层(intermetal dielectric layer；IMD)以减低介于金属导线间的电容。一般所谓低介电常数的介电材料是指具有低于氧化硅的介电常数、或大抵小于介电常数4.0的材料，而一般来说，低介电常数材料相对于氧化硅而言是较具多孔性(porous)、且较柔软(soft)及脆弱(weak)，并通常具有相对于邻近的结构与膜层而言有较高的热膨胀率(thermal expansion rate)以及较低的热传导性(thermal conductivity)。上述性质可能导致低介电常数材料层与其邻近的结构或膜层间有较差的附着性，因此，通常需于内金属介电层间提供一覆盖层以避免发生脱层(delamination)的疑虑。

图1是现有技术中部分的半导体内连线结构20的范例，为在一内金属介电层28上形成一覆盖层24的中间阶段的剖面图式。内金属介电层28是包含一低介电常数的介电材料层30，而此低介电常数的介电材料层30是具有铜金属的图案化导电层31形成于其中。覆盖层24的材料是包含硅和碳。内金属介电层28是形成于半导体主动元件42上方，而此半导体主动元件42则形成于半导体基底40之上或其中。此例中，上述图案化导电层31是经由另一导电路径的接触插塞43而电连接至主动元件42。

如众所知，多数材料于加热时体积会膨胀，然而即使增加同样温度却仍膨胀至不同程度，经由此种现象，我们可定义出热膨胀系数(thermal expansion coefficient)，且任何材料均具有其特有的系数。假如一种材料的热体积膨胀系数是异于另一种附着于其上的材料，则介于上述两者材料间的附着力(adhesion strength)将于某些热周期后有所削弱，此是由于当加热或冷却时，体积将各自膨胀或收缩至不同程度所导致。于图1所示的已知内连线结构中，图案化导电层31是不规则相隔，且各图案化导电层31间是具有间隔区域50。由于低介电常数的介电材料层30以及覆盖层24的热膨胀系数是差异甚远，因此当施加外部应力于覆盖层24时，覆盖层24将倾向于自内金属介电层28(主要由低介电常数的介电材料层30所构成)分层。一般的外部应力是来自于生产过程中的热循环，亦或来自后续化学机械研磨制程中经由磨擦所产生的热，并且施加于半导体内连线结构20的上表面。因此，业者需要寻求一种可避免或显著降低半导体内连线结构20中，于覆盖层24与内金属介电层28间所发生的脱层现象。

发明内容

以上所概述的问题及需求是可经由本发明所而解决。依照本发明的一特点，其是提供一种半导体内连线结构，包含：一半导体基底、一半导体主动元件、一低介电常数的介电材料层、一第一图案化导电层、一第二图案化导电层、以及一覆盖层。此半导体元件是形成于上述半导体基底之中及/或其上，而上述低介电常数的介电材料层则位于此半导体元件上。第一图案化导电层是形成于上述低介电常数的介电材料层中，并且电连接至上述半导体主动元件，而第二图案化导电层则形成于此低介电常数的介电材料层中，以作为一闲置层(dummy layer)，并且未电连接至半导体的主动元件。覆盖层是形成于上述低介电常数的介电材料层上，并且位于第一与第二图案化导电层的上方。在某些实施例中，覆盖层是较佳包含硅和碳，而其中碳所占的原子分率是大抵高于30％。根据观察，覆盖层与上述第一及第二图案化导电层之间的附着力是较覆盖层与上述低介电常数的介电材料层间的附着力为大，因此尽管第二图案化导电层是并未电连接至半导体主动元件，且并无提供电衔接的功能，然此第二图案化导电层的存在确实可用以减低过度的应力，并且避免覆盖层与低介电常数的介电材料层间的表面发生脱层的现象。

再者，尽管覆盖层并未与低介电常数的介电材料层以及第一图案化导电层的表面有实质的接触，其第二图案化导电层的加入仍可用以避免发生脱层的可能性。此例中，一阻障层(barrierlayer)(未于图2中显示)是可形成于覆盖层以及低介电常数的介电材料层之间。

依照本发明另一特点，其是提供一种半导体内连线结构，包含：一半导体基底、一半导体主动元件、一内金属介电层、以及一覆盖层。此半导体元件是形成于上述半导体基底之中及/或其上。内金属介电层是包含一低介电常数的介电材料层，其是形成于半导体主动元件的上方。一第一图案化导电层是形成于上述低介电常数的介电材料层中，并且电连接至上述半导体主动元件，第一图案化导电层是较佳包含铜。一第二图案化导电层亦形成于上述低介电常数的介电材料层中，然并未电连接至任何半导体主动元件，第二图案化导电层是较佳包含铜。覆盖层是较佳包含硅与碳，并且形成于上述内金属介电层的上方。由于覆盖层与上述第二图案化导电层之间的附着力是较覆盖层与上述低介电常数的介电材料层间的附着力为大，因此第二图案化导电层的加入将可用以减低过度的应力，并且避免覆盖层与内金属介电层间的表面发生脱层的现象。

此外，尽管覆盖层是并未与内金属介电层顶部以及第一图案化导电层的表面作实质的接触，第二图案化导电层的加入仍可避免脱层发生的可能性。此例中，一阻障层(barrier layer)(未示)是可于覆盖层以及低介电常数介电层之间形成。

本发明所述的半导体内连线结构，至少上述第一及第二图案化导电层之一是包含铜。

本发明所述的半导体内连线结构，该第二图案化导电层是包含至少一大抵为线形、矩形或圆形的片段。

本发明所述的半导体内连线结构，该第二图案化导电层是为一具有点线形或长折线形的图案层。

本发明所述的半导体内连线结构，上述低介电常数的介电材料层是具有一介电常数小于氧化硅的介电常数。

本发明所述的半导体内连线结构，该低介电常数的介电材料层是包含硅和碳。

本发明所述的半导体内连线结构，上述半导体内连线结构是位于一围绕一半导体晶片的周边区域上。

本发明所述的半导体内连线结构，该周边区域的宽度是大抵为上述半导体晶片宽度的10％。

依照本发明又另一特点，其是提供一种改善半导体内连线结构中介于覆盖层与内金属介电层间的附着性的方法。此方法是包括下列步骤，然并非必需依照如此处所述的顺序或先后。首先，将一作为内金属介电层的低介电常数介电材料层形成于一位于半导体基底中的半导体主动元件上，接着于上述低介电常数的介电材料层中形成一第一图案化导电层，并且电连接至半导体的主动元件，另外亦于此低介电常数介电材料层中形成一作为闲置层的第二图案化导电层，且并未电连接至任何半导体主动元件，最后则于上述内金属介电层上形成一覆盖层，此覆盖层是较佳包含硅和碳。由于第二图案化导电层的加入，将使得覆盖层与低介电常数的介电材料层间的整体附着力相较于当仅有第一图案化导电层存在于此低介电常数的介电材料层中的情况为大。

本发明所述的避免半导体内连线结构中覆盖层与介电层间发生脱层的方法，该第一与第二图案化导电层是包含铜。

本发明所述的避免半导体内连线结构中覆盖层与介电层间发生脱层的方法，该覆盖层是包含硅和碳。

本发明所述的避免半导体内连线结构中覆盖层与介电层间发生脱层的方法，该覆盖层是具有一介电常数大抵小于氧化硅的介电常数。

本发明所述的避免半导体内连线结构中覆盖层与介电层间发生脱层的方法，该低介电常数介电材料层是包含硅和碳。

附图说明

图1是现有技术中部分的半导体内连线结构的范例，为在内金属介电层上形成覆盖层的中间阶段的剖面图式；

图2为本发明第一实施例中，一半导体内连线结构的部分剖面图示，其所示的内连线结构是于内金属介电层上形成覆盖层的中间阶段；

图3是现有技术中部分的半导体内连线结构的侧面剖示图，其显示一具有双镶嵌结构的图案化导电层；

图4显示本发明第二实施例的半导体内连线结构的部分侧面剖示图；

图5为本发明第三实施例的半导体内连线结构的部分侧面剖示图；

图6为一半导体晶片的俯视图，其是描述本发明所述的实施例中的半导体内连线结构；

图7a至图7e是举例绘示部分图案化导电层的剖面图示。

具体实施方式

大体而言，本发明是于一实施例中提供一种在半导体内连线结构中用以增进内金属介电层以及与其接触的覆盖层间的附着力的结构与方法。图2为本发明第一实施例中，一半导体内连线结构20的部分剖面图示，其所示的内连线结构20是于一内金属介电层28上形成一覆盖层24的中间阶段。在第一实施例中，内金属介电层28是包含具有一第一图案化导电层31形成于其中的低介电常数的介电材料层30。覆盖层24的材质是较佳包含硅和碳。内金属介电层28是形成于半导体主动元件42的上方，而此半导体主动元件42则形成于一半导体基底40之上及/或其中。在第一实施例中，半导体主动元件42可为一具有栅电极的晶体管，而半导体主动元件42是需电连接至其它的相似元件以提供电效，并可于其它实施例中变更为例如包含但不限于栅电极、晶体管、电容、电阻、导体或上述的组合。第一图案化导电层31是接由一传导途径例如接触插塞43而电连接至半导体元件42，如图2所示。结构中加入第二图案化导电层32，其是并未电连接至其它半导体的主动元件，至少未连接于上述中已借由第一图案化导电层所连接的半导体主动元件42。第二图案化导电层32的作用是如同一闲置导电层，而此闲置导电层32是可接地以避免产生杂散电场(stray electric field)。如以下所详述，加入闲置导电层32将可用以避免覆盖层24与内金属介电层28间的表面发生脱层的可能性。

低介电常数的介电材料层30是可为任何合适的低介电常数材料，包含但不限于例如：Black Diamond、掺氟硅玻璃(FSG)、碳氧化硅(SiO_xC_y)、旋涂式玻璃(spin-on-glass；SOG)、旋涂式高分子(spin-on-polymer)、Dow chemical所生产的SILK^TM、Honeywell所出品的FLARE^TM、JSR Micro，Inc.所出品的LKD(low-k dielectric)、经氢化的碳氧化硅(SiCOH)、非晶形硅氢(amorphous hydrogenated silicon；a-Si:H)、氮氧化硅(SiO_xN_y)、碳化硅(SiC)、掺氧碳化硅材料(SiCO)、掺氢碳化硅材料(SiCH)、上述的化合物(compound)、复合物(composite)或其组合物(composition)。覆盖层24可由任何多种不同含硅和碳的合适材料所构成，包含但不限于例如：碳化硅(SiC)、掺氮的碳化硅材料(SiCN)、具有至少30％碳原子分率的硅-碳化合物、掺碳的氮化硅(SixNyCx)、上述材料的复合物或组合物。图案化导电层31、32是可由各种合适的导电材料所构成，包含但不限于例如：金属氮化物、金属合金、铜、铜合金、铝、铝合金、金、金合金、上述材料的复合物或其组合。于一较佳实施例中，第二图案化导电层32是较佳使用与第一导电层31相同的材料及步骤而形成，然而在其它实施例中，第二图案化导电层32亦可由异于第一图案化导电层31的材料所形成。接触插塞43是较佳由铜金属所构成，但亦可由其它材料而形成。尽管一般用于连接半导体主动元件42的接触插塞43是通常使用一异于第一图案化导电层31的材料，然而本领域技术人员是可预期接触插塞43亦可使用与第一图案化导电层31相同的材料，以制造连接至半导体主动元件42的导线(例如单镶嵌结构、双镶嵌结构)。

在形成半导体内连线结构20的过程中，于内金属介电层28中形成图案化导电层31与32之前，其可能需要减缓或甚至停止内金属介电层28以及介电层44的界面的蚀刻现象，因此，亦可能将设置另一介电层(图2中未示)于内金属介电层28与介电层44之间，其具有相对于内金属介电层28较高的抗性以提供阻碍蚀刻的较佳能力，而某些介电层具有例如氮化硅、碳化硅、氮氧化硅(SiON)、掺碳的氧化硅材料(SiOC)或上述材料的组合，是为此介电层材料的合适选择。

于本发明一较佳实施例中，低介电常数的介电材料层30是由Applied Materials，Inc.所生产的Black Diamond^TM所构成，而图案化导电层31、32则由铜或铜合金(较佳亦包含一阻障层，未示)所组成，覆盖层24是较佳为碳化硅(如Applied Materials，Inc.所生产的BLOk^TM)。而经由试验发现，位于内金属介电层28中的Black Diamond材料(低介电常数材料30)以及BLOk^TM材料(碳化硅覆盖层24)之间的附着力可约弱于铜导电层31、32与BLOk^TM材料(碳化硅覆盖层24)之间的附着力五倍。例如，一已知结构(不具闲置导电层32)，其具有由BLOk^TM材料所构成的覆盖层24、铜所构成的第一导电层31、以及由Black Diamond^TM所构成的低介电常数的介电材料层30，将此结构进行四点弯曲测试(four-point bending test)，于铜/BLOk界面所量测的附着力约24.80J/m²，而Black Diamond/BLOk界面所量测的附着力则约仅有5.01J/m²。因此，依照本发明的实施例可借由增加闲置导电层32以增加铜/碳化硅的界面范围，并因而减少低介电常数内金属介电层/碳化硅介电范围的附着力，以大大地增强具有低介电常数的内金属介电层28与碳化硅覆盖层24之间的整体界面强度。

图2中，第二图案化导电层32的切面的宽度与数量(沿其侧面剖示图所观察)亦是增进覆盖层24与内金属介电层28间的附着力效能的关键。首先，第二图案化导电层32以及第一图案化导电层31是通常于相同制程步骤中形成，因此第二图案化导电层32的切面的宽度是大抵与第一图案化导电层31的切面的宽度相同，或大抵于20％的变异范围内。再者，尽管第二图案化导电层32的加入表示覆盖层与金属接触的范围增加，进而增加其附着力，然而所增加的数量或范围太过则将导致其它问题，此是因为当暴露于内金属介电层28中的金属区域过多，则后续于内金属层间介电层28的表面实施化学机械研磨制程时，于金属区域所产生的腐蚀将愈趋严重，并造成与后续制程中所沉积的覆盖层24有极差的附着性。

本发明中，内金属介电层28中的闲置导电层32亦需作适当分配以兼顾上述考量：最小的腐蚀可能性以及最大的附着力增效。在两图案化导电层31之间，假使覆盖层与闲置导电层32接触的总和面积相对于两图案化导电层31间的总面积的范围比例是介于20～80％间，则附着力的增强将相当显著，而腐蚀的可能性亦仍可容许的。具体地说，以效能来看，是以大抵为50％的范围比例为最佳。

图3是已知一半导体内连线结构20的部分侧面剖示图，其是显示一具有双镶嵌结构的图案化导电层31。图4则显示本发明第二实施例的半导体内连线结构20的部分侧面剖示图。此第二实施例实质上是同于第一实施例(图2)，除了其中是具有至少部分第一图案化导电层31形成如一双镶嵌结构(视图4)。一或一以上的图案化闲置导电层32可于其它实施例中形成双镶嵌结构，只要其不与半导体主动元件42电连接。

图5是本发明第三实施例的半导体内连线结构20的部分侧面剖示图，其具有图案化闲置导电层32以增加内金属介电层28与覆盖层24之间的附着力。在此第三实施例中，第一图案化导电层31是直接(例如使用铜金属)电连接至半导体主动元件42。

此包含图案化闲置导电层的结构是可用以增进内金属介电层与覆盖层之间的附着力，且于下列两种情况下是特别需要：其中之一为用于半导体晶片的外围区域，而另一则用于半导体内连线的较上层。首先，半导体晶片的外围区域总是于半导体晶片的制造过程中遭受最大的应力改变，因而特别需要一种有效增强膜层间的附着力的设计。

参照图6，半导体晶片50的外围区域52是定义为由一具有宽度W约为或稍大于半导体晶片50宽度的10％的窄带或区域。此处所提供的半导体晶片50是可能为矩形而并非为正方形，因此外围区域的宽度W可为占有半导体晶片一或另一方向尺寸的10％，或为占有上述方向尺寸的平均值的10％。再者，在半导体晶片的制造过程中，当进行切片或分隔时，半导体晶片50的转角54处则总是遭受相对于外围区域52的其它范围有较大的应力，因此本发明的结构应用在此处具有最佳的成效。

如上所述，窄带或区域52可包含或仅包含多数的半导体内连线结构20，而每一半导体内连线结构20是与位于半导体晶片50中一或一以上的其它元件电相连，此半导体晶片50是如同一特殊电路或区块而一并作用，例如一存储器、处理器、计数器、电压源或诸如此类。位于外围区域52上或其中的半导体内连线结构20，其通常由于在半导体晶片50中或其上制造多元件的过程中，压力逐渐累积升高，因而遭受非常高的应力。由于在内连线结构20中加入图案化闲置导电层32，因此内金属介电层以及覆盖层之间的附着力增加，而脱层的问题亦可避除。

当此包含用以增加内金属介电层与覆盖层间的附着力的闲置导电层的结构用于半导体内连线的较上层时，亦具有相当的效用。半导体内连线结构是经常根据其设计而形成数个层别，在制造过程中，位于较上方的膜层是遭受多于其位于较下方的膜层所受的应力，因此本发明是较佳为应用在较上方的内连线膜层，例如，半导体晶片最上两层的内连线(例如顶部层以及位于其下方的一膜层)是为最佳实施本发明之处。

尽管图案化导电层31、32是于图2、图4以及图5的侧视剖面图中显示如分离的线条，其是实际的导电层经图案化后形成如具有一或一以上的线形或矩形的片段。图7a至图7e是举例绘示一些图案化导电层的上示图，而图7a至图7e中每一长折线亦显示图2、图4以及图5中的侧面剖示。通常如图7a所示的具有数个单独线条的形状，或者如图7b所示的具有数个线条片段，且至少两个线条片段实质连接的形状是最常使用。在某些情形下，导电层可图案化如矩形的近似形状，亦或如圆化的形状，例如分别如图7c及图7d所示。而有时导电层甚至可图案化如图7e中类似放大的长折线或点线的形状，而所有的片段是较佳为同时制造。所有上述的实施例是仅用以说明本发明的图案化导电层的部分差异，而并非用以限定本发明。

以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。

附图中符号的简单说明如下：

20：内连线结构

24：覆盖层

28：内金属介电层

30：介电材料层

31：图案化导电层

32：闲置导电层

40：半导体基底

42：半导体主动元件

43：接触插塞

44：介电层

50：半导体晶片

52：半导体晶片的外围区域

54：导体晶片的转角处 W：半导体晶片外围区域的宽度

Claims

1、一种半导体内连线结构，其特征在于所述半导体内连线结构包含：

一半导体基底；

一半导体主动元件，其位于该半导体基底中；

一低介电常数的介电材料层，其位于该半导体主动元件上方；

一第一图案化导电层，位于该低介电常数的介电材料层中，而该第一图案化导电层是与该半导体主动元件电连接；

一第二图案化导电层，位于该低介电常数的介电材料层中，且该第二图案化导电层未与上述半导体主动元件电连接；以及

一覆盖层，位于该低介电常数的介电材料层以及该第一与第二图案化导电层的上方。

2、根据权利要求1所述的半导体内连线结构，其特征在于：至少上述第一及第二图案化导电层之一是包含铜。

3、根据权利要求1所述的半导体内连线结构，其特征在于：该第二图案化导电层是包含至少一为线形、矩形或圆形的片段。

4、根据权利要求1所述的半导体内连线结构，其特征在于：该第二图案化导电层是为一具有点线形或长折线形的图案层。

5、根据权利要求1所述的半导体内连线结构，其特征在于：该覆盖层是包含硅和碳。

6、根据权利要求5所述的半导体内连线结构，其特征在于：该覆盖层是包含至少30％的碳原子含量。

7、根据权利要求1所述的半导体内连线结构，其特征在于：上述低介电常数的介电材料层是具有一介电常数小于氧化硅的介电常数。

8、根据权利要求1所述的半导体内连线结构，其特征在于：该低介电常数的介电材料层是包含硅和碳。

9、根据权利要求1所述的半导体内连线结构，其特征在于：上述半导体内连线结构是位于一围绕一半导体晶片的周边区域上。

10、根据权利要求9所述的半导体内连线结构，其特征在于：该周边区域的宽度是上述半导体晶片宽度的10％。

11、一种避免半导体内连线结构中覆盖层与介电层间发生脱层的方法，其特征在于所述避免半导体内连线结构中覆盖层与介电层间发生脱层的方法包括：

于一半导体主动元件的上方形成一作为上述介电层的低介电常数介电材料层，该半导体主动元件是位于一半导体基底中；

于该低介电常数介电材料层中形成一第一图案化导电层，该第一图案化导电层是电连接至该半导体主动元件；

于该低介电常数介电材料层中形成一第二图案化导电层，该第二图案化导电层是并未电连接至上述半导体主动元件；以及

于介电层、该第一图案化导电层以及该第二图案化导电层上形成一覆盖层。

12、根据权利要求11所述的避免半导体内连线结构中覆盖层与介电层间发生脱层的方法，其特征在于：该第一与第二图案化导电层是包含铜。

13、根据权利要求11所述的避免半导体内连线结构中覆盖层与介电层间发生脱层的方法，其特征在于：该覆盖层是包含硅和碳。

14、根据权利要求11所述的避免半导体内连线结构中覆盖层与介电层间发生脱层的方法，其特征在于：该覆盖层是具有一介电常数小于氧化硅的介电常数。

15、根据权利要求11所述的避免半导体内连线结构中覆盖层与介电层间发生脱层的方法，其特征在于：该低介电常数介电材料层是包含硅和碳。