[go: up one dir, main page]

CN1664956A - 半导体存储装置中的延迟锁定回路及其时钟锁定方法 - Google Patents

半导体存储装置中的延迟锁定回路及其时钟锁定方法 Download PDF

Info

Publication number
CN1664956A
CN1664956A CN2004100966846A CN200410096684A CN1664956A CN 1664956 A CN1664956 A CN 1664956A CN 2004100966846 A CN2004100966846 A CN 2004100966846A CN 200410096684 A CN200410096684 A CN 200410096684A CN 1664956 A CN1664956 A CN 1664956A
Authority
CN
China
Prior art keywords
signal
clock signal
rising edge
clock
dll
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2004100966846A
Other languages
English (en)
Other versions
CN100452241C (zh
Inventor
金敬勋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN1664956A publication Critical patent/CN1664956A/zh
Application granted granted Critical
Publication of CN100452241C publication Critical patent/CN100452241C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0816—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/091—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector using a sampling device
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/095—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using a lock detector
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Pulse Circuits (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

一种用以产生一延迟锁定的时钟信号的延迟锁定回路(DLL)，其包含一比较器使能信号产生器，用于产生一比较器使能信号以响应一复位信号以及多个时钟除频信号；一半锁检测器，用于产生半锁检测信号以响应该比较器使能信号；一相位比较器，由比较器使能信号所使能，用以接收一上升沿时钟信号及一反馈时钟信号，以比较该上升沿时钟信号及反馈时钟信号的相位并输出该比较结果；以及一DLL产生器，用于产生延迟锁定的时钟信号以响应该比较结果，其中该比较器使能信号是通过将复位信号的脉冲宽度扩大一预定量所产生。

Description

半导体存储装置中的延迟锁定回路及其时钟锁定方法
技术领域
本发明相关于一种延迟锁定回路(DLL)；尤其相关于一种能够被稳定地预置以响应复位信号的DLL。
背景技术
一般而言，系统或电路的时钟信号被用作同步执行时序及保证无误的高速操作的参考信号。
当一外部时钟信号输入至半导体存储装置用作内部时钟信号时，因为外部时钟信号在输入到半导体存储装置被迟延，在外部时钟信号及内部时钟信号间便产生时钟脉冲相位差。因此，已经提出了各种装置用于将内部时钟信号与外部时钟信号同步。
举例而言，相位锁定回路(PLL)及延迟锁定回路(DLL)已经被开发以使内部时钟信号与外部时钟信号同步。
然而，由于DLL比PLL受噪声的影响小，故DLL广泛地用于同步半导体存储装置，例如同步动态随机存取内存(SDRAM)或二倍数据速率(DDR)SDRAM等中。
图1为包含于一传统DDR SDRAM中的传统DLL的块图。
如图所示，传统DLL包含一时钟缓冲单元101、一时钟除频器102、一相位比较器103、一延迟控制器104、一延迟线单元105、一虚延迟线单元106、一延迟模块107及一输出缓冲器108。
时钟缓冲单元101接收一外部时钟信号CLK及一该外部时钟信号CLK的反相信号，即外部时钟限制信号/CLK，通过缓冲该外部时钟信号CLK及该外部时钟限制信号/CLK产生，以产生一上升沿时钟信号rclk及一下降沿时钟信号fclk。
时钟除频器(divider)102接收该上升沿时钟信号rclk，通过将该上升沿时钟信号rclk除以N的方式产生一参考时钟信号ref及一延迟监视时钟信号dly_in。其中N为自然数。
相位比较器103接收该参考时钟信号ref及一由延迟模块107输出的反馈时钟信号fb_clk，并将该反馈时钟信号fb_clk之一上升沿与一该参考时钟信号ref的反相信号(即一参考时钟限制信号/ref)的上升沿比较，并输出该比较结果至该延迟控制器104。
延迟控制器104依该相位比较器103的比较结果控制延迟线单元105及虚延迟线单元106的延迟量。
延迟线单元105接收上升及下降沿时钟信号rclk及fclk，以将该接收的信号延迟一预定延迟时间。此处如上面所提到的，预定延迟时间是由延迟控制器104依该相位比较器103的比较结果而控制的。
同样地，虚延迟线单元106接收该延迟监视时钟信号dly_in，并将该延迟监视时钟信号延迟以一预定延迟时间。这里，如上面所提到的，预定延迟时间是由延迟控制器104依相位比较器103的比较结果所控制，虚延迟线单元106的结构与延迟线单元105的结构相同，但是虚延迟线单元106所用的功率小于延迟线单元105所用的功率，这是因为虚延迟线单元106接收时钟除频信号即该延迟监视时钟信号dly_in。
延迟模块107对虚延迟线单元106的一输出信号加以延迟，以输出反馈时钟信号fb_clk。此处，延迟模块107的延迟量与外部时钟信号CLK通过传统DLL待由输出缓冲器108输出时产生的延迟量。
输出缓冲器108与自延迟线单元105输出的时钟信号同步地输出数据。
图2为传统DLL的操作时序图。
若反馈时钟信号fb_clk及参考时钟信号ref输入至相位比较器103，则相位比较器103将反馈时钟信号fb_clk的上升沿与参考时钟限制信号/ref的上升沿加以比较。如上所述，延迟线单元105及虚延迟线单元106的延迟量依相位比较器103的比较结果而控制。
若传统DLL在起始状态时的操作频率低，那么反馈时钟信号fb_clk之一上升沿领先一参考时钟限制信号/ref之一上升沿时间周期t1。因此，反馈时钟信号fb_clk应延迟时间周期t1，以与参考时钟限制信号/ref同步。因此，延迟控制器104增加延迟线单元105及虚延迟线单元106的延迟量。
另一方面，若传统DLL在起始状态时的操作频率高，那么反馈时钟信号fb_clk之一上升沿落后参考时钟限制信号/ref一时间周期t2。因此，延迟线单元105及虚延迟线单元106的延迟量应减少一时间周期t2。
不过，在起始状态延迟线单元105及虚延迟线单元106的延迟量分别被设定为最小延迟量，故参考时钟限制信号/ref及反馈时钟信号fb_clk的上升沿不能同步。也即，参考时钟限制信号/ref及反馈时钟信号fb_clk的上升沿之间的时间周期t2不能通过控制延迟线单元105及虚延迟线单元106的延迟量得到补偿。因此，由于时钟脉冲相位差现象是不可补偿的，可补偿的传统DLL不能产生一延迟锁定的时钟信号。
此外，传统DLL被一外部芯片组输入的复位信号所复位。此复位信号被输入至时钟除频器102，并对时钟除频器102及延迟控制器104加以复位。
然而，由于复位信号的脉冲宽度窄，故用于复位传统DLL的操作不能稳定进行。也即，如果该复位信号被输入到该传统的DLL，该相位比较器不应被操作，原因在于输入至相位比较器103的参考时钟限制信号/ref及反馈时钟信号fb_clk都没有产生。然而，若反馈时钟信号fb_clk可以由于该复位信号的窄脉冲宽度而产生，相位比较器103可能不正常操作。
此外，传统DLL包含时钟除频器102，用以提供时钟信号，即延迟监视时钟信号dly_in及参考时钟信号ref。延迟监视时钟信号dly_in及参考时钟信号ref分别输入至虚延迟线105及相位比较器103。由于参考时钟信号ref为一上升沿时钟信号rclk的除频的信号，参考时钟信号ref的频率低于上升沿时钟信号rclk的频率。因此相位比较器103的相位比较操作的执行频率下降。相位比较器103的上述操作适于以低操作频率进行。然而传统DLL不适用于在高操作频率操作的半导体存储装置，因为在该高操作频率时该相位比较操作应更频繁地执行。
发明内容
鉴于上述，本发明的一目的即在于提供一种能防止不可补偿的时钟脉冲相位差被产生的延迟锁定回路(DLL)，其能稳定操作在一高操作频率下，并稳定地执行一复位操作。
根据本发明的一个方面，提供了一种用以产生一延迟锁定的时钟信号的DLL，其包含一比较器使能信号产生器，用于产生一比较器使能信号以响应一复位信号以及多个时钟除频信号；一半锁检测器，用于产生半锁检测信号以响应该比较器使能信号；一相位比较器，由比较器使能信号所使能，用以接收一上升沿时钟信号及一反馈时钟信号，以比较该上升沿时钟信号及反馈时钟信号的相位并输出该比较结果；以及DLL产生器，用于产生延迟锁定的时钟信号以响应该比较结果，其中该比较器使能信号是通过将复位信号的脉冲宽度扩大一预定量所产生。
附图说明
通过下述优选实施例的描述与附图的结合，本发明的上述及其它目的和特征将变清楚，其中：
图1为一传统DDR SDRAM中一传统DLL的块图；
图2为图1中传统DLL的操作的时序图；
图3为根据本发明一优选实施例的DLL的块图；
图4为图3中时钟除频器的电路示意图；
图5为图3中比较器使能信号产生器的电路示意图；
图6为图3中半锁检测器的电路示意图；
图7为图3中相位比较器及一延迟控制器的电路示意图；
图8为图7中相位比较器的操作时序图；及
图9为图3中DLL的操作时序图。
具体实施方式
以下，将参照附图详细描述根据本发明的用于半导体存储装置的延迟锁定回路(DLL)。
图3为根据本发明优选实施例的延迟锁定回路(DLL)的块图。
如图所示，该DLL包含一时钟缓冲单元301、一时钟除频器302、一比较器使能信号产生器303、一半锁检测器304、一相位比较器305、一延迟控制器306、一延迟线单元307、一延迟模块308及一输出缓冲器309。
时钟缓冲单元301接收一外部时钟信号CLK及一该外部时钟信号CLK的反相信号，即外部时钟限制信号/CLK，通过缓冲外部时钟信号CLK及外部时钟限制信号/CLK以产生一上升沿时钟信号rclk及一下降沿时钟信号fclk。
时钟除频器302接收上升沿时钟信号rclk，以产生第一至第三时钟除频信号clk_v4_p1、clk_v4_p2及clk_v8。第一及第二时钟除频信号clk_v4-p1及clk_v4_p2由对上升沿时钟信号rclk除以4的方式产生；而第三时钟除频信号clk_v8则为对上升沿时钟信号rclk除以4的方式产生。
此处，第一及第二时钟除频信号clk_v4_p1及clk_v4_p2的每一时钟周期皆等于外部时钟信号CLK的四个时钟周期。在外部时钟信号CLK的一时钟周期内时，第一及第二时钟除频信号clk_v4_p1及clk_v4_p2为逻辑高电平；并在外部时钟信号CLK的三个时钟周期内时为逻辑低电平。同样地，第三时钟除频信号clk_v8的一时钟周期等于外部时钟信号CLK的八个时钟周期，在外部时钟信号CLK的一时钟周期内此第三时钟除频信号clk_v8为逻辑高电平状态，并在外部时钟信号CLK的七个时钟信号期间，为逻辑低电平状态。
比较器使能信号产生器303接收第二及第三时钟除频信号clk_v4_p2及clk_v8，以产生一比较器使能信号cmp_en。
半锁检测器304接收第二时钟除频信号clk_v4_p2、该比较器使能信号cmp_en及由相位比较器305输出的一比较信号out1，用以产生一半锁检测信号semi_lock。
相位比较器305接收由延迟模块308输出的一反馈时钟信号、用以产生比较信号out1的上升沿时钟信号rclk及半锁检测信号semi_lock，及多个右移控制信号及左移控制信号，即第一右移控制信号sr1、第二右移控制信号sr2、第一左移控制信号sl1及第二左移控制信号sl2。
延迟控制器306基于该第一及第二右移控制信号sr1及sr2与第一及第二左移信号sl1、sl2控制延迟线单元307的延迟量。
延迟线单元307对上升沿时钟信号rclk及下降沿时钟信号fclk延迟一预定延迟时间，以产生延迟锁定时钟信号，即一延迟锁定上升沿时钟信号rclk_dll及一延迟锁定下降沿时钟信号fclk_dll。此处如上所述，预定延迟时间由延迟控制器306基于第一及第二右移控制信号sr1及sr2与第一及第二左移控制信号sl1及sl2来确定。
延迟模块308对延迟锁定上升沿时钟信号rclk_dll加以延迟，以输出该延迟的延迟锁定上升沿时钟信号rclk_dll作为反馈时钟信号fb_clk。此处，延迟模块308的延迟量相同于外部时钟控制信号CLK在通过传统DDL直到由缓冲器108输出为止时产生的延迟量。
输出缓冲器309同步于延迟锁定的上升沿及下降沿时钟信号rclk_dll及fclk_dll而输出数据。
图4为图3中时钟除频器302的电路示意图。
如图所示，时钟除频器302包含第一至第三D型正反器(flip-flop)411至413及多个逻辑门，即第一至第六反相器I1到I6及第一及第三NAND门ND1至ND3。
第一及第二D型正反器411及412通过它们的时钟输入端接收上升沿时钟信号rclk。第一D型正反器的一数据端接收第五反相器I5的输出端，并输出第一D型正反器输出信号dff1。此处，第五反相器的一输入端连接至第二D型正反器412的一输出端及第三D型正反器413的一时钟输入端。
第二D型正反器412的数据端接收第一D型正反器输出信号dff1，以输出第二D型正反器输出信号dff2。
第三D型正反器413的一数据端接收第六反相器I6，该反相器I6的输入端连接至第三D型正反气器413的一输出端，该第三D型正反器413输出端则输出第三D型正反器输出信号dff3。
第一反相器I1反相第一D型正反器输出信号dff1，并且第一NAND门ND1对第一反相器I1及第二D型正反器dff2的输出信号执行一逻辑NAND运算。第二反相器I2对第一NAND门ND1的一输出信号加以反相，以输出第二时钟除频信号clk_v4_p2。
第二NAND门ND2对第一及第二D型正反器输出信号dff1及dff2执行一逻辑NAND运算，及第三反相器I3反相第二NAND门ND2的一输出信号，以输出第一时钟除频信号clk_v4_p1。
同样地，第三NAND门ND3对第三D型正反器dff3及第一时钟除频信号clk_v4_p1执行一逻辑NAND运算，第四反相器I4反相第三NAND门ND3的一输出信号，以输出第三时钟除频信号clk_v8。
图5为图3中比较器使能信号产生器303的电路示意图。
比较器使能信号产生器303通过扩大一复位信号rst的脉冲宽度而产生比较器使能信号cmp_en。
比较器使能信号cmp_en用于未正常操作的DLL，所述未正常操作是由于在复位信号被输入该DLL后仍存在一时钟信号的原因。此处，所述存在的时钟信号包含DLL在复位信号rest输入至DLL后仍被激活的DLL的任何时钟信号。因此，比较器使能信号cmp_en的脉冲宽度需等于一时钟信号输入至延迟线单元307通过延迟模块308及相位比较器305时所产生的时间延迟。
如图所示，具体而言，比较器使能信号产生器303包含第一锁存器501、第二锁存器502、第七至第十一反相器I7至I11、第一传输门TR1、第二传输门TR2及第一p沟道金属氧化物半导体(PMOS)晶体管MP1。
若复位信号rst输入至第七反相器I7，则第一PMOS晶体管MP1导通，因此，比较器使能信号cmp_en变为逻辑低电平。
其后，若第二除频信号clk_v4_p2使第一传输门TR1导通，则第一锁存器501的一输出信号变为逻辑高电平。接着，第二传输门TR2被第三除频信号clk_v8所导通，第二锁存器502的一输出信号变为逻辑高电平，结果是比较器使能信号cmp_en变为逻辑高电平。
图6为图3中半锁检测器304的电路示意图。
如图所示，半锁检测器304包含第三锁存器601、第四NAND门ND4、第二PMOS晶体管MP2、第一n沟道金属氧化物半导体(NMOS)晶体管MN1、第二NMOS晶体管MN2及第十二至第十四反相器I12至I14。
若比较器使能信号cmp_en为逻辑低电平，第二PMOS晶体管MP2被导通，接着半锁检测信号semi_lock变为逻辑低电平。其后，若比较器使能信号cmp_en变为逻辑低电平，那么第二PMOS晶体管MP2被截止。因此，半锁检测信号semi_lock为比较信号out1所控制。
图7所示为相位比较器305及延迟控制器306的电路示意电路图。
如图所示，相位比较器305包含第四至第六D型正反器3051至3053、两个多路复用器及多个逻辑门。延迟控制器306包含一T型正反器3061及多个逻辑门。
相位比较器305在比较器使能信号cmp_en被激活为逻辑高电平时开始被操作。
第四D型正反器3051比较上升沿时钟信号rclk及反馈时钟信号fb_clk的上升沿，以确定在延迟线单元307中右移或左移上升沿时钟信号rclk及下降沿时钟信号fclk的上升沿。第五及第六D型正反器3052及3053确定右移或左移操作的速度。
也即，若上升沿时钟信号rclk的上升沿领先反馈时钟信号fb_clk的上升沿，第三D型正反器3051的一输出信号，即比较信号out1变为逻辑低电平。换句话说，若反馈时钟信号fb_clk的上升沿落后上升沿时钟信号rclk的下降沿，则比较信号out1变为逻辑高电平。因此，即使反馈时钟信号fb_clk的上升沿领先上升沿时钟信号的上升沿，延迟线单元307仍可通过延迟上升沿时钟信号rclk直至反馈时钟信号fb_clk的上升沿落后上升沿时钟信号rclk的下降沿为止从而对反馈时钟信号fb_clk加以延迟。
同样地，第五D型正反器3052比较反馈时钟信号fb_clk的上升沿及一延迟的上升沿时钟信号(上升沿时钟信号rclk的延迟信号)。并且，第六D型正反器3053比较上升沿时钟信号rclk及一延迟的反馈时钟信号(反馈时钟信号fb_clk的延迟信号)的上升沿。
图8为图7中相位比较器305的操作的时序图。
如例1及例2所示，当反馈时钟信号fb_clk的上升沿及上升沿时钟信号rclk的上升沿的差距小于一预定长度时，第二除频时钟信号clk_v4_p2输入至T型正反器3061，以便缓慢移动反馈时钟信号fb_clk的相位。另一方面，例2、例3、例4或例5中，即当反馈时钟信号fb_clk的上升沿与上升沿时钟信号rclk的上升沿差距大于该预定长度时，上升沿时钟信号rclk便输入至T型正反器3061，从而快速移动反馈时钟信号fb_clk的相位。
同时，若半锁检测信号semi_lock为逻辑低电平时，该两个多路复用器便输出一电源供应电压VDD及一地电压GND。若半锁检测信号semi_lock变为逻辑高电平，则两个多路复用器传输第四D型正反器3051的输出信号。
图9为DLL的操作的时序图。
假如复位信号rst被输入，比较器使能信号cmp_en变为逻辑低电平。因此，当比较器使能信号cmp_en变为逻辑低电平时，半锁检测器304、延迟线单元307及相位比较器305被复位，并且因此，半锁检测器304、延迟线单元307及相位比较器305的输入信号在比较器使能信号cmp_en为逻辑低电平时被忽略。其后，若比较器使能信号cmp_en变为逻辑高电平，则半锁检测器304、延迟线单元307及相位比较器305正常操作以响应它们的输入信号。
如上所述，根据本发明的DLL能够以高于传统DLL的频率执行相位比较操作，并且能够防止DLL起始状态时产生不可补偿的时钟脉冲相位差。此外，DLL可无误地稳定执行复位操作，并可因DLL不包括虚延迟线而减少功率消耗。
本申请案包含与2004年3月5日提申的韩国专利申请案2004-14910相关的主题，其全部内容被并入本案中以供参阅。
虽然本发明已以特定实施例说明于上，很明显熟悉该技术者可以在不偏离本发明的精神及范围的条件下对本发明加以各种变化和修改，其中本发明的精神及范围由后面的权利要求来限定。
本案摘要附图的元件符号简单说明：
301  时钟缓冲单元
302  时钟除频器
303  比较器使能信号产生器
304  半锁检测器
305  相位比较器
306  延迟控制器
307  延迟线单元
308  延迟模块
309  输出缓冲器
411  第一D型正反器
主要元件符号说明
101               时钟缓冲单元
102               时钟除频器
103               相位比较器
104、306          延迟控制器
105               延迟线单元
106               虚延迟线单元
107               延迟模块
108               输出缓冲器
501               第一锁存器
502               第二锁存器
601               第三锁存器
3051              第四D型正反器
3052              第五D型正反器
3053              第六D型正反器
3061              T型正反器

Claims (9)

1.一种延迟锁定回路(DLL)，用以产生一延迟锁定时钟信号，其包含：
一比较器使能信号产生器，用于产生一比较器使能信号以响应一复位信号及多个时钟除频信号；
一半锁检测器，用于产生一半锁检测信号以响应该比较器使能信号；
一相位比较器，其由比较器使能信号所使能，用以接收一上升沿时钟信号及一反馈时钟信号，以比较该上升沿时钟信号及该反馈时钟信号的相位，并输出该比较结果；及
一DLL产生器，用于产生延迟锁定时钟信号以响应该比较结果；
其中该比较器使能信号是通过将复位信号的脉冲宽度扩大一预定量所产生。
2.根据权利要求1所述的DLL，其中如果该比较器使能信号被激活，该相位比较器输出该比较结果以响应该半锁检测信号。
3.根据权利要求2所述的DLL，其中该DLL产生器包含：
一时钟缓冲器，接收一外部时钟信号，以产生该上升沿时钟信号及一下降沿时钟信号；
一时钟除频器，用以通过对该上升沿时钟信号除频而产生该多个时钟除频信号；
一延迟线单元，用以通过延迟该上升沿时钟信号及该下降沿时钟信号产生该延迟锁定时钟信号，以响应多个右移信号及左移信号；
一延迟线单元控制器，用以产生多个右移信号及左移信号；及
一延迟模块，其延迟该延迟锁定时钟信号以产生该反馈时钟信号。
4.根据权利要求3所述的DLL，其中该比较器使能信号产生器包含：
第一传输门，用以传输一功率供应电压以响应该多个时钟除频信号之一；
一NAND门，用以接收该复位信号及该第一传输门的一输出信号；
一反相器，与该NAND门并联连接；
第二传输门，用以传输该NAND门的一输出信号以响应该多个时钟除频信号之一；及
一锁存器，用以输出处于第一逻辑状态的半锁检测信号以响应该复位信号及该第二传输门的一输出信号。
5.根据权利要求4所述的DLL，其中该半锁检测器包含：
一PMOS晶体管，用以接收该比较器使能信号；
第一NMOS晶体管，用以接收该多个时钟除频信号之一，并连接至该PMOS晶体管；
一逻辑门，用以接收该相位比较器一输出信号及该比较器使能信号；
第二NMOS晶体管，用以接收该逻辑门单元的一输出信号；及
一锁存器，锁存该第一NMOS晶体管及该PMOS晶体管的漏极的一输出信号，以输出该半锁检测信号。
6.根据权利要求5所述的DLL，其中该相位比较器包含：
第一D型正反器，其接收该反馈时钟信号及该上升沿时钟信号，以确定是否对该延迟线单元右移或左移一延迟量；及
第二及第三D型正反器，其接收该反馈时钟信号及该上升沿时钟信号，以确定移动该延迟线单元的延迟量的速度。
7.根据权利要求6所述的DLL，其中该第一D型正反器通过一数据端接收该反馈时钟信号，并通过一时钟输入端接收该上升沿时钟信号。
8.根据权利要求7所述的DLL，其中该相位比较器还包含一多路复用器，用以输出该电源供应电压之一及该第一正反器的一输出信号以响应该半锁检测信号。
9.根据权利要求8所述的DLL，其中该第二D型正反器比较该反馈时钟信号及一延迟的上升沿时钟信号，而该第三D型正反器比较该上升沿时钟信号及一延迟的反馈时钟信号。
CNB2004100966846A 2004-03-05 2004-12-03 半导体存储装置中的延迟锁定回路及其时钟锁定方法 Expired - Fee Related CN100452241C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020040014910A KR100605588B1 (ko) 2004-03-05 2004-03-05 반도체 기억 소자에서의 지연 고정 루프 및 그의 클럭록킹 방법
KR1020040014910 2004-03-05

Publications (2)

Publication Number Publication Date
CN1664956A true CN1664956A (zh) 2005-09-07
CN100452241C CN100452241C (zh) 2009-01-14

Family

ID=34880344

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2004100966846A Expired - Fee Related CN100452241C (zh) 2004-03-05 2004-12-03 半导体存储装置中的延迟锁定回路及其时钟锁定方法

Country Status (6)

Country Link
US (1) US6989700B2 (zh)
JP (1) JP4434889B2 (zh)
KR (1) KR100605588B1 (zh)
CN (1) CN100452241C (zh)
DE (1) DE102004032478A1 (zh)
TW (1) TWI299943B (zh)

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101937706A (zh) * 2009-06-29 2011-01-05 Arm有限公司 数据存储单元的辅助写入操作
CN101997542A (zh) * 2009-08-04 2011-03-30 佳能株式会社 延迟锁定环电路
CN102111148A (zh) * 2009-12-29 2011-06-29 海力士半导体有限公司 延迟锁定环及其驱动方法
US8456209B2 (en) 2009-12-02 2013-06-04 Mstar Semiconductor, Inc. Delay locked loop and associated method
CN102088286B (zh) * 2009-12-02 2013-07-31 晨星软件研发(深圳)有限公司 延迟锁定回路及相关方法
CN102006160B (zh) * 2007-12-24 2013-09-11 瑞昱半导体股份有限公司 用来产生抖动时钟信号的抖动产生器
US8892617B2 (en) 2007-11-28 2014-11-18 Realtek Semiconductor Corp. Jitter generator for generating jittered clock signal
CN104335197A (zh) * 2012-05-22 2015-02-04 超威半导体公司 用于存储器访问延迟训练的方法和装置
CN105321552A (zh) * 2015-11-17 2016-02-10 西安华芯半导体有限公司 一种延迟锁相环及其复位控制方法
CN109900971A (zh) * 2017-12-11 2019-06-18 长鑫存储技术有限公司 脉冲信号延时检测方法、装置以及半导体存储器
CN112951309A (zh) * 2021-03-15 2021-06-11 长江存储科技有限责任公司 半导体存储器的验证错误位量化电路和方法
CN113949381A (zh) * 2020-07-16 2022-01-18 华邦电子股份有限公司 延迟锁相回路及其相位锁定方法

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7477716B2 (en) 2003-06-25 2009-01-13 Mosaid Technologies, Inc. Start up circuit for delay locked loop
US7190201B2 (en) 2005-02-03 2007-03-13 Mosaid Technologies, Inc. Method and apparatus for initializing a delay locked loop
US7428284B2 (en) * 2005-03-14 2008-09-23 Micron Technology, Inc. Phase detector and method providing rapid locking of delay-lock loops
US7355464B2 (en) * 2005-05-09 2008-04-08 Micron Technology, Inc. Apparatus and method for controlling a delay- or phase-locked loop as a function of loop frequency
KR100810070B1 (ko) * 2005-09-29 2008-03-06 주식회사 하이닉스반도체 지연고정루프
US7449930B2 (en) * 2005-09-29 2008-11-11 Hynix Semiconductor Inc. Delay locked loop circuit
KR100757921B1 (ko) * 2006-03-07 2007-09-11 주식회사 하이닉스반도체 반도체 메모리 장치의 ｄｌｌ 회로 및 클럭 지연 고정 방법
JP5134779B2 (ja) * 2006-03-13 2013-01-30 ルネサスエレクトロニクス株式会社 遅延同期回路
KR100829453B1 (ko) * 2006-08-11 2008-05-15 주식회사 하이닉스반도체 Ｄｌｌ 회로의 기준 클럭 생성 장치 및 방법
KR100810073B1 (ko) * 2006-09-29 2008-03-05 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 구동방법
KR100807116B1 (ko) * 2006-10-31 2008-02-26 주식회사 하이닉스반도체 지연 고정 루프
US7755403B2 (en) * 2006-11-14 2010-07-13 Hynix Semiconductor Inc. Apparatus and method of setting operation mode in DLL circuit
KR100837810B1 (ko) * 2006-11-14 2008-06-13 주식회사 하이닉스반도체 Ｄｌｌ 회로 및 그 제어 방법
KR100906998B1 (ko) * 2006-12-07 2009-07-08 주식회사 하이닉스반도체 Ｄｌｌ 회로의 동작 주파수 제어 장치 및 방법
KR100845784B1 (ko) 2006-12-08 2008-07-14 주식회사 하이닉스반도체 지연 고정 루프의 지연 장치
KR100857429B1 (ko) * 2006-12-18 2008-09-09 주식회사 하이닉스반도체 반도체 메모리 장치의 지연 고정 루프 회로
KR100834401B1 (ko) * 2007-01-08 2008-06-04 주식회사 하이닉스반도체 반도체 메모리 소자와 그의 구동 방법
KR100837822B1 (ko) * 2007-01-10 2008-06-16 주식회사 하이닉스반도체 Ｄｌｌ 회로 및 그 제어 방법
KR100834399B1 (ko) 2007-01-10 2008-06-04 주식회사 하이닉스반도체 반도체 메모리 장치 및 그의 구동방법
KR101018706B1 (ko) 2007-03-29 2011-03-04 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 구동방법
US7602224B2 (en) * 2007-05-16 2009-10-13 Hynix Semiconductor, Inc. Semiconductor device having delay locked loop and method for driving the same
TWI337004B (en) * 2007-05-24 2011-02-01 Nanya Technology Corp Duty cycle corrector and duty cycle correction method
US20080315927A1 (en) * 2007-06-11 2008-12-25 Hynix Semiconductor Inc. Frequency adjusting apparatus and dll circuit including the same
KR100907002B1 (ko) * 2007-07-12 2009-07-08 주식회사 하이닉스반도체 지연 동기 루프 및 그의 제어 방법
KR100892678B1 (ko) 2007-10-10 2009-04-15 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 구동 방법
KR20090045773A (ko) * 2007-11-02 2009-05-08 주식회사 하이닉스반도체 고속으로 동작하는 반도체 장치의 지연 고정 회로
KR100974211B1 (ko) 2008-02-14 2010-08-06 주식회사 하이닉스반도체 락킹 상태 검출기 및 이를 포함하는 ｄｌｌ 회로
KR101086502B1 (ko) 2008-12-26 2011-11-25 주식회사 하이닉스반도체 위상혼합회로 및 그를 포함하는 지연고정루프회로
KR101062743B1 (ko) 2009-04-15 2011-09-06 주식회사 하이닉스반도체 반도체 집적 회로 및 그 제어 방법
KR101040243B1 (ko) 2009-07-30 2011-06-09 주식회사 하이닉스반도체 Ｄｌｌ 회로의 업데이트 제어 장치
KR101027688B1 (ko) * 2009-09-30 2011-04-12 주식회사 하이닉스반도체 반도체 장치
KR20130098683A (ko) * 2012-02-28 2013-09-05 삼성전자주식회사 지연 위상 루프 회로 및 이를 포함하는 반도체 메모리 장치
CN107579736B (zh) * 2016-07-05 2023-09-19 综合器件技术公司 混合锁定检测器
CN111478698B (zh) * 2020-04-03 2023-06-02 上海安路信息科技股份有限公司 锁相环锁定检测电路
US11483005B1 (en) * 2022-06-28 2022-10-25 Iq-Analog, Inc. System reference (SYSREF) signal system and method

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5337285A (en) * 1993-05-21 1994-08-09 Rambus, Inc. Method and apparatus for power control in devices
KR100224690B1 (ko) * 1997-02-05 1999-10-15 윤종용 위상동기 지연회로
US5977801A (en) 1997-07-07 1999-11-02 International Business Machines Corporation Self-resetting phase/frequency detector with reduced dead zone
KR100263484B1 (ko) 1998-04-25 2000-08-01 김영환 클럭신호 지연 장치
US6069506A (en) 1998-05-20 2000-05-30 Micron Technology, Inc. Method and apparatus for improving the performance of digital delay locked loop circuits
JP4036531B2 (ja) 1998-05-27 2008-01-23 富士通株式会社 半導体集積回路
JP3439670B2 (ja) * 1998-10-15 2003-08-25 富士通株式会社 階層型ｄｌｌ回路を利用したタイミングクロック発生回路
KR100326809B1 (ko) 1999-04-09 2002-03-04 박종섭 딜레이 동기회로
US6262608B1 (en) * 1999-05-21 2001-07-17 Parthus Technologies Plc Delay locked loop with immunity to missing clock edges
JP2001060392A (ja) 1999-08-24 2001-03-06 Mitsubishi Electric Corp 半導体装置
US20020130691A1 (en) 2001-03-15 2002-09-19 Silvestri Paul A. Method and apparatus for fast lock of delay lock loop
US6937680B2 (en) 2001-04-24 2005-08-30 Sun Microsystems, Inc. Source synchronous receiver link initialization and input floating control by clock detection and DLL lock detection
KR100422585B1 (ko) * 2001-08-08 2004-03-12 주식회사 하이닉스반도체 링 - 레지스터 제어형 지연 고정 루프 및 그의 제어방법
KR100444298B1 (ko) * 2001-11-02 2004-08-16 주식회사 하이닉스반도체 지연고정방법 및 이를 이용한 지연고정루프
KR100502675B1 (ko) 2001-12-12 2005-07-22 주식회사 하이닉스반도체 레지스터 제어형 지연고정루프회로
KR100527399B1 (ko) 2002-05-10 2005-11-15 주식회사 하이닉스반도체 반도체메모리장치의 디엘엘구동회로
KR100484252B1 (ko) * 2002-11-27 2005-04-22 주식회사 하이닉스반도체 지연 고정 루프 회로

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8892617B2 (en) 2007-11-28 2014-11-18 Realtek Semiconductor Corp. Jitter generator for generating jittered clock signal
CN102006160B (zh) * 2007-12-24 2013-09-11 瑞昱半导体股份有限公司 用来产生抖动时钟信号的抖动产生器
CN101937706B (zh) * 2009-06-29 2015-06-10 Arm有限公司 数据存储单元的辅助写入操作
CN101937706A (zh) * 2009-06-29 2011-01-05 Arm有限公司 数据存储单元的辅助写入操作
CN101997542A (zh) * 2009-08-04 2011-03-30 佳能株式会社 延迟锁定环电路
CN101997542B (zh) * 2009-08-04 2013-01-23 佳能株式会社 延迟锁定环电路
US8456209B2 (en) 2009-12-02 2013-06-04 Mstar Semiconductor, Inc. Delay locked loop and associated method
CN102088286B (zh) * 2009-12-02 2013-07-31 晨星软件研发(深圳)有限公司 延迟锁定回路及相关方法
CN102111148A (zh) * 2009-12-29 2011-06-29 海力士半导体有限公司 延迟锁定环及其驱动方法
CN102111148B (zh) * 2009-12-29 2015-05-27 海力士半导体有限公司 延迟锁定环及其驱动方法
CN104335197A (zh) * 2012-05-22 2015-02-04 超威半导体公司 用于存储器访问延迟训练的方法和装置
CN105321552A (zh) * 2015-11-17 2016-02-10 西安华芯半导体有限公司 一种延迟锁相环及其复位控制方法
CN105321552B (zh) * 2015-11-17 2018-08-10 西安紫光国芯半导体有限公司 一种延迟锁相环及其复位控制方法
CN109900971A (zh) * 2017-12-11 2019-06-18 长鑫存储技术有限公司 脉冲信号延时检测方法、装置以及半导体存储器
CN113949381A (zh) * 2020-07-16 2022-01-18 华邦电子股份有限公司 延迟锁相回路及其相位锁定方法
CN112951309A (zh) * 2021-03-15 2021-06-11 长江存储科技有限责任公司 半导体存储器的验证错误位量化电路和方法

Also Published As

Publication number Publication date
US20050195004A1 (en) 2005-09-08
DE102004032478A1 (de) 2005-09-22
JP4434889B2 (ja) 2010-03-17
CN100452241C (zh) 2009-01-14
TWI299943B (en) 2008-08-11
US6989700B2 (en) 2006-01-24
TW200531445A (en) 2005-09-16
KR100605588B1 (ko) 2006-07-28
KR20050089475A (ko) 2005-09-08
JP2005251370A (ja) 2005-09-15

Similar Documents

Publication Publication Date Title
CN1664956A (zh) 半导体存储装置中的延迟锁定回路及其时钟锁定方法
CN1303490C (zh) 用于在低工作量期间减少时钟频率的方法和装置
CN1941633A (zh) 延迟锁定回路
CN1574086A (zh) 数字延迟锁定回路及其控制方法
CN1197247C (zh) 同步锁相环的方法、锁相环及具有锁相环的半导体器件
CN1259776C (zh) 带有跟踪模数转换器的模拟延迟锁定环
CN1767055A (zh) 延迟锁定回路及其锁定方法
CN1551235A (zh) 用于域交连的半导体装置
CN1499523A (zh) 具有加速模式的寄存器控制的延迟锁定回路
CN1828772A (zh) 在半导体存储器内控制时钟信号的装置与方法
CN1716783A (zh) 寄存器控制的延迟锁定回路及其控制方法
CN1191416A (zh) 双稳电路
CN101063894A (zh) 动态同步化处理器时钟与总线时钟前缘的方法与系统
CN1629980A (zh) 用于降低地址存取时间的半导体存储设备
CN1945732A (zh) 用于高速半导体存储器装置的延迟锁定环
CN1756080A (zh) 半导体集成电路
CN1914577A (zh) 在数字处理系统中用于超频的方法和装置
CN1794580A (zh) 用于半导体存储器装置中的延迟锁定回路及其方法
CN1941170A (zh) 延迟锁定环路电路
CN1666290A (zh) 用于延迟电路的方法和装置
CN104639157A (zh) 定时调整电路和半导体集成电路装置
CN1797606A (zh) 高频同步半导体器件中的等待时间控制装置和方法
CN1691512A (zh) 具有自适应环路带宽的锁相环
CN1941171A (zh) 延迟锁定回路电路
US8522065B2 (en) Generating a random number in an existing system on chip

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20090114

Termination date: 20161203