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CN1655279A - 在半导体存储器装置中的片内终结上的模式转移电路 - Google Patents

在半导体存储器装置中的片内终结上的模式转移电路 Download PDF

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CN1655279A
CN1655279A CNA2004100889040A CN200410088904A CN1655279A CN 1655279 A CN1655279 A CN 1655279A CN A2004100889040 A CNA2004100889040 A CN A2004100889040A CN 200410088904 A CN200410088904 A CN 200410088904A CN 1655279 A CN1655279 A CN 1655279A
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Abstract

一种片内终结(ODT)模式转移电路，用于一半导体存储器装置中，包括：一延迟锁定回路(DLL)，用以接收一外部时钟信号，以便依据一断电模式及一工作－备用模式产生一DLL时钟信号；一ODT模式信号产生装置，用以产生一ODT模式信号，以响应上述DLL时钟信号及一时钟使能信号；以及一ODT控制装置，用以产生一终端电阻(RTT)信号，以响应一ODT信号及上述ODT模式信号。

Description

在半导体存储器装置中的片内终结上的模式转移电路
技术领域
本发明是有关于一种片内终结(on die termination，ODT)技术，以及特别是有关于一种ODT技术，其能在一半导体存储器装置实施从一断电模式(power down mode)至一工作-备用模式(active-standby mode)的操作模式转换的情况中，通过更换一模式转换来适当地操作一ODT电路，直到一延迟锁定回路(delay locked loop)的输出时钟信号在断电模式结束后稳定为止。
背景技术
引进ODT技术，以通过最小化在一系统与一半导体存储器装置间的接口中的信号反射，来改善信号完整，其中该系统及半导体存储器装置是以线脚系列终端逻辑-II(stub series termination logic(SSTL)II)为基础。由于该内终端元件设计技术的引进，可通过在双倍传输率-II同步动态随机存取存储器(double data rate-II synchronous dynamicrandom access memory，DDR-II SDRAM)中一半导体存储器装置及一存储器控制器而不是一主机板，来提供一终端电压(VTT)及一终端电阻(RTT)。
以下将详细描述该终端技术。
假设在存储器模块中具有两列。当该存储器控制器从第一列的DRAM读取数据时，该存储器控制器将一逻辑高电平的ODT信号供应至第二列的DRAM。在此时，该第二列的DRAM在一与该第一列DRAM共享的数据总线上形成一终端。此称之为″终端电阻(RTT)形成″。
第1图是显示依据现有技术在一工作-备用模式中ODT的操作的时序图。第2图是显示依据现有技术在断电模式的ODT的操作的时序图。
参考第1及2图，依据响应ODT信号所产生的RTT形成的起始点来确定DRAM是处于该工作-备用模式或断电模式中。
在该工作-备用模式中，该ODT电路提供该ODT信号，其中该ODT信号以同步于一延迟锁定回路(DLL)所输出的一时钟信号的上升沿或下降沿从一逻辑低电平变化至一逻辑高电平。在多达一外部时钟信号CLK的两个时钟周期的延迟时间之后，以同步于该外部时钟信号CLK的上升沿方式通过该RTT形成来终止一外部数据总线。将此延迟时间称之为一ODT打开(turn-on)延迟时间(tAOND)。
当该ODT电路提供从一逻辑高电平变化至一逻辑低电平的ODT信号时，在一2.5个时钟周期的延迟时间之后，以同步于该外部时钟信号CLK的下降沿方式使该RTT关闭。将此延迟时间称之为一ODT关闭(turn-off)延迟时间(tAOFD)。
同时，在该DRAM中具有两种断电模式。
当供应一逻辑低电平的时钟使能信号CKE以及因此该DRAM进入断电模式时，如果用以实施一读取操作或一写入操作的某一信号进入该DRAM中任何一列，该DRAM从一工作模式进入该断电模式。此称之为一工作断电模式。
在另一方面，如果没有任何信号进入至该DRAM的任何一列，则该DRAM从一预充电模式进入该断电模式。此称之为一预充电断电模式。
在该断电模式中，关闭该延迟锁定回路，以及特别是在该预充电断电模式中，阻断输入至该延迟锁定回路的一延迟单元的时钟信号，以便减少该DRAM的电力消耗，以及该延迟锁定回路不被操作及只保留一先前锁定的信息。
因此，在该预充电断电模式中，无法使用形成该DRAM中的RTT所需的延迟锁定回路的输出信号。因而，要求必须确保一断电打开时间tAONPD及一断电关闭时间tAOFPD的最小值及最大值的边际大于该ODT打开延迟时间tAOND及ODT关闭延迟时间tAOFD。
第3图是显示一传统ODT操作单元的方块图。
如图所示，该传统ODT操作单元包括一延迟锁定回路310、一时钟使能缓冲器320、一时钟缓冲器330、一ODT缓冲器340、一ODT控制器350、一RTT形成单元360以及一数据输出缓冲器370。
该延迟锁定回路310接收该外部时钟信号CLK及一外部时钟互补信号(external clock bar signal)CLKB，以产生一上升时钟信号RCLK及一下降时钟信号FCLK。
该时钟使能缓冲器320接收该时钟使能信号CKE，用以缓冲该时钟使能信号CKE及输出该经缓冲的信号，以做为一已缓冲时钟使能信号ICKE。
该时钟缓冲器330接收该外部时钟信号CLK及该外部时钟互补信号CLKB，以产生一ODT控制时钟信号CLKODT，用以控制该ODT控制器350。
该ODT缓冲器340将一ODT信号ODT与一参考电压做比较，以输出一ODT比较信号ODTI。该ODT控制器350接收该已缓冲时钟使能信号ICKE、该ODT控制时钟信号CLKODT、该ODT比较信号ODTI、该上升时钟信号RCLK以及该下降时钟信号FCLK，以产生一RTT形成控制信号ODTF。
该RTT形成单元360打开/关闭该RTT，以响应该RTT形成控制信号ODTF，以及该数据输出缓冲器370经由与该RTT形成单元360的输出信号的结合，以在一数据总线上提供数据。
第4图是显示该RTT形成单元360及该数据输出缓冲器370的示意方块图。
如果将从一逻辑低电平变化至一逻辑高电平的RTT形成控制信号ODTF输入至该RTT形成单元360，则会导通一连接至一电源供应电压VDOQ的p-信道金属氧化物半导体(PMOS)晶体管MP1及一连接至一接地电压VSSQ的n-信道金属氧化物半导体(NMOS)晶体管MN1。因此，通过电阻器R1及R2的分压来端接该RTT形成单元360的输出信号。此称之为″ODT打开″。在此，该电阻器R1及R2是以串联方式连接于该PMOS晶体管MP1及NMOS晶体管MN1之间。
在另一方面，如果将从一逻辑高电平变化至一逻辑低电平的RTT形成控制信号ODTF输入至该RTT形成单元360，则会关闭该PMOS晶体管MP1及该NMOS晶体管MN1。因此，上述打开的终端会变成关闭。此称之为″ODT关闭″。
通常，该RTT形成单元360及该数据输出缓冲器370的输出信号共同耦合，以连接至一数据输出接脚(DQ接脚)。
第5图是显示该ODT控制器350的操作的时序图。
当该时钟使能信号CKE在该断电模式中从一逻辑低电平变化至一逻辑高电平时，该ODT控制器350会变成处于工作-备用模式中。
在此，在该预充电断电模式中，使该延迟锁定回路310失能及无法操作。纵使在终止该预充电断电模式时，再次使能该延迟锁定回路310，无法使该延迟锁定回路310在该时钟使能信号CKE从一逻辑低电平变化至一逻辑高电平的同时正常操作。亦即，该延迟锁定回路310在使能之后，需要一预定设定时间，才能正常地操作。
因此，会因为在终止该预充电断电模式时该延迟锁定回路310未能产生时钟信号，所以无法正常地产生该RTT。
发明内容
因此，本发明的一目的在于提供一种ODT模式转移电路(on dietermination mode transfer circuit)，其用以稳定地实施一ODT操作。
依据本发明的一观点，提供一种用一半导体存储器装置中的ODT模式转移电路，其包括：一延迟锁定回路(DLL)，用以接收一外部时钟信号，以便依据一断电模式及一工作-备用模式产生一DLL时钟信号；一ODT模式信号产生装置，用以产生一ODT模式信号，以响应该DLL时钟信号及一时钟使能信号；以及一ODT控制装置，用以产生一终端电阻(RTT)信号，以响应一ODT信号及该ODT模式信号。
附图说明
从下面较佳实施例的说明幷配合所附图式可更了解本发明的上述及其它目的以及特征。
第1图是显示依据现有技术在一工作-备用模式中一ODT的操作的时序图；
第2图是显示依据现有技术在一断电模式中一ODT的操作的时序图；
第3图是显示一传统ODT操作单元的方块图；
第4图是显示第3图所示的RTT形成单元及数据输出缓冲器的示意电路图；
第5图是显示第3图所示的ODT控制器的操作的时序图；
第6图是显示依据本发明一较佳实施例的ODT模式转移电路的方块图；
第7图是描述第6图所示的ODT模式信号产生器的示意电路图；
第8图是显示第6图所示的ODT控制器的示意电路图；以及
第9图是依据本发明上述较佳实施例的ODT模式转移电路的操作的时序图。
具体实施方式
以下，将配合所附图式来详细描述依据本发明一较佳实施例的用于一半导体存储器装置的ODT模式转移电路。
第6图是显示依据本发明一较佳实施例的ODT模式转移电路的方块图。
如图所示，该ODT模式转移电路包括一延迟锁定回路(DLL)310、一时钟使能缓冲器320、一时钟缓冲器330、一ODT控制器350、一ODT模式信号产生器650、一ODT控制器660、一RTT形成单元360以及一数据输出缓冲器。
该DDL310接收一外部时钟信号CLK及一外部时钟互补信号CLKB，以便产生一上升时钟信号RCLK及一下降时钟信号FCLK。
该时钟使能缓冲器320缓冲一时钟使能信号CKE，用以输出该经缓冲的信号，以做为一已缓冲时钟使能信号ICKE。
该时钟缓冲器330接收该外部时钟信号CLK及该外部时钟互补信号CLKB，以产生一ODT控制时钟信号CLKODT，用以控制该ODT控制器660。
该ODT缓冲器340将一ODT信号ODT与一参考电压做比较，以便输出一ODT比较信号ODTI。
该ODT模式信号产生器650接收该上升时钟信号RCLK、该下降时钟信号FCLK及该已缓冲时钟使能信号ICKE，用以产生一ODT模式信号CKEODT。当在一断电模式结束后该DLL310稳定地产生该上升时钟信号RCLK及该下降时钟信号FCLK时，该ODT模式信号产生器650实施从一断电模式至一工作-备用模式的ODT模式的转换。
该ODT控制器660接收该上升时钟信号RCLK、该下降时钟信号FCLK、该ODT控制时钟信号CLKODT、该缓冲时钟使能信号ICKE、该ODT比较信号ODTI以及该ODT模式信号CKEODT，以便产生一RTT形成控制信号ODTF，用以控制该RTT形成单元360。
该RTT形成单元360打开/关闭一终端电阻(RTT)，以响应该RTT形成控制信号ODTF，以及该数据输出缓冲器370经由与该RTT形成单元360的输出信号的结合，以提供数据于一数据总线。
第7图是描述第6图所示的ODT模式信号产生器650的示意电路图。
如图所示，该ODT模式信号产生器650包括一NOR门701、一第一NAND门703、一第二NAND门705以及一第一反相器707。
该NOR门701对该上升时钟信号RCLK及该下降时钟信号FCLK实施NOR逻辑运算，以及输出该NOR逻辑操作的结果至该第一NAND门703。
该第一及第二NAND门703及705形成一锁存单元，用以锁存及输出该已缓冲时钟使能信号ICKE。
该第一反相器707将该第二NAND门705的输出信号反向，以便输出该已反向信号，以做为该ODT模式信号CKEODT。
第8图是显示第6图所示的ODT控制器660的示意电路图。
如图所示，该ODT控制器660包括一内部控制信号产生单元801及一RTT形成控制信号产生单元802。
该ODT控制器660接收该ODT控制时钟信号CLKODT、该ODT模式信号CKEODT以及该上升及下降时钟信号RCLK及FCLK，用以产生多个内部控制信号。在此，该多个控制信号包括一第一内部控制信号CLKD1及其反向信号(亦即，一第一内部控制互补信号(internal control barsignal)CLKDB1)；一第二内部控制信号CLKD2及其反向信号(亦即，一第二内部控制互补信号CLKDB2)；一第三内部控制信号RCLKD及其反向信号(亦即，一第三内部控制互补信号RCLKDB)；以及一第四内部控制信号FCLKD及其反向信号(亦即，一第四内部控制互补信号FCLKDB)。
该RTT形成控制信号产生单元802接收该多个内部控制信号，以便产生该RTT形成控制信号ODTF，以响应该ODT比较信号ODTI。
详而言之，该内部控制信号产生单元801包括一第一至一第四单元内部控制信号产生器810-840。
该第一单元内部控制信号产生器810包括一第三NAND门811、一第一转移门(transfer gate)812、一第二至一第四反相器813-815。
该第三NAND门811对该ODT控制时钟信号CLKODT及该ODT模式信号CKEODT实施一NAND逻辑运算，以及输出该NAND逻辑运算的结果至该第一转移门812及该第三反相器814。该第一转移门812将该第三NAND门811的输出信号转移至该第二反相器813，以及该第二反相器813缓冲该第一转移门812的输出信号，以便输出该已缓冲信号，以做为该第一内部控制信号CLKD1。该第三及第四反相器814及815缓冲该第三NAND门811的输出信号，以便输出该已缓冲信号，以做为该第一内部控制互补信号CLKDB1。
同样地，该第二单元内部控制信号产生器820包括一第五反相器821、一第三NAND门822、一第二转移门823、一第六至一第八反相器824-826。
该第五反相器821缓冲该ODT控制时钟信号CLKODT，用以输出该已缓冲信号至该第四NAND门822。该第四NAND门822对该第五反相器821的输出信号及该ODT模式信号CKEODT实施一NAND逻辑运算，以便输出该NAND逻辑运算的结果至该第二转移门823及该第七反相器825。该第二转移门823将该第四NAND门822的输出信号转移至该第六反相器824，以及该第六反相器824缓冲该第二转移门823的输出信号，以便输出该已缓冲信号，以做为该第二内部控制互补信号CLKDB2。该第七及第八反相器825及826缓冲该第四NAND门822的输出信号，以便输出该已缓冲信号，以做为该第二内部控制信号CLKD2。
同样地，该第三单元内部控制信号产生器830包括一第九反相器831、一第五NAND门832、一第三转移门833、一第十至一第十二反相器834-836。
该第九反相器831缓冲该上升时钟信号RCLK，用以输出该已缓冲信号至该第五NAND门832。该第五NAND门832对该第九反相器831的输出信号及该ODT模式信号CKEODT实施一NAND逻辑运算，以便输出该NAND逻辑运算的结果至该第三转移门833及该第十一反相器835。该第三转移门833将该第五NAND门832的输出信号转移至该第十反相器834，以及该第十反相器834缓冲该第三转移门833的输出信号，以便输出该已缓冲信号，以做为该第三内部控制互补信号RCLKDB。该第十一及第十二反相器835及836缓冲该第五NAND门832的输出信号，以便输出该已缓冲信号，以做为该第三内部控制信号RCLKD。
该第四单元内部控制信号产生器840包括一第十三反相器841、一第六NAND门842、一第四转移门843、一第十四至一第十六反相器844-846。
该第十三反相器841缓冲该下降时钟信号FCLK，用以输出该已缓冲信号至该第六NAND门842。该第六NAND门842对该第十三反相器841的输出信号及该ODT模式信号CKEODT实施一NAND逻辑运算，以便输出该NAND逻辑运算的结果至该第四转移门843及该第十五反相器845。该第四转移门843将该第十三NAND门842的输出信号转移至该第十四反相器844，以及该第十四反相器844缓冲该第四转移门843的输出信号，以便输出该已缓冲信号，以做为该第四内部控制互补信号FCLKDB。该第十五及第十六反相器845及846缓冲该第六NAND门842的输出信号，以便输出该已缓冲信号，以做为该第四内部控制信号FCLKD。
该RTT形成控制信号产生单元802包括一信号输出单元857及一第一至一第六锁存单元851-856。
该第一锁存单元851包括一第五转移门8511以及一第十七及第十八反相器8512及8513。当该第一内部控制信号CLKD1是处于一逻辑低电平时，该第五转移门8511将该ODT比较信号ODTI转移至该第十七及十八反相器8512及8513。该第十七及十八反相器8512及8513用以锁存该第五转移门8511的输出信号，以便输出该第五转移门8511的输出信号至一第一节点NA。
该第二锁存单元852包括一第六转移门8521以及一第十九及二十反相器8522及8523。当该第二内部控制信号CLKD2是处于一逻辑高电平时，该第六转移门8521将该第一节点NA的输出信号转移至该第十九及二十反相器8522及8523。该第十九及二十反相器8522及8523用以锁存该第六转移门8521的输出信号，以便输出该第六转移门8521的输出信号至一第二节点NB。
该第三锁存单元853包括一第七转移门8531以及一第二十一及二十二反相器8532及8533。当该第一内部控制信号CLKD1是处于一逻辑低电平时，该第七转移门8531将该第二节点NB的输出信号转移至该第二十一及二十二反相器8532及8533。该第二十一及二十二反相器8532及8533用以锁存该第七转移门8531的输出信号，以便输出该第七转移门8531的输出信号至一第三节点NC。
该第四锁存单元854包括一第八转移门8541以及一第二十三及二十四反相器8542及8543。当该第四内部控制信号FCLKD是处于一逻辑高电平时，该第八转移门8541将该第三节点NC的输出信号转移至该第二十三及二十四反相器8542及8543。该第二十三及二十四反相器8542及8543用以锁存该第八转移门8541的输出信号，以便输出该第八转移门8541的输出信号至一第四节点ND。
该第五锁存单元855包括一第九转移门8551以及一第二十五及二十六反相器8552及8553。当该第三内部控制信号RCLKD是处于一逻辑高电平时，该第九转移门8551将该第四节点ND的输出信号转移至该第二十五及二十六反相器8552及8553。该第二十五及二十六反相器8552及8553用以锁存该第九转移门8551的输出信号，以便输出该第九转移门8551的输出信号至一第五节点NE。
该第六锁存单元856包括一第十转移门8561以及一第二十七及二十八反相器8562及8563。当该第四内部控制信号FCLKD是处于一逻辑高电平时，该第十转移门8561将该第五节点NE的输出信号转移至该第二十七及二十八反相器8562及8563。该第二十七及二十八反相器8562及8563用以锁存该第十转移门8561的输出信号，以便输出该第十转移门8561的输出信号至一第六节点NF。
该信号输出单元857包括一第二十九反相器8571及一第七NAND门8572。
该二十九反相器8571缓冲该第六节点NF的输出信号，以输出该已缓冲信号至该第七NAND门8572。该第七NAND门8572对该二十九反相器8571的输出信号及该第五节点NE的输出信号实施一NAND逻辑运算，藉以输出该NAND逻辑运算的结果，以做为该RTT形成控制信号ODTF。
同时，在一起始状态中，该第一、第三及第五节点NA、NC及NE是处于一逻辑高电平；以及该第二、第四及第六节点NB、ND及NF是处于一逻辑低电平。
第9图是依据本发明上述较佳实施例的ODT模式转移电路的操作的时序图。
一部分(A)显示在该工作-备用模式中该ODT模式转移电路的操作。以下参考该部分(A)，以描述该ODT模式转移电路的操作。
如果在时间T1’处将该ODT信号ODT激活成为一逻辑高电平，则在该外部时钟信号CLK的两个时钟周期之后(亦即，一ODT打开延迟时间tAOND之后)的时间T3上，打开该RTT。
详而言之，该第一锁存单元851锁存该ODT比较信号ODTI，以响应在时间T1处该ODT控制时钟信号CLKODT的上升沿。然后，该第一锁存单元851所锁存的ODT比较信号ODTI通过该第二锁存单元852，以及变成一逻辑高电平。之后，该第三节点NC变成一逻辑低电平，以响应在时间T’处该ODT控制时钟信号CLKODT的下降沿，以及该第四节点变成一逻辑高电平，以响应在时间T1’及T2处该下降时钟信号FCLK的上升沿。之后，该第五节点NE变成一逻辑低电平，以响应该上升时钟信号RCLK的上升沿，以及因而，将该RTT形成控制信号ODTF激活成为一逻辑高电平。
该部分(B)显示在该断电模式中该ODT模式转移电路的操作。以下参考部分(B)，以描述该ODT模式转移电路的操作。
因为该已缓冲时钟信号ICKE在该断电模式中是处于一逻辑低电平，所以该第一内部控制信号CLKD1是处于一逻辑低电平，该第二内部控制信号CLKD2是处于一逻辑高电平，该第三内部控制信号RCLKD是处于一逻辑高电平，以及该第四内部控制信号FCLKD是处于一逻辑高电平。然后，依据该多个内部控制信号来激活该RTT形成控制信号ODTF。之后，在该断电模式中，该ODT模式转移电路异步地产生该RTT形成控制信号ODTF，而未使用该DLL310所产生的时钟信号(亦即，该上升时钟信号RCLK及该下降时钟信号FCLK)。
同时，在关闭该RTT的情况中，如果该ODT在时间T3处变成一逻辑低电平，则在该外部时钟信号CLK的2.5个时钟周期之后，关闭该RTT。
如上所述，因为该ODT模式转移电路在该断电模式中幷未使用一DLL时钟信号，以便产生该RTT形成控制信号ODTF，所以当终止该断电模式时，该ODT模式转移电路能稳定地产生该RTT形成控制信号ODTF。
本专利申请案包含有关于2004年2月13日在韩国专利局所提出的韩国专利申请案第2004-9501号的主题，在此以提及方式幷入上述专利申请案的整个内容。
虽然以特定实施例来描述本发明，但是熟知该项技术者可明显了解到，在不脱离所附权利要求所界定的本发明的精神及范围内，可做各种变化及润饰。
本摘要附图的元件代表符号简单说明：
310                  延迟锁定回路
320                  时钟使能缓冲器
330                  时钟缓冲器
340                  ODT缓冲器
360                  RTT形成单元
370                  数据输出缓冲器
650                  ODT模式信号产生器
660                  ODT控制器
CKE                  时钟使能信号
CKEODT               ODT模式信号
CLK                  外部时钟信号
CLKB                 外部时钟互补信号
CLKODT               ODT控制时钟信号
DQ                   数据输出接脚
FCLK                 下降时钟信号
ICKE                 缓冲时钟信号
ODT                  片内终端元件
ODTF                 RTT形成控制信号
ODTI                 ODT比较信号
RCLK                 上升时钟信号
【元件符号说明】
310        延迟锁定回路
320        时钟使能缓冲器
330        时钟缓冲器
340        ODT缓冲器
350        ODT控制器
360        RTT形成单元
370        数据输出缓冲器
650        ODT模式信号产生器
660        ODT控制器
701        NOR门
703        第一NAND门
705        第二NAND门
707        第一反相器
801        内部控制信号产生单元
802        RTT形成控制信号产生单元
810        第一单元内部控制信号产生器
811        第三NAND门
812        第一转移门
813        第二反相器
814        第三反相器
815        第四反相器
820        第二单元内部控制信号产生器
821        第五反相器
822        第三NAND门
823        第二转移门
824        第六反相器
825        第七反相器
826        第八反相器
830        第三单元内部控制信号产生器
831        第九反相器
832        第五NAND门
833        第三转移门
834        第十反相器
835        第十一反相器
836        第十二反相器
840        第四单元内部控制信号产生器
841        第十三反相器
842        第六NAND门
843        第四转移门
844        第十四反相器
845        第十五反相器
846        第十六反相器
851-856    锁存单元
857        信号输出单元
8511       第五转移门
8512       第十七反相器
8513       第十八反相器
8521       第六转移门
8522       第十九反相器
8523       第二十反相器
8531       第七转移门
8532       第二十一反相器
8533       第二十二反相器
8541       第八转移门
8542       第二十三反相器
8543       第二十四反相器
8551       第九转移门
8552       第二十五反相器
8553       第二十六反相器
8561       第十转移门
8562       第二十七反相器
8563       第二十八反相器
8571       第二十九反相器
8572       第七NAND门
CKE        时钟使能信号
CKEODT     ODT模式信号
CLK        外部时钟信号
CLKB       外部时钟互补信号
CLKD1      第一内部控制信号
CLKD2      第二内部控制信号
CLKDB1     第一内部控制互补信号
CLKDB2     第二内部控制互补信号
CLKODT     ODT控制时钟信号
DQ         数据输出接脚
FCLK       下降时钟信号
FCLKD      第四内部控制信号
FCLKDB     第四内部控制互补信号
ICKE       已缓冲时钟信号
MN1        NMOS晶体管
MP1        PMOS晶体管
NA-NF      节点
ODT        片内终端元件
ODTF       RTT形成控制信号
ODTI       ODT比较信号
R1         电阻器
R2         电阻器
RCLK       上升时钟信号
RCLKD      第三内部控制信号
RCLKDB     第三内部控制互补信号
VDOQ       电源供应电压
VSSQ       接地电压

Claims (18)

1.一种在半导体存储器装置中的片内终结(ODT)上的模式转移电路，包括：
一延迟锁定回路(DLL)，用以接收一外部时钟信号，以便依据一断电模式及一工作-备用模式产生一DLL时钟信号；
一ODT模式信号产生装置，用以产生一ODT模式信号，以响应该DLL时钟信号及一时钟使能信号；以及
一ODT控制装置，用以产生一终端电阻(RTT)信号，以响应一ODT信号及该ODT模式信号。
2.如权利要求1所述的ODT的模式转移电路，其中该RTT信号在该工作-备用模式中是以同步于该DLL时钟信号所产生，或者在该断电模式中以不同步于该DLL时钟信号的方式所产生。
3.如权利要求2所述的ODT的模式转移电路，其中更包括一时钟缓冲器，用以接收该外部时钟信号，以便产生一ODT时钟信号。
4.如权利要求3所述的ODT模式转移电路，其中该ODT模式信号产生装置包括：
一NOR门，用以接收该DLL时钟信号；
一锁存单元，用以锁存该时钟使能信号；以及
一反相器，用以输出该锁存单元的输出信号，以做为该ODT模式信号。
5.如权利要求3所述的ODT模式转移电路，其中该ODT控制装置包括：
一内部控制信号产生单元，用以接收该ODT模式信号、该ODT时钟信号及该DLL时钟信号，以产生多个内部控制信号；以及
一RTT信号产生单元，用以产生该RTT信号，以响应该ODT信号及该多个内部控制信号。
6.如权利要求5所述的ODT模式转移电路，其中该内部控制信号产生单元包括：
一第一单元控制信号产生器，用以产生一第一内部控制信号及一第一内部控制互补信号，以响应该ODT模式信号及该ODT时钟信号；
一第二单元控制信号产生器，用以产生一第二内部控制信号及一第二内部控制互补信号，以响应该ODT模式信号及该ODT时钟信号；
一第三单元控制信号产生器，用以产生一第三内部控制信号及一第三内部控制互补信号，以响应该ODT模式信号及该ODT时钟信号；以及
一第四单元控制信号产生器，用以产生一第四内部控制信号及一第四内部控制互补信号，以响应该ODT模式信号及该ODT时钟信号。
7.如权利要求6所述的ODT模式转移电路，其中该第一单元控制信号产生器包括：
一NAND门，用以接收该ODT模式信号及该ODT时钟信号；
一转移门，用以转移该NAND门的输出信号；
一第一反相器，用以将该转移门的输出信号反相，以产生该第一内部控制信号；以及
多个反相器，以串联方式连接，用以接收该NAND门的输出信号，以产生该第一内部控制互补信号。
8.如权利要求6所述的ODT模式转移电路，其中该第二单元控制信号产生器包括：
一第一反相器，用以接收该ODT时钟信号；
一NAND门，用以接收该ODT模式信号及该第一反相器的输出信号；
一转移门，用以转移该NAND门的输出信号；
一第二反相器，用以将该转移门的输出信号反相，以产生该第二内部控制互补信号；以及
多个反相器，以串联方式连接，用以接收该NAND门的输出信号，以产生该第二内部控制信号。
9.如权利要求6所述的ODT模式转移电路，其中该第三单元控制信号产生器包括：
一第一反相器，用以接收该DLL时钟信号；
一NAND门，用以接收该ODT模式信号及该第一反相器的输出信号；
一转移门，用以转移该NAND门的输出信号；
一第二反相器，用以将该转移门的输出信号反相，以产生该第三内部控制互补信号；以及
多个反相器，以串联方式连接，用以接收该NAND门的输出信号，以产生该第三内部控制信号。
10.如权利要求6所述的ODT模式转移电路，其中该第四单元控制信号产生器包括：
一第一反相器，用以接收该DLL时钟信号；
一NAND门，用以接收该ODT模式信号及该第一反相器的输出信号；
一转移门，用以转移该NAND门的输出信号；
一第二反相器，用以将该转移门的输出信号反相，以产生该第四内部控制互补信号；以及
多个反相器，以串联方式连接，用以接收该NAND门的输出信号，以产生该第四内部控制信号。
11.如权利要求6所述的ODT模式转移电路，其中该RTT信号产生单元包括：
多个锁存单元，以串联方式连接，用以锁存及输出该ODT信号，以响应该多个内部控制信号；以及
一信号输出单元，用以接收该多个锁存单元的输出信号，以输出该RTT信号。
12.如权利要求11所述的ODT模式转移电路，其中该多个锁存单元的第一锁存单元包括：
一第一转移门，用以转移该ODT信号，以响应该第一内部控制信号；
以及
一第一锁存器，用以锁存该第一转移门的输出信号。
13.如权利要求12所述的ODT模式转移电路，其中该多个锁存单元的第二锁存单元包括：
一第二转移门，用以转移该第一锁存单元的输出信号，以响应该第二内部控制信号；以及
一第二锁存器，用以锁存该第二转移门的输出信号。
14.如权利要求13所述的ODT模式转移电路，其中该多个锁存单元的第三锁存单元包括：
一第三转移门，用以转移该第二锁存单元的输出信号，以响应该第一内部控制信号；以及
一第三锁存器，用以锁存该第三转移门的输出信号。
15.如权利要求14所述的ODT模式转移电路，其中该多个锁存单元的第四锁存单元包括：
一第四转移门，用以转移该第三锁存单元的输出信号，以响应该第四内部控制信号；以及
一第四锁存器，用以锁存该第四转移门的输出信号。
16.如权利要求15所述的ODT模式转移电路，其中该多个锁存单元的第五锁存单元包括：
一第五转移门，用以转移该第四锁存单元的输出信号，以响应该第三内部控制信号；以及
一第五锁存器，用以锁存该第五转移门的输出信号。
17.如权利要求16所述的ODT模式转移电路，其中该多个锁存单元的第六锁存单元包括：
一第六转移门，用以转移该第五锁存单元的输出信号，以响应该第四内部控制信号；以及
一第六锁存器，用以锁存该第六转移门的输出信号。
18.如权利要求17所述的ODT模式转移电路，其中该信号输出单元包括：
一反相器，用以将该第六锁存单元的输出信号反相；以及
一NAND门，用以接收该反相器的输出信号及该第五锁存单元的输出信号，以输出该RTT信号。
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