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CN1650370A - 链接记忆架构中冗余 - Google Patents

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CN1650370A
CN1650370A CNA038092077A CN03809207A CN1650370A CN 1650370 A CN1650370 A CN 1650370A CN A038092077 A CNA038092077 A CN A038092077A CN 03809207 A CN03809207 A CN 03809207A CN 1650370 A CN1650370 A CN 1650370A
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CN
China
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memory
bit line
integrated circuit
chain
memory cells
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CNA038092077A
Other languages
English (en)
Inventor
N·雷赫姆
H·－O·乔亚奇姆
J·沃赫发尔特
T·罗伊赫
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Infineon Technologies AG
Original Assignee
Infineon Technologies AG
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    • G—PHYSICS
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  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

一种链接记忆架构的改良冗余架构被揭示，该冗余架构包括包含冗余单元做为记忆链的一部分，如此，冗余单元被用于修护该链内的缺陷单元，此消除当存在缺陷单元时，在习知链接架构中置换整个记忆区块的需求。

Description

链接记忆架构中冗余
发明领域
本发明系关于记忆集成电路(ICs)，更特定言之，本发明系关于链接记忆架构中冗余之进行。
发明背景
如锆钛酸铅(PZT)的铁电金属氧化物陶瓷材料已被研究用于铁电半导体记忆装置。其它铁电材料，如锶铋钽(SBT)亦可被使用。该铁电材料位于两个电极之间以形成储存资料的铁电电容器。铁电电容器使用铁电材料的滞后极化特征储存数据，储存于记忆单元的逻辑值系依据该铁电电容器的极化方向而定。为改变电容器的极化方向，大于切换电压(矫顽电压)的电压必须越过其电极被施用。该电容器的极化系依据所施用电压的极性而定。
铁电电容器的优点为在移除电力后，其仍可保持其极化状态，产生非挥发记忆单元。
第1图显示一对位线(位线BL及位线互补/BL)，每一位线包括一组记忆单元(110a及110b)。每一具并联地耦合至电容器144的晶体管142之记忆单元组140串连耦合以形成一链，此种记忆架构叙述于如Takashima等”高密度链铁电随机存取内存(链FRAM)”，IEEE固态电流杂志，33期，787-792页，五月1998，其全文被并入此处作为参考。”未示出”的感应放大器耦合至位线以促进至该记忆单元的存取。
该单元晶体管的闸极可为耦合至或用做字符线的闸极导体，选择晶体管130被提供以选择性地耦合该链的一端至其相对应位线(如130a耦合链110a至BL及130b耦合链110b至/BL)。板线系耦合至该链的另一端(如PL或/PL)，许多位线对或行经由字符线中间连接以形成记忆区块。
冗余存储元件可被提供以修护缺陷单元，冗余架构的一种形式被称为列或字符线冗余。在列冗余中，相关于该缺陷单元的字符线经由冗余电路以单元冗余列取代，冗余架构允许一些缺陷ICs被修复，由此增加产率，此减少制造成本的产率。
然而，在链接架构中，区块的字符线为互赖的，因为此互赖姓，冗余组件或单元必须为与该区块相同的尺寸，此表示修护在区块的缺陷单元需要整个单元的置换，因为冗余组件与区块同尺寸，其可修护在区块内任何数目的缺陷，关于在其它区块的缺陷，一额外冗余区块必须对每一要被修护的区块提供。如此，在链接架构的习知冗余架构为非常无效率的及使用显著的芯片面积，此外，在冗余组件的相当多数目的单元增加冗余组件本身失效的机率。
由先前讨论，希望提供一种在具链接架构的ICs的改良冗余。
发明概要
本发明系关于一种在链接记忆架构中的经改良冗余架构。在一具体实施例中，记忆链包括x数目的第一记忆单元，其中x相等或大于2及m个第二记忆单元，其中m相等或大于1，该第一记忆单元被用于数据之储存及该第二记忆单元被用于修护缺陷第一记忆单元。由整合冗余单元做为具正常储存单元的记忆链的一部分，修护在记忆链的缺陷单元不需要该缺陷单元所在的整个记忆区块的置换，在习知记忆链架构则为必要。
图式简略叙述
第1图显示排列于习知链接架构的记忆单元的行；及
第2图显示根据本发明一具体实施例的记忆单元的行。
本发明详细叙述
第2图显示根据本发明一具体实施例的具冗余的IC之部分201，表示行的一对位线(BL及/BL)被示出，许多行由字符线中间连接以形成记忆区块或数组。感应放大器295耦合至该位线的一端，该位线的每一包括记忆链(210a或210b)。链接的记忆单元240(每一具并联地偶合至电容器244的晶体管242)系为串连耦合。该记忆链包括X数目的单元226，其中X为整数。为实务原因，X为至少2。说明性地，链接包括8个记忆单元，其它大小的记忆单元亦为有用的。较佳为，该记忆链包括2y个记忆单元，其中y为≥1，该单元晶体管的闸极可为耦合至或用做字符线的闸极导体，该记忆单元系由字符线WL0-WLx-1定地址。
选择晶体管230被提供以选择性地耦合该链的一端至其相对应位线(如230a耦合链接210a至BL及230b耦合链210b至/BL)，选择晶体管230由控制信号BS0控制及选择晶体管230b由控制信号BS1控制，若链接210a被选择，控制信号BS0被活化以耦合其至该BL。另一方面，控制信号BS1被活化若链接210b被选择。板线系耦合至该链的另一端(如PL或/PL)。在一具体实施例中，在BL的链接耦合至PL；在/BL的链接耦合至/PL。数个位线对系经由字符线中间连接以形成记忆区块。
根据本发明一具体实施例，记忆链包括R个冗余单元222，其中R为≥1的整数，区块的可修护性直接相关于R(亦即R愈高，可修护性愈高)。说明性地，该链包括2个冗余单元(亦即R＝2)，当提供冗余单元于该链内(亦即链内冗余)，在该链内的单元数目等于X+R，该冗余单元系经由冗余字符线RWL0-RWLR-1定地址。在一具体实施例中，该冗余记忆单元系位于在该链的记忆单元及该选择晶体管间的该链的第一端。放置该冗余单元于该链的其它部分亦为可用。进一步了解该冗余单元不需要彼此相邻(亦即聚集在一起)。
若缺陷单元发生在该链的字符线的其中一，冗余字符线可被使用以取代该缺陷单元，此对沿相同字符线的区块中任何数目的缺陷皆为真。若额外缺陷发生于其它字符线，其它冗余字符线可被使用以取代那些缺陷单元，只要有足够数目的冗余字符线被提供。对具8个单元的记忆链，仅需要四个熔丝(3个位用于定地址及1个位用做总熔丝以显示冗余)以进行对每一冗余字符线的冗余。
记忆链210c-d亦被提供于在该板线另一侧的位线对，形成左侧及右侧区段276及278。在一具体实施例中，在右侧区段的选择晶体管由个别控制信号控制，例如，选择晶体管230c由BS2信号控制及选择晶体管230d由BS3控制，依据那一区段及那一链接被选择，该适当控制信号被活化以连接经选择链接至该位线。在一具体实施例中，在该区段右侧的单元227由不同字符线(如WL8-WL15)定地址。如同在左侧区段的链接，冗余单元223被提供。如所示，该链被提供为具2个冗余单元，然而，在右侧区段的链接不需要具与左侧区段的相同数目的冗余及记忆单元。
如所述，与习知方法相较，根据本发明的链接内冗余使得冗余组件的更有效利用可被进行。例如，缺陷字符线可以冗余字符线取代，而非整个区块。而且，因较少单元被使用，该冗余组件具较少的失效机率，链接尺寸亦因而更为弹性。
虽然本发明已参考数种具体实施例特别地显示及叙述，要了解的熟知本技艺者可进行对本发明的改良及变化而不偏离本发明精神及范围。所以本发明范围不应以参考上述叙述决定，而是应参考所附权利要求及其完整相当范围决定。

Claims (20)

1.一种集成电路包括：
x个第一记忆单元，其中x等于或大于2，该第一记忆单元被用于储存记忆单元；
m个第二记忆单元，其中m等于或大于1，该第二记忆单元被用做冗余记忆单元，其中该第二记忆单元被用于修护缺陷第一记忆单元；及
该第一及第二记忆单元被聚集在一链接。
2.根据权利要求1的集成电路，其中该记忆单元为铁电记忆单元。
3.根据权利要求2的集成电路，其中x等于2t及t等于或大于1。
4.根据权利要求1的集成电路，其中x等于2t及t等于或大于1。
5.根据权利要求1的集成电路，其中该链的第一端系耦合至位线及第二端系耦合至板线。
6.根据权利要求5的集成电路，其中该链的第一端系经由选择晶体管耦合至该位线。
7.根据权利要求6的集成电路进一步包括：
第二记忆链，其具经由第二选择晶体管耦合至第二位线的第一端及耦合至第二板线的第二端，该第二记忆链包括x个第一记忆单元及m个第二记忆单元，该位线及第二位线形成位线对；
第一及第二控制信号以控制该第一及第二选择晶体管。
8.根据权利要求7的集成电路进一步包括许多位线对以形成记忆区块。
9.根据权利要求7的集成电路进一步包括
第三记忆链，其具经由第三选择晶体管耦合至位线的第一端及耦合至板线的第二端；
第四记忆链，其具经由第四选择晶体管耦合至第二位线的第一端及耦合至第二板线的第二端，该第三及第四记忆链的每一包括y个第一记忆单元，其中y等于或大于1，及n个第二记忆单元，及n等于或大于1。
10.根据权利要求9的集成电路进一步包括许多位线对以形成记忆区块。
11.根据权利要求9的集成电路进一步包括第三及第四控制信号以控制该第三及第四选择晶体管。
12.根据权利要求11的集成电路进一步包括许多位线对以形成记忆区块。
13.根据权利要求9的集成电路，其中n＝m及y＝x。
14.根据权利要求第13项的集成电路进一步包括第三及第四控制信号以控制该第三及第四选择晶体管。
15.根据权利要求14的集成电路进一步包括许多位线对以形成记忆区块。
16.根据权利要求5的集成电路进一步包括具耦合至第二位线的第一端及耦合至第二板线的第二端的第二记忆链，该第二记忆链包括x个第一记忆单元及m个第二记忆单元，该位线及第二位线形成位线对。
17.根据权利要求16的集成电路进一步包括许多位线对以形成记忆区块。
18.根据权利要求16的集成电路，其进一步包括：
第三记忆链，其具耦合至该位线的第一端及耦合至该板线的第二端；
第四记忆链，其具耦合至第二位线的第一端及耦合至第二板线的第二端，该第三及第四记忆链的每一包括y个第一记忆单元，其中y等于或大于1，及n个第二记忆单元，其中n等于或大于1。
19.根据权利要求18的集成电路，其中n＝m及y＝x。
20.根据权利要求19的集成电路进一步包括许多位线对以形成记忆区块。
CNA038092077A 2002-04-26 2003-04-16 链接记忆架构中冗余 Pending CN1650370A (zh)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115691599A (zh) * 2022-11-10 2023-02-03 电子科技大学 一种新型链式铁电存储单元结构

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007066448A (ja) * 2005-08-31 2007-03-15 Toshiba Corp 強誘電体半導体記憶装置
JP4996177B2 (ja) * 2006-08-30 2012-08-08 富士通セミコンダクター株式会社 半導体記憶装置、およびデータ読み出し方法
JP5123140B2 (ja) * 2008-11-12 2013-01-16 株式会社東芝 強誘電体メモリ
US20100145871A1 (en) * 2008-12-10 2010-06-10 Moshe Kesem Paperless system and method for delivering mail

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05109292A (ja) * 1991-10-14 1993-04-30 Toshiba Corp 不揮発性半導体記憶装置
JP3766181B2 (ja) * 1996-06-10 2006-04-12 株式会社東芝 半導体記憶装置とそれを搭載したシステム
JP3489958B2 (ja) * 1997-03-19 2004-01-26 富士通株式会社 不揮発性半導体記憶装置
EP1141835B1 (de) * 1998-12-22 2002-07-31 Infineon Technologies AG Integrierter speicher mit redundanz
KR100339416B1 (ko) * 1999-09-15 2002-05-31 박종섭 칼럼 리던던시 회로를 구비한 비휘발성 강유전체 메모리 장치 및 그의 페일 어드레스 구제방법
JP4040243B2 (ja) * 2000-09-08 2008-01-30 株式会社東芝 強誘電体メモリ
TW512520B (en) * 2001-01-19 2002-12-01 Fujitsu Ltd Semiconductor memory

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115691599A (zh) * 2022-11-10 2023-02-03 电子科技大学 一种新型链式铁电存储单元结构

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Publication number Publication date
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TW200307943A (en) 2003-12-16
WO2003092015A1 (en) 2003-11-06
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US6856560B2 (en) 2005-02-15
JP2005523557A (ja) 2005-08-04
DE60314861T2 (de) 2008-03-20
KR20050004149A (ko) 2005-01-12

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WD01 Invention patent application deemed withdrawn after publication