[go: up one dir, main page]

CN1534788A - 可实现大的自对准接触(sac)开口余量的槽晶体管(tr)栅及其形成方法 - Google Patents

可实现大的自对准接触(sac)开口余量的槽晶体管(tr)栅及其形成方法 Download PDF

Info

Publication number
CN1534788A
CN1534788A CNA2003101141634A CN200310114163A CN1534788A CN 1534788 A CN1534788 A CN 1534788A CN A2003101141634 A CNA2003101141634 A CN A2003101141634A CN 200310114163 A CN200310114163 A CN 200310114163A CN 1534788 A CN1534788 A CN 1534788A
Authority
CN
China
Prior art keywords
gate
access
substrate
gates
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2003101141634A
Other languages
English (en)
Other versions
CN100454548C (zh
Inventor
־
金志永
朴珍俊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN1534788A publication Critical patent/CN1534788A/zh
Application granted granted Critical
Publication of CN100454548C publication Critical patent/CN100454548C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/025—Manufacture or treatment forming recessed gates, e.g. by using local oxidation
    • H10D64/027—Manufacture or treatment forming recessed gates, e.g. by using local oxidation by etching at gate locations
    • H10W20/069—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs 
    • H10D30/608—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs  having non-planar bodies, e.g. having recessed gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/10—Integrated device layouts

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本发明公开了一种半导体器件的存储单元及其形成方法，该存储单元包括：带有有源区和场区的衬底；形成于衬底上的栅层，栅层包括多个形成于衬底中的有源区上的存取栅和多个形成于衬底中的场区上的通路栅；形成在相邻通路栅和存取栅之间的第一自对准接触区；以及形成在相邻存取栅之间的第二自对准接触区，其中每个第一自对准接触区的宽度大于每个第二自对准接触区的宽度。

Description

可实现大的自对准接触(SAC)开口余量的 槽晶体管(TR)栅及其形成方法
技术领域
本发明涉及一种半导体器件中的槽晶体管(TR)栅。更具体地说，本发明涉及一种在相邻槽栅(recess gate)之间拥有扩大的间隔的槽晶体管栅及其形成方法。
背景技术
为了实现更高的密度，传统动态随机存取存储器(DRAM)单元采用存储电容器和绝缘栅场效应晶体管(FET)。DRAM单元在尺寸上已不断地减小至亚微米的范围。但是，尺寸上的减小为平面栅(planargate)的设计带来很多挑战。随着平面栅宽度的变窄以及通道的变短，诸如结漏、源极/漏极击穿电压以及数据保留时间等问题成为需关注的问题。对提高密度以及所需的栅通道长度的努力导致了形成于硅衬底内的槽栅的发展。传统上，有源区上的平面栅，即存取栅(access gate)的宽度大于场区上的平面栅，即通路栅(pass gate)的宽度。这些栅之间的窄小的间隔引起了自对准接触(SAC)开口余量(open margin)问题。
图1是示出根据现有技术的传统DRAM单元栅布局的平面图。
在图1中，衬底(未示出)包括有源区10和场区18。栅层12形成在衬底上以和有源区10重叠。存取栅12a形成在栅层12和有源区10的每个重叠处。参考字符W1表示存取栅12a的宽度。通路栅12b形成在栅层12和场区18的每个重叠处。参考字符W2表示通路栅12b的宽度。
在有源区10的周围形成BC SAC区14。参考字符d1表示存取栅和相邻通路栅之间的距离，即BC SAC区的大小。在有源区10的中心形成DC SAC区16。参考字符d2表示相邻存取栅之间的距离，即DC SAC区的大小。在传统的设计方式中，存取栅12a的宽度W1设计成大于通路栅12b的宽度W2。
因而，可以从这种传统的平面栅结构中观察到，存取栅12a的宽度W1大于通路栅12b的宽度W2。传统上，为了提高平面型栅中的更新时间，存取栅12a的宽度W1必须大于通路栅12b的宽度W2。但是，这种设计方式会引起如上所述的自对准接触(SAC)开口余量问题。
发明内容
为了至少解决上述的几个问题，本发明在相邻槽栅之间形成拥有增大的间隔的槽型栅。
本发明的实施例的特征在于提供一种半导体器件的存储单元，其包括：带有有源区和场区的衬底；形成于衬底上的栅层，栅层包括多个形成于衬底中的有源区上的存取栅和多个形成于衬底中的场区上的通路栅；形成在相邻通路栅和存取栅之间的第一自对准接触区；以及形成在相邻存取栅之间的第二自对准接触区，其中每个第一自对准接触区的宽度大于每个第二自对准接触区的宽度。
在该存储单元中，可以通过使每个存取栅的宽度小于相邻通路栅的宽度的方式来使每个第一自对准接触区的宽度大于每个第二自对准接触区的宽度。可以至少在每个存取栅的一侧形成一个槽口(notch)来降低每个存取栅的宽度。
在本发明的优选实施例中，形成于每个存取栅的至少一侧的槽口形成在第一自对准接触区的相邻处以面向多个通路栅中的一个。
在本发明的另一实施例中，形成于每个存取栅的至少一侧的槽口形成在第二自对准接触区的相邻处以面向多个存取栅中的一个。
在本发明的另一实施例中，每个存取栅拥有一对槽口，每个槽口形成在每个存取栅的两侧。
在本发明的另一实施例中，侧壁间隔可以形成在每个存取栅和每个通路栅的侧壁上。此外，槽孔(recess hole)可以形成为带有开口和底部以容纳多个存取栅中的一个，其中槽孔开口的宽度大于槽孔底部的宽度。进而，形成在多个存取栅的侧壁上的侧壁间隔可以延伸到衬底上表面的下面。
本发明的实施例的另一特征在于提供一种用于形成半导体存储器件的存储单元的方法，其包括：在衬底上形成隔离区和有源区；执行离子注入以在衬底上形成源极/漏极区；蚀刻衬底以在有源区上形成槽栅孔；在衬底的有源区上形成栅氧化层；在衬底的整个表面上依次形成栅层和栅掩模层；以及蚀刻栅层和栅掩模层以在衬底的有源区上形成多个存取栅和在衬底的场区上形成多个通路栅，以及在每个存取栅内形成槽口，从而使每个存取栅的宽度窄于每个通路栅的宽度，因而形成了位于相邻通路栅和存取栅之间的第一自对准接触区和位于相邻存取栅之间的第二自对准接触区，从而使第一自对准接触区的宽度大于第二自对准接触区的宽度。
该方法可进一步包括在每个存取栅和每个通路栅的侧壁上形成侧壁间隔。
在该方法中，通过蚀刻衬底的方式以在有源区中形成槽栅孔的步骤可以包括蚀刻衬底以形成带有开口和底部的槽栅孔，其中槽孔开口的宽度大于槽孔底部的宽度。该方法可进一步包括在每个存取栅和每个通路栅的侧壁上形成侧壁间隔，其中，形成在多个存取栅的侧壁上的侧壁间隔延伸到衬底上表面的下面。
该方法可进一步包括在形成于多个通路栅中的一个的侧壁上的侧壁间隔和衬底的场区上形成夹层介电层。
在该方法中，形成槽口的步骤可包括至少在每个邻近第一自对准接触区的存取栅的一侧形成该槽口以使其面对多个通路栅中的一个，或者可包括至少在每个邻近第二自对准接触区的存取栅的一侧形成该槽口以使其面对多个存取栅中的一个，或者可包括在每个存取栅内形成一对槽口，每个槽口形成在每个存取栅的两侧。
附图说明
参考附图，下面对优选实施例的详细说明将使本发明的上述和其它特征和优点对于本领域的普通技术人员来说更加清晰明了。在附图中：
图1是示出根据现有技术的传统DRAM单元栅布局的平面图；
图2是示出根据本发明的优选实施例的DRAM单元栅布局的平面图；
图3是示出沿图2中的1-1′线切开的剖面图；
图4A-4G示出了在用于形成如图2和3所示的DRAM单元栅布局的方法中的各个阶段；
图5示出了图2和3中所示的优选实施例的另一个实施例；
图6A-6G示出了在用于形成如图5所示的DRAM单元栅布局的方法中的各个阶段；
图7是示出根据本发明的第二实施例的DRAM单元栅布局的平面图；
图8是示出沿图7中的11-11′线切开的剖面图；
图9A-9G示出了在用于形成如图7和8所示的DRAM单元栅布局的方法中的各个阶段；
图10示出了图7和8中所示的第二实施例的另一个的实施例；
图11A-11G示出了在用于形成如图10所示的DRAM单元栅布局的方法中的各个阶段；
图12是示出根据本发明的第三实施例的DRAM单元栅布局的平面图；
图13是示出沿图12中的111-111′线切开的剖面图；
图14A-14G示出了在用于形成如图12和13所示的DRAM单元栅布局的方法中的各个阶段；
图15示出了图12和13中所示的第三实施例的另一个的实施例；
以及
图16A-16G示出了在用于形成如图15所示的DRAM单元栅布局的方法中的各个阶段。
具体实施方式
下面将参考附图更加完整地描述本发明，其中示出了本发明的优选实施例和供替换的实施例。但是，本发明可以以不同的方式体现且不应被理解为仅限于本文中所列出的实施例。当然，提供这些实施例是为了能够彻底而全面地公开本发明，同时完整地向本领域的普通技术人员传达本发明的范围。在附图中，为了清楚显示，层和区的厚度被放大了。应该理解，当谈到一层位于另一层或衬底“上”时，它可以是直接位于另一层或衬底上，或者中间也可以存在夹层。所有相同的参考数字和字符表示相同的组件。
优选实施例
图2是示出根据本发明的优选实施例的DRAM单元栅布局的平面图。图3是示出沿图2中的1-1′线切开的剖面图。图4A-4G示出了在用于形成如图2和3所示的DRAM单元栅布局的方法中的各个阶段。
参考图2，衬底(图3中的100)包括有源区100a和场区100b。栅层130形成在衬底上以和有源区100a重叠。栅层130包括存取栅130a和通路栅130b。存取栅130a形成在栅层130和有源区100a的每个重叠处。参考字符WA1表示存取栅130a的宽度。通路栅130b形成在栅层130和场区100b的每个重叠处。参考字符WP1表示通路栅130b的宽度。
在有源区100a的周围形成BC SAC区102。参考字符BC1表示BCSAC区内存取栅130a和相邻通路栅130b之间的距离。在有源区100a的中心形成DC SAC区104。参考字符DC1表示DC SAC区内相邻存取栅130a之间的距离。
通过在邻近BC SAC区102的存取栅130a的侧面蚀刻槽口106的方法来降低存取栅的宽度以使距离BC1大于距离DC1。优选地，只在存取栅面向通路栅的一侧(即BC SAC区102内)蚀刻槽口106。优选地，槽口106拥有10-20nm左右的深度。
图3是示出沿图2中的1-1′线切开的剖面图。在图3中，在衬底100的有源区100a和场区100b上分别形成一对存取栅130a和一对通路栅130b。衬底100包括源极区108a和漏极区108b。衬底的有源区包括一对均形成在与存取栅130a之一相应的位置上的槽孔110。每个槽孔110均涂敷有栅氧化层114和填充有栅聚乙烯层120。侧壁间隔150形成在存取栅130a和通路栅130b的侧壁上以及形成在形成于存取栅130a和通路栅130b上的掩模140上。
夹层介电(ILD)氧化层160被沉积在衬底100的场区100b上。BC SAC 170形成在存取栅130a和通路栅130b之间的开口上而DCSAC 180形成在相邻存取栅130a之间的开口上。
表1是现有技术的关键尺寸和本发明之间的比较。本发明的存取栅的宽度WA1(即存取栅尺寸)小于现有技术中的宽度，但是通路栅的宽度WP1(即通路栅尺寸)大于现有技术中的宽度，从而降低了字线阻抗。在本发明中，BC SAC区的尺寸BC1和DC SAC区的尺寸DC1均大于现有技术中的尺寸。因此，由于本发明中的通路栅尺寸WP1大于现有技术中的尺寸，所有本发明中的字线阻抗小于现有技术中的阻抗。进而，随着BC SAC区的尺寸BC1和DC SAC区的尺寸DC1的增加，SAC开口余量得到改善。
表1
    组件     WA     WP     BC     DC
    存取栅尺寸     通路栅尺寸     BC SAC尺寸     DC SAC尺寸
    现有技术     100nm     60nm     55nm     50nm
    本发明     70nm     80nm     63nm     57nm
    60nm     80nm     74nm     66nm
优选地，BC SAC区/DC SAC区的比例在1-1.2左右的范围内。更优选地，该比例取1.1左右，这个比例可以成为黄金比例。小于1.0左右的比例不能满足本发明，因为BC SAC区太小了。大于1.2的比例同样不可行，因为DC SAC区变得太小不能形成触点。
现在，参考附图4A-4G描述用于形成根据本发明的优选实施例的DRAM单元栅布局的方法。
图4A示出了带有有源区100a和场区100b以形成浅沟槽隔离(STI)区的衬底100。接着在衬底100的有源区100a和场区100b上形成第一氧化层101。然后，执行离子注入(如箭头所示)以在衬底100内形成源极/漏极区。
参考图4B，在第一氧化层101上形成第二氧化层107。接着执行蚀刻工艺以形成一系列栅沟槽109，以作为栅触点。
参考图4C，在形成栅沟槽109后，除去衬底100的表面上的第二氧化层107和第一氧化层101。然后，在衬底100的有源区100a内，分别在衬底100的源极区108a和漏极区108b之间形成槽栅孔110。
参考图4D，在衬底100的有源区100a上形成栅氧化层114。栅氧化层114覆盖衬底100的有源区100a的上表面和槽栅孔110的内表面。然后，依次栅氧化层114和在衬底100的场区100b上形成栅聚乙烯层125和栅掩模层135。
参考图4E，在栅聚乙烯层125和栅掩模层135上形成光致抗蚀剂层138。然后，对栅聚乙烯层125和栅掩模层135进行蚀刻，以形成衬底100的有源区100a上的存取栅130a和栅掩模140以及衬底100的场区100b上的通路栅130b和栅掩模140。参考字符WA和WP分别表示存取栅和通路栅的宽度。参考字符BC表示存取栅和通路栅之间的距离。参考字符DC表示相邻存取栅之间的距离。
参考图4F，通过化学气相沉积(CVD)工艺在存取栅130a和通路栅130b以及衬底100上形成绝缘层(未示出)。然后，对该绝缘层进行蚀刻以在存取栅和通路栅的侧壁上形成侧壁间隔150。
参考图4G，在存取栅130a和通路栅130b以及衬底100上沉积夹层介电(ILD)氧化层160。然后，对夹层介电(ILD)氧化层160进行蚀刻以在衬底100的有源区100a上相邻存取栅130a之间形成开口165和在衬底100的有源区100a上存取栅130a和通路栅130b之间形成开口175。存取栅130a和通路栅130b之间的开口175形成BC SAC(图3中的170)。相邻存取栅130a之间的开口165形成DC SAC(图3中的180)。接着，对夹层介电(ILD)氧化层160、BC SAC 170和DC SAC 180进行平面化，以获得如图3所示的结构。
另外的优选实施例
图5示出了图2和3中所示的优选实施例的供替换的实施方式。
图6A-6G示出了在用于形成如图5所示的DRAM单元栅布局的方法中的各个阶段。
在图5中，在衬底100′的有源区100a′和场区100b′上分别形成一对存取栅130a′和一对通路栅130b′。衬底100′包括源极区108a′和漏极区108b′。衬底的有源区包括一对均形成在与存取栅130a′之一相应的位置上的槽孔110′。每个槽孔110′均涂敷有栅氧化层114′和填充有栅聚乙烯层120′。侧壁间隔150′形成在存取栅130a′和通路栅130b′的侧壁上以及形成在形成于存取栅130a′和通路栅130b′上的掩模140′上。
夹层介电(ILD)氧化层160′被沉积在衬底100′的场区100b′上。BC SAC 170′形成在存取栅130a′和通路栅130b′之间的开口上而DCSAC 180′形成在相邻存取栅130a′之间的开口上。
在本发明的这种另外的优选实施例中，形成的槽栅孔110′具有相对于其底部比在本发明的优选实施例中更大的顶部开口。参考字符WO1表示槽栅孔的顶部开口的宽度。在进行蚀刻以形成存取栅130a′和通路栅130b′的过程中，该槽栅孔110′的较大的顶部开口引起存取栅130a′的过腐蚀。其后，当形成侧壁间隔150′时，侧壁间隔150′延伸到衬底100′上表面的下面并进入槽孔110′。
因此，存取栅130a′的宽度W′A1被做得更小，从而增大了距离BC′1和距离DC′1并改善了接触开口余量。
现在，参考附图6A-6G描述用于形成根据本发明的供替换的优选实施例的DRAM单元栅布局的方法。
图6A示出了带有有源区100a′和场区100b′以形成浅沟槽隔离(STI)区的衬底100′。接着在衬底100′的有源区100a′和场区100b′上形成第一氧化层101′。然后，执行离子注入(如箭头所示)以在衬底100′内形成源极/漏极区。
参考图6B，在第一氧化层101′上形成第二氧化层107′。接着执行蚀刻工艺以形成一系列栅沟槽109′，以作为栅触点。
参考图6C，在形成栅沟槽109′后，除去衬底100′的表面上的第二氧化层107′和第一氧化层101′。然后，在衬底100′的有源区100a′内，分别在衬底100′的源极区108a′和漏极区108b′之间形成槽栅孔110′。
参考图6D，在衬底100′的有源区100a′上形成栅氧化层114′。栅氧化层114′覆盖衬底100′的有源区100a′的上表面和槽栅孔110′的内表面。然后，依次在栅氧化层114′和衬底100′的场区100b′上形成栅聚乙烯层125′和栅掩模层135′。
可从图6D中看到，槽栅孔110′被蚀刻成具有相对于其底部比在本发明的优选实施例中更大的顶部开口。参考字符WO1表示槽栅孔的顶部开口的宽度。
参考图6E，在栅聚乙烯层125′和栅掩模层135′上形成光致抗蚀剂层138′。然后，对栅聚乙烯层125′和栅掩模层135′进行蚀刻，以形成衬底100′的有源区100a′上的存取栅130a′和栅掩模140′以及衬底100′的场区100b′上的通路栅130b′和栅掩模140′。参考字符W′A1和W′P1分别表示存取栅和通路栅的宽度。参考字符BC′1表示存取栅和通路栅之间的距离。参考字符DC′1表示相邻存取栅之间的距离。
在进行蚀刻以形成存取栅130a′和通路栅130b′的过程中，槽栅孔110′的较大的顶部开口引起存取栅130a′的过腐蚀。其后，当形成侧壁间隔(图6F中的150′)时，侧壁间隔150′延伸到衬底100′上表面的下面并进入槽孔110′。因此，存取栅130a′的宽度W′A1被做得更小，从而增大了距离BC′1和距离DC′1并改善了接触开口余量。
参考图6F，通过化学气相沉积(CVD)工艺在存取栅130a′和通路栅130b′以及衬底100′上形成绝缘层(未示出)。然后，对该绝缘层进行蚀刻以在存取栅和通路栅的侧壁上形成侧壁间隔150′。如上所述，由于存取栅130a′的过腐蚀，侧壁间隔150′延伸到衬底100′上表面的下面。
参考图6G，在存取栅130a′和通路栅130b′以及衬底100′上沉积夹层介电(ILD)氧化层160′。然后，对夹层介电(ILD)氧化层160′进行蚀刻以在衬底100′的有源区100a′上相邻存取栅130a′之间形成开口165′和在衬底100′的有源区100a′上存取栅130a′和通路栅130b′之间形成开口175′。存取栅130a′和通路栅130b′之间的开口175′形成BC SAC(图5中的170′)。相邻存取栅130a′之间的开口165′形成DC SAC(图5中的180′)。接着，对夹层介电(ILD)氧化层160′、BC SAC 170′和DC SAC 180′进行平面化，以获得如图5所示的结构。
在另外的优选实施例中，由于存取栅130a′的过腐蚀，存取栅130a′的宽度W′A被做得更小，从而增大了距离BC′和距离DC′。这种距离BC′和距离DC′的增大改善了接触开口余量。
第二实施例
图7是示出根据本发明的第二实施例的DRAM单元栅布局的平面图。图8是示出沿图7中的11-11′线切开的剖面图。图8A-8G示出了在用于形成如图7和8所示的DRAM单元栅布局的方法中的各个阶段。
参考图7，衬底(图8中的200)包括有源区200a和场区200b。栅层230形成在衬底上以和有源区200a重叠。栅层230包括存取栅230a和通路栅230b。存取栅230a形成在栅层230和有源区200a的每个重叠处。参考字符WA2表示存取栅230a的宽度。通路栅230b形成在栅层230和场区200b的每个重叠处。参考字符WP2表示通路栅230b的宽度。
在有源区200a的周围形成BC SAC区202。参考字符BC2表示BCSAC区内存取栅230a和相邻通路栅230b之间的距离。在有源区200a的中心形成DC SAC区204。参考字符DC2表示DC SAC区内相邻存取栅230a之间的距离。
在本发明的第二实施例中，通过在邻近DC SAC区204的存取栅230a的侧面蚀刻槽口206的方法使存取栅的宽度WA2小于通路栅的宽度WP2。在本实施例中，只在存取栅230a面向相邻存取栅230a的一侧(即在DC SAC区202内)蚀刻槽口206。优选地，槽口106拥有10-20nm左右的深度。
图8是示出沿图7中的11-11′线切开的剖面图。在图8中，在衬底200的有源区200a和场区200b上分别形成一对存取栅230a和一对通路栅230b。衬底200包括源极区208a和漏极区208b。衬底的有源区包括一对均形成在与存取栅230a之一相应的位置上的槽孔210。每个槽孔210均涂敷有栅氧化层214和填充有栅聚乙烯层220。侧壁间隔250形成在存取栅230a和通路栅230b的侧壁上以及形成在形成于存取栅230a和通路栅230b上的掩模240上。
夹层介电(ILD)氧化层260被沉积在衬底200的场区200b上。BC SAC 270形成在存取栅230a和通路栅230b之间的开口上而DCSAC 280形成在相邻存取栅230a之间的开口上。
和优选实施例一样，优选地，BC SAC区/DC SAC区的比例在1-1.2左右的范围内。更优选地，该比例取黄金比例，即1.1左右。
现在，参考附图9A-9G描述用于形成根据本发明的第二实施例的DRAM单元栅布局的方法。
图9A示出了带有有源区200a和场区200b以形成浅沟槽隔离(STI)区的衬底200。接着在衬底200的有源区200a和场区200b上形成第一氧化层201。然后，执行离子注入(如箭头所示)以在衬底200内形成源极/漏极区。
参考图9B，在第一氧化层201上形成第二氧化层207。接着执行蚀刻工艺以形成一系列栅沟槽209，以作为栅触点。
参考图9C，在形成栅沟槽209后，除去衬底200的表面上的第二氧化层207和第一氧化层201。然后，在衬底200的有源区200a内，分别在衬底200的源极区208a和漏极区208b之间形成槽栅孔210。
参考图9D，在衬底200的有源区200a上形成栅氧化层214。栅氧化层214覆盖衬底200的有源区200a的上表面和槽栅孔210的内表面。然后，依次在栅氧化层214和衬底200的场区200b上形成栅聚乙烯层225和栅掩模层235。
参考图9E，在栅聚乙烯层225和栅掩模层235上形成光致抗蚀剂层238。然后，对栅聚乙烯层225和栅掩模层235进行蚀刻，以形成衬底200的有源区200a上的存取栅230a和栅掩模240以及衬底200的场区200b上的通路栅230b和栅掩模240。参考字符WA2和WP2分别表示存取栅和通路栅的宽度。参考字符BC2表示存取栅230a和通路栅230b之间的距离。参考字符DC2表示相邻存取栅230a之间的距离。
参考图9F，通过化学气相沉积(CVD)工艺在存取栅230a和通路栅230b以及衬底200上形成绝缘层(未示出)。然后，对该绝缘层进行蚀刻以在取栅230a和通路栅230b的侧壁上形成侧壁间隔250。
参考图9G，在存取栅230a和通路栅230b以及衬底200上沉积夹层介电(ILD)氧化层260。然后，对夹层介电(ILD)氧化层260进行蚀刻以在衬底200的有源区200a上相邻存取栅230a之间形成开口265和在衬底200的有源区200a上存取栅230a和通路栅230b之间形成开口275。存取栅230a和通路栅230b之间的开口275形成BC SAC(图8中的270)。相邻存取栅230a之间的开口265形成DC SAC(图8中的280)。接着，对夹层介电(ILD)氧化层260、BC SAC 270和DC SAC 280进行平面化，以获得如图8所示的结构。
作为选择的第二实施例
图10示出了图7和8中所示的第二实施例的供替换的实施方式。图11A-11G示出了在用于形成如图10所示的DRAM单元栅布局的方法中的各个阶段。
在图10中，在衬底200′的有源区200a′和场区200b′上分别形成一对存取栅230a′和一对通路栅230b′。衬底200′包括源极区208a′和漏极区208b′。衬底的有源区包括一对均形成在与存取栅230a′之一相应的位置上的槽孔210′。每个槽孔210′均涂敷有栅氧化层214′和填充有栅聚乙烯层220′。侧壁间隔250′形成在存取栅230a′和通路栅230b′的侧壁上以及形成在形成于存取栅230a′和通路栅230b′上的掩模240′上。
夹层介电(ILD)氧化层260′被沉积在衬底200′的场区200b′上。BC SAC 270′形成在存取栅230a′和通路栅230b′之间的开口上而DCSAC 280′形成在相邻存取栅230a′之间的开口上。
在本发明的这种作为选择的优选实施例中，形成的槽栅孔210′具有相对于其底部比在本发明的优选实施例中更大的顶部开口。参考字符WO2表示槽栅孔的顶部开口的宽度。在进行蚀刻以形成存取栅230a′和通路栅230b′的过程中，该槽栅孔210′的较大的顶部开口引起存取栅230a′的过腐蚀。其后，当形成侧壁间隔250′时，侧壁间隔250′延伸到衬底200′上表面的下面并进入槽孔210′。因此，存取栅230a′的宽度W′A2被做得更小，从而增大了距离BC′2和距离DC′2并改善了接触开口余量。
现在，参考附图11A-11G描述用于形成根据本发明的供替换的第二实施例的DRAM单元栅布局的方法。
图11A示出了带有有源区200a′和场区200b′以形成浅沟槽隔离(STI)区的衬底200′。接着在衬底200′的有源区200a′和场区200b′上形成第一氧化层201′。然后，执行离子注入(如箭头所示)以在衬底200′内形成源极/漏极区。
参考图11B，在第一氧化层201′上形成第二氧化层207′。接着执行蚀刻工艺以形成一系列栅沟槽209′，以作为栅触点。
参考图11C，在形成栅沟槽209′后，除去衬底200′的表面上的第二氧化层207′和第一氧化层201′。然后，在衬底200′的有源区200a′内，分别在衬底200′的源极区208a′和漏极区208b′之间形成槽栅孔210′。
参考图11D，在衬底200′的有源区200a′上形成栅氧化层214′。栅氧化层214′覆盖衬底200′的有源区200a′的上表面和槽栅孔210′的内表面。然后，依次在栅氧化层214′和衬底200′的场区200b′上形成栅聚乙烯层225′和栅掩模层235′。
可从图11D中可以看出，槽栅孔210′被蚀刻成具有相对于其底部比在本发明的优选实施例中更大的顶部开口。参考字符WO2表示槽栅孔的顶部开口的宽度。
参考图11E，在栅聚乙烯层225′和栅掩模层235′上形成光致抗蚀剂层238′。然后，对栅聚乙烯层225′和栅掩模层235′进行蚀刻，以形成衬底200′的有源区200a′上的存取栅230a′和栅掩模240′以及衬底200′的场区200b′上的通路栅230b′和栅掩模240′。参考字符W′A2和W′P2分别表示存取栅230a′和通路栅230b′的宽度。参考字符BC′2表示存取栅230a′和通路栅230b′之间的距离。参考字符DC′2表示相邻存取栅230a′之间的距离。
在进行蚀刻以形成存取栅230a′和通路栅230b′的过程中，槽栅孔210′的较大的顶部开口引起存取栅230a′的过腐蚀。其后，当形成侧壁间隔(图11F中的250′)时，侧壁间隔250′延伸到衬底200′上表面的面并进入槽孔210′。因此，存取栅230a′的宽度W′A2被做得更小，从而增大了距离BC′2和距离DC′2并改善了接触开口余量。
参考图11F，通过化学气相沉积(CVD)工艺在存取栅230a′和通路栅230b′以及衬底200′上形成绝缘层(未示出)。然后，对该绝缘层进行蚀刻以在存取栅和通路栅的侧壁上形成侧壁间隔250′。如上所述，由于存取栅230a′的过腐蚀，侧壁间隔250′延伸到衬底200′上表面的下面。
参考图11G，在存取栅230a′和通路栅230b′以及衬底200′上沉积夹层介电(ILD)氧化层260′。然后，对夹层介电(ILD)氧化层260′进行蚀刻以在衬底200′的有源区200a′上相邻存取栅230a′之间形成开口265′和在衬底200′的有源区200a′上存取栅230a′和通路栅230b′之间形成开口275′。存取栅230a′和通路栅230b′之间的开口275′形成BC SAC(图10中的270′)。相邻存取栅230a′之间的开口265′形成DC SAC(图10中的280′)。接着，对夹层介电(ILD)氧化层260′、BC SAC 270′和DC SAC 280′进行平面化，以获得如图10所示的结构。
在作为选择的优选实施例中，由于存取栅230a′的过腐蚀，存取栅230a′的宽度W′A2被做得更小，从而增大了距离BC′2和距离DC′2。这种距离BC′2和距离DC′2的增大改善了接触开口余量。
第三实施例
图12是示出根据本发明的第三实施例的DRAM单元栅布局的平面图。图13是示出沿图12中的111-111′线切开的剖面图。图14A-14G示出了在用于形成如图12和13所示的DRAM单元栅布局的方法中的各个阶段。
参考图12，衬底(图13中的300)包括有源区300a和场区300b。栅层330形成在衬底上以和有源区300a重叠。栅层330包括存取栅330a和通路栅330b。存取栅330a形成在栅层330和有源区300a的每个重叠处。参考字符WA3表示存取栅330a的宽度。通路栅330b形成在栅层330和场区300b的每个重叠处。参考字符WP3表示通路栅330b的宽度。
在有源区300a的周围形成BC SAC区302。参考字符BC3表示BCSAC区内存取栅330a和相邻通路栅330b之间的距离。在有源区300a的中心形成DC SAC区304。参考字符DC3表示DC SAC区内相邻存取栅330a之间的距离。
在本发明的第三实施例中，通过在存取栅330a的两侧(即邻近DC SAC区304和邻近BC SAC区302)蚀刻槽口306的方法使存取栅的宽度WA3小于通路栅的宽度WP3。第三实施例是优选实施例和第二实施例的结合：在存取栅面向相邻存取栅的一侧(即DC SAC区302内)和存取栅面向通路栅的一侧(即BC SAC区304内)蚀刻槽口306。优选地，槽口306拥有10-20nm左右的深度。
图13是示出沿图12中的111-111′线切开的剖面图。在图13中，在衬底300的有源区300a和场区300b上分别形成一对存取栅330a和一对通路栅330b。衬底300包括源极区308a和漏极区308b。衬底的有源区包括一对均形成在与存取栅330a之一相应的位置上的槽孔310。每个槽孔310均涂敷有栅氧化层314和填充有栅聚乙烯层320。侧壁间隔350形成在存取栅330a和通路栅330b的侧壁上以及形成在形成于存取栅330a和通路栅330b上的掩模340上。
夹层介电(ILD)氧化层360被沉积在衬底300的场区300b上。BC SAC 370形成在存取栅330a和通路栅330b之间的开口上而DCSAC 380形成在相邻存取栅330a之间的开口上。
和优选实施例一样，优选地，BC SAC区/DC SAC区的比例在1-1.2左右的范围内。更优选地，该比例取黄金比例，即1.1左右。
现在，参考附图14A-14G描述用于形成根据本发明的第三实施例的DRAM单元栅布局的方法。
图14A示出了带有有源区300a和场区300b以形成浅沟槽隔离(STI)区的衬底300。接着在衬底300的有源区300a和场区300b上形成第一氧化层301。然后，执行离子注入(如箭头所示)以在衬底300内形成源极/漏极区。
参考图14B，在第一氧化层301上形成第二氧化层307。接着执行蚀刻工艺以形成一系列栅沟槽309，以作为栅触点(gate contact)。
参考图14C，在形成栅沟槽309后，除去衬底300的表面上的第二氧化层307和第一氧化层301。然后，在衬底300的有源区300a内，分别在衬底300的源极区308a和漏极区308b之间形成槽栅孔310。
参考图14D，在衬底300的有源区300a上形成栅氧化层314。栅氧化层314覆盖衬底300的有源区300a的上表面和槽栅孔310的内表面。然后，依次在栅氧化层314和衬底300的场区300b上形成栅聚乙烯层325和栅掩模层335。
参考图14E，在栅聚乙烯层325和栅掩模层335上形成光致抗蚀剂层338。然后，对栅聚乙烯层325和栅掩模层335进行蚀刻，以形成衬底300的有源区300a上的存取栅330a和栅掩模340以及衬底300的场区300b上的通路栅330b和栅掩模340。参考字符WA3和WP3分别表示存取栅和通路栅的宽度。参考字符BC3表示存取栅330a和通路栅330b之间的距离。参考字符DC3表示相邻存取栅330a之间的距离。
参考图14F，通过化学气相沉积(CVD)工艺在存取栅330a和通路栅330b以及衬底300上形成绝缘层(未示出)。然后，对该绝缘层进行蚀刻以在存取栅330a和通路栅330b的侧壁上形成侧壁间隔350。
参考图14G，在存取栅330a和通路栅330b以及衬底300上沉积夹层介电(ILD)氧化层360。然后，对夹层介电(ILD)氧化层360进行蚀刻以在衬底300的有源区300a上相邻存取栅330a之间形成开口365和在衬底300的有源区300a上存取栅330a和通路栅330b之间形成开口375。存取栅330a和通路栅330b之间的开口375形成BC SAC(图13中的370)。相邻存取栅330a之间的开口365形成DC SAC(图13中的380)。接着，对夹层介电(ILD)氧化层360、BC SAC 370和DC SAC 380进行平面化，以获得如图13所示的结构。
供替换的第三实施例
图15示出了本发明的第三实施例的供替换的实施方式。图16A-16G示出了在用于形成如图15所示的DRAM单元栅布局的方法中的各个阶段。
在图15中，在衬底300′的有源区300a′和场区300b′上分别形成一对存取栅330a′和一对通路栅330b′。衬底300′包括源极区308a′和漏极区308b′。衬底的有源区包括一对均形成在与存取栅330a′之一相应的位置上的槽孔310′。每个槽孔310′均涂敷有栅氧化层314′和填充有栅聚乙烯层320′。侧壁间隔350′形成在存取栅330a′和通路栅330b′的侧壁上以及形成在形成于存取栅330a′和通路栅330b′上的掩模340′上。
夹层介电(ILD)氧化层360′被沉积在衬底300′的场区300b′上。BC SAC 370′形成在存取栅330a′和通路栅330b′之间的开口上而DCSAC 380′形成在相邻存取栅330a′之间的开口上。
在本发明的这种供替换的优选实施例中，形成的槽栅孔310′具有相对于其底部比在本发明的优选实施例中更大的顶部开口。参考字符WO3表示槽栅孔的顶部开口的宽度。在进行蚀刻以形成存取栅330a′和通路栅330b′的过程中，该槽栅孔310′的较大的顶部开口引起存取栅330a′的过腐蚀。其后，当形成侧壁间隔350′时，侧壁间隔350′延伸到衬底300′上表面的下面并进入槽孔310′。因此，存取栅330a′的宽度W′A3被做得更小，从而增大了距离BC′3和距离DC′3并改善了接触开口余量。
现在，参考附图16A-16G描述用于形成根据本发明的供替换的第三实施例的DRAM单元栅布局的方法。
图16A示出了带有有源区300a′和场区300b′以形成浅沟槽隔离(STI)区的衬底300′。接着在衬底300′的有源区300a′和场区300b′上形成第一氧化层301′。然后，执行离子注入(如箭头所示)以在衬底300′内形成源极/漏极区。
参考图16B，在第一氧化层301′上形成第二氧化层307′。接着执行蚀刻工艺以形成一系列栅沟槽309′，以作为栅触点。
参考图16C，在形成栅沟槽309′后，除去衬底300′的表面上的第二氧化层307′和第一氧化层301′。然后，在衬底300′的有源区300a′内，分别在衬底300′的源极区308a′和漏极区308b′之间形成槽栅孔310′。
参考图16D，在衬底300′的有源区300a′上形成栅氧化层314′。栅氧化层314′覆盖衬底300′的有源区300a′的上表面和槽栅孔310′的内表面。然后，依次在栅氧化层314′和衬底300′的场区300b′上形成栅聚乙烯层325′和栅掩模层335′。
可从图16D中观察到，槽栅孔310′被蚀刻成具有相对于其底部比在本发明的优选实施例中更大的顶部开口。参考字符WO3表示槽栅孔的顶部开口的宽度。
参考图16E，在栅聚乙烯层325′和栅掩模层335′上形成光致抗蚀剂层338′。然后，对栅聚乙烯层325′和栅掩模层335′进行蚀刻，以形成衬底300′的有源区300a′上的存取栅330a′和栅掩模340′以及衬底300′的场区300b′上的通路栅330b′和栅掩模340′。参考字符W′A3和W′P3分别表示存取栅330a′和通路栅330b′的宽度。参考字符BC′3表示存取栅330a′和通路栅330b′之间的距离。参考字符DC′3表示相邻存取栅330a′之间的距离。
在进行蚀刻以形成存取栅330a′和通路栅330b′的过程中，槽栅孔310′的较大的顶部开口引起存取栅330a′的过腐蚀。其后，当形成侧壁间隔(图16F中的350′)时，侧壁间隔350′延伸到衬底300′上表面的下面并进入槽孔310′。因此，存取栅330a′的宽度W′A3被做得更小，从而增大了距离BC′3和距离DC′3并改善了接触开口余量。
参考图16F，通过化学气相沉积(CVD)工艺在存取栅330a′和通路栅330b′以及衬底300′上形成绝缘层(未示出)。然后，对该绝缘层进行蚀刻以在存取栅和通路栅的侧壁上形成侧壁间隔350′。如上所述，由于存取栅330a′的过腐蚀，侧壁间隔350′延伸到衬底300′上表面的下面。
参考图16G，在存取栅330a′和通路栅330b′以及衬底300′上沉积夹层介电(ILD)氧化层360′。然后，对夹层介电(ILD)氧化层360′进行蚀刻以在衬底300′的有源区300a′上相邻存取栅330a′之间形成开口365′和在衬底300′的有源区300a′上存取栅330a′和通路栅330b′之间形成开口375′。存取栅330a′和通路栅330b′之间的开口375′形成BC SAC(图15中的370′)。相邻存取栅330a′之间的开口365′形成DC SAC(图15中的380′)。接着，对夹层介电(ILD)氧化层360′、BC SAC 370′和DC SAC 380′进行平面化，以获得如图15所示的结构。
在供替换的第三实施例中，由于存取栅330a′的过腐蚀，存取栅330a′的宽度W′A3被做得更小，从而增大了距离BC′3和距离DC′3。这种距离BC′3和距离DC′3的增大改善了接触开口余量。
本说明书已公开了本发明的优选的和供替换的实施例，虽然应用了具体的条件，但它们只是作为一般的和解释性的使用，而不作为限制的目的。因而，本领域的普通技术人员应该理解，在不背离所附权利要求所定义的本发明的精神和范围的情况下，可以对本实施例作出各种形式上和细节上的改变。

Claims (21)

1.一种半导体器件的存储单元，包括：
带有有源区和场区的衬底；
形成于衬底上的栅层，栅层包括多个形成于衬底中的有源区上的存取栅和多个形成于衬底中的场区上的通路栅；
形成在相邻通路栅和存取栅之间的第一自对准接触区(BC SAC区)；以及
形成在相邻存取栅之间的第二自对准接触区(DC SAC区)，
其中，每个第一自对准接触区的宽度大于每个第二自对准接触区的宽度。
2.如权利要求1所述的半导体器件的存储单元，其中，通过使每个存取栅的宽度小于相邻通路栅的宽度的方式来使每个所述第一自对准接触区的宽度大于每个所述第二自对准接触区的所述宽度。
3.如权利要求1所述的半导体器件的存储单元，其中所述第一自对准接触区的宽度与所述第二自对准接触区的比例在1.0-1.2之间。
4.如权利要求3所述的半导体器件的存储单元，其中，第一自对准接触区的宽度与第二自对准接触区的所述比例为1.1左右。
5.如权利要求1所述的半导体器件的存储单元，进一步包括：
形成在每个存取栅和每个通路栅的侧壁上的侧壁间隔。
6.如权利要求5所述的半导体器件的存储单元，进一步包括：
带有开口和底部以容纳多个存取栅中的一个的槽孔，其中槽孔开口的宽度大于槽孔底部的宽度。
7.如权利要求6所述的半导体器件的存储单元，其中所述形成在多个存取栅的侧壁上的侧壁间隔延伸到衬底上表面的下面。
8.如权利要求5所述的半导体器件的存储单元，进一步包括：
形成于多个通路栅中的一个的侧壁上的侧壁间隔上和衬底的场区上的夹层介电层。
9.如权利要求2所述的半导体器件的存储单元，其中所述每个存取栅的宽度通过至少在每个存取栅的一侧形成一个槽口的方法得到降低。
10.如权利要求9所述的半导体器件的存储单元，其中所述槽口拥有10-20nm左右的深度。
(优选实施例)
11.如权利要求9所述的半导体器件的存储单元，其中所述形成于每个存取栅的至少一侧的槽口形成为邻近第一自对准接触区以便面向多个通路栅中的一个。
(第二实施例)
12.如权利要求9所述的半导体器件的存储单元，其中所述形成于每个存取栅的至少一侧的槽口形成为邻近第二自对准接触区以便面向多个存取栅中的一个。
(第三实施例)
13.如权利要求9所述的半导体器件的存储单元，其中所述每个存取栅拥有一对槽口，每个槽口形成在每个存取栅的两侧。
方法权利要求：
14.一种用于形成半导体存储器件的存储单元的方法，包括：
在衬底上形成隔离区和有源区；
执行离子注入以在衬底上形成源极/漏极区；
蚀刻有源区中的衬底以形成槽栅孔；
在衬底的有源区上形成栅氧化层；
在衬底的整个表面上依次形成栅层和栅掩模层；以及
蚀刻所述栅层和所述栅掩模层以在衬底的有源区上形成多个存取栅和在衬底的场区上形成多个通路栅，以及在每个存取栅内形成槽口，从而使每个存取栅的宽度窄于每个通路栅的宽度，因而形成了位于相邻通路栅和存取栅之间的第一自对准接触区和位于相邻存取栅之间的第二自对准接触区，
从而使第一自对准接触区的宽度大于第二自对准接触区的宽度。
15.如权利要求14所述的用于形成半导体存储器件的存储单元的方法，进一步包括：
在每个存取栅和每个通路栅的侧壁上形成侧壁间隔。
16.如权利要求14所述的用于形成半导体存储器件的存储单元的方法，其中通过蚀刻有源区的衬底以形成槽栅孔的步骤进一步包括：
蚀刻衬底以形成带有开口和底部的槽栅孔，其中槽孔开口的宽度大于槽孔底部的宽度。
17.如权利要求16所述的用于形成半导体存储器件的存储单元的方法，进一步包括：
在每个存取栅和每个通路栅的侧壁上形成侧壁间隔，其中，形成在多个存取栅的侧壁上的侧壁间隔延伸到衬底上表面的下面。
18.如权利要求15所述的用于形成半导体存储器件的存储单元的方法，进一步包括：
在形成于多个通路栅中的一个的侧壁上的侧壁间隔和衬底的场区上形成夹层介电层。
19.如权利要求14所述的用于形成半导体存储器件的存储单元的方法，其中所述形成槽口的步骤包括：
至少在每个邻近第一自对准接触区的存取栅的一侧形成槽口以使其面对多个通路栅中的一个。
20.如权利要求14所述的用于形成半导体存储器件的存储单元的方法，其中所述形成槽口的步骤包括：
至少在每个邻近第二自对准接触区的存取栅的一侧形成该槽口以使其面对多个存取栅中的一个。
21.如权利要求14所述的用于形成半导体存储器件的存储单元的方法，其中所述形成槽口的步骤包括：
在每个存取栅内形成一对槽口，每个槽口形成在每个存取栅的相对的侧上。
CNB2003101141634A 2003-04-02 2003-11-06 可实现大的自对准接触(sac)开口余量的槽晶体管(tr)栅及其形成方法 Expired - Fee Related CN100454548C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR20785/2003 2003-04-02
KR10-2003-0020785A KR100539276B1 (ko) 2003-04-02 2003-04-02 게이트 라인을 포함하는 반도체 장치 및 이의 제조 방법

Publications (2)

Publication Number Publication Date
CN1534788A true CN1534788A (zh) 2004-10-06
CN100454548C CN100454548C (zh) 2009-01-21

Family

ID=33095614

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2003101141634A Expired - Fee Related CN100454548C (zh) 2003-04-02 2003-11-06 可实现大的自对准接触(sac)开口余量的槽晶体管(tr)栅及其形成方法

Country Status (6)

Country Link
US (3) US7091540B2 (zh)
JP (1) JP4583787B2 (zh)
KR (1) KR100539276B1 (zh)
CN (1) CN100454548C (zh)
DE (1) DE102004009141B4 (zh)
TW (1) TWI295817B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106803507A (zh) * 2015-11-26 2017-06-06 爱思开海力士有限公司 电子器件及制造其的方法

Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100468771B1 (ko) * 2002-10-10 2005-01-29 삼성전자주식회사 모스 트랜지스터의 제조방법
KR100539276B1 (ko) * 2003-04-02 2005-12-27 삼성전자주식회사 게이트 라인을 포함하는 반도체 장치 및 이의 제조 방법
KR100558544B1 (ko) * 2003-07-23 2006-03-10 삼성전자주식회사 리세스 게이트 트랜지스터 구조 및 그에 따른 형성방법
KR100500472B1 (ko) * 2003-10-13 2005-07-12 삼성전자주식회사 리세스 게이트 트랜지스터 구조 및 형성방법
KR100500473B1 (ko) * 2003-10-22 2005-07-12 삼성전자주식회사 반도체 소자에서의 리세스 게이트 트랜지스터 구조 및형성방법
KR100607174B1 (ko) * 2004-02-24 2006-08-01 삼성전자주식회사 반도체 기판의 주 표면 아래로 연장된 플러그 콘택홀들을갖는 반도체 장치들 및 그 제조 방법들
KR100679942B1 (ko) * 2004-05-06 2007-02-08 주식회사 하이닉스반도체 더미게이트를 구비한 반도체소자 및 그 제조 방법
KR100536042B1 (ko) * 2004-06-11 2005-12-12 삼성전자주식회사 반도체 장치에서 리세스 게이트 전극 형성 방법
DE102004031385B4 (de) * 2004-06-29 2010-12-09 Qimonda Ag Verfahren zur Herstellung von Stegfeldeffekttransistoren in einer DRAM-Speicherzellenanordnung, Feldeffekttransistoren mit gekrümmtem Kanal und DRAM-Speicherzellenanordnung
US7132333B2 (en) * 2004-09-10 2006-11-07 Infineon Technologies Ag Transistor, memory cell array and method of manufacturing a transistor
US7795094B2 (en) * 2004-09-02 2010-09-14 Micron Technology, Inc. Recessed gate dielectric antifuse
US7667264B2 (en) * 2004-09-27 2010-02-23 Alpha And Omega Semiconductor Limited Shallow source MOSFET
KR100574497B1 (ko) * 2004-12-24 2006-04-27 주식회사 하이닉스반도체 비대칭 리세스된 게이트를 갖는 ｍｏｓｆｅｔ 및 그 제조방법
KR100605500B1 (ko) * 2005-03-03 2006-07-28 삼성전자주식회사 라인형 활성영역을 갖는 반도체소자들 및 그 제조방법들
KR100712989B1 (ko) * 2005-03-14 2007-05-02 주식회사 하이닉스반도체 리세스 채널 및 비대칭접합 구조를 갖는 반도체 소자의제조방법
KR100596833B1 (ko) * 2005-03-18 2006-07-04 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR100596889B1 (ko) * 2005-03-22 2006-07-04 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR100675889B1 (ko) * 2005-04-26 2007-02-02 주식회사 하이닉스반도체 리세스 채널을 가지는 반도체 소자 및 그 제조방법
FR2885261B1 (fr) * 2005-04-28 2007-07-13 St Microelectronics Sa Element integre de memoire dynamique a acces aleatoire
US7429509B2 (en) * 2005-05-31 2008-09-30 Nanya Technology Corporation Method for forming a semiconductor device
KR100673229B1 (ko) 2005-07-04 2007-01-22 주식회사 하이닉스반도체 낸드형 플래시 메모리 소자 및 그것의 제조방법
US7429524B2 (en) * 2005-09-14 2008-09-30 Texas Instruments Incorporated Transistor design self-aligned to contact
US20070057318A1 (en) * 2005-09-15 2007-03-15 Lars Bach Semiconductor memory device and method of production
KR100631960B1 (ko) * 2005-09-16 2006-10-04 주식회사 하이닉스반도체 반도체 소자 및 그의 제조방법
JP2007194333A (ja) * 2006-01-18 2007-08-02 Elpida Memory Inc 半導体装置の製造方法
KR100745917B1 (ko) * 2006-01-23 2007-08-02 주식회사 하이닉스반도체 반도체 소자의 제조 방법
FR2897471A1 (fr) * 2006-02-10 2007-08-17 St Microelectronics Sa Formation d'une portion de couche semiconductrice monocristalline separee d'un substrat
TWI300975B (en) * 2006-06-08 2008-09-11 Nanya Technology Corp Method for fabricating recessed-gate mos transistor device
KR100876778B1 (ko) * 2006-07-28 2009-01-07 주식회사 하이닉스반도체 반도체 소자 및 그의 형성 방법
KR100811373B1 (ko) * 2006-09-08 2008-03-07 주식회사 하이닉스반도체 노광 마스크 및 이를 이용한 반도체 소자의 제조 방법
KR100810616B1 (ko) 2006-10-02 2008-03-06 삼성전자주식회사 미세 선폭의 도전성 라인들을 갖는 반도체소자 및 그제조방법
KR100861174B1 (ko) * 2006-10-31 2008-09-30 주식회사 하이닉스반도체 노광 마스크 및 이를 이용한 반도체 소자의 제조 방법
TWI334198B (en) * 2007-03-12 2010-12-01 Nanya Technology Corp Methods for forming a semiconductor device
JP5538672B2 (ja) * 2007-10-23 2014-07-02 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びその製造方法並びにデータ処理システム
US7820512B2 (en) * 2007-12-28 2010-10-26 Intel Corporation Spacer patterned augmentation of tri-gate transistor gate length
US20090273015A1 (en) * 2008-04-30 2009-11-05 Atmel Corporation Non-volatile memory cell
KR20100121101A (ko) * 2009-05-08 2010-11-17 삼성전자주식회사 리세스 채널을 갖는 메모리 소자 및 이의 제조방법
JP2013183138A (ja) * 2012-03-05 2013-09-12 Toshiba Corp 半導体装置およびその製造方法
US9153483B2 (en) * 2013-10-30 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Method of semiconductor integrated circuit fabrication
KR102185661B1 (ko) * 2014-02-07 2020-12-02 삼성전자주식회사 비트 라인 구조체 및 스토리지 컨택 플러그를 포함하는 반도체 소자
CN105789213B (zh) * 2014-12-25 2019-01-22 中芯国际集成电路制造(上海)有限公司 一种半导体存储器件及其制备方法、电子装置
KR102850033B1 (ko) * 2019-12-19 2025-08-22 삼성전자주식회사 광학 근접 보상 검증 방법 및 이를 포함하는 반도체 제조 방법
US20250016997A1 (en) * 2023-07-05 2025-01-09 Nanya Technology Corporation Semiconductor structure and method of manufacturing the same

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63170955A (ja) * 1987-01-09 1988-07-14 Sony Corp 半導体記憶装置
JP2755592B2 (ja) 1988-02-23 1998-05-20 株式会社東芝 半導体記憶装置およびその製造方法
US5917211A (en) * 1988-09-19 1999-06-29 Hitachi, Ltd. Semiconductor integrated circuit, method of fabricating the same and apparatus for fabricating the same
JPH0414253A (ja) * 1990-05-02 1992-01-20 Sony Corp ダイナミックｒａｍ及びその製造方法
JP3222188B2 (ja) 1992-04-14 2001-10-22 株式会社日立製作所 半導体装置及びその製造方法
JPH06318680A (ja) * 1993-05-10 1994-11-15 Nec Corp 半導体記憶装置およびその製造方法
JPH0936325A (ja) * 1995-07-25 1997-02-07 Hitachi Ltd 半導体集積回路装置
JP2751909B2 (ja) * 1996-02-26 1998-05-18 日本電気株式会社 半導体装置の製造方法
JPH09270461A (ja) * 1996-03-29 1997-10-14 Mitsubishi Electric Corp 半導体装置
JPH09237897A (ja) * 1996-05-20 1997-09-09 Semiconductor Energy Lab Co Ltd 絶縁ゲイト型電界効果半導体装置
US5914514A (en) * 1996-09-27 1999-06-22 Xilinx, Inc. Two transistor flash EPROM cell
US5763312A (en) * 1997-05-05 1998-06-09 Vanguard International Semiconductor Corporation Method of fabricating LDD spacers in MOS devices with double spacers and device manufactured thereby
KR100251228B1 (ko) * 1997-12-31 2000-04-15 윤종용 반도체 메모리 장치의 콘택 형성방법 및 그 구조
JPH11330418A (ja) * 1998-03-12 1999-11-30 Fujitsu Ltd 半導体装置とその製造方法
TW409428B (en) * 1998-03-20 2000-10-21 Seiko Epson Corp Non-volatile semiconductor memory apparatus and the manufacture method thereof
US5945707A (en) * 1998-04-07 1999-08-31 International Business Machines Corporation DRAM cell with grooved transfer device
JP2000036594A (ja) 1998-07-17 2000-02-02 Texas Instr Japan Ltd 半導体装置及びその製造方法
US6362506B1 (en) * 1998-08-26 2002-03-26 Texas Instruments Incorporated Minimization-feasible word line structure for DRAM cell
US6188095B1 (en) * 1998-09-30 2001-02-13 Siemens Aktiengesellschaft 6¼ f2 DRAM cell structure with four nodes per bitline-stud and two topological wordline levels
JP2001044380A (ja) * 1999-07-26 2001-02-16 Mitsubishi Electric Corp 半導体装置およびその製造方法
US20020073394A1 (en) * 1999-12-07 2002-06-13 Milor Linda Susan Methodology for increasing yield, manufacturability, and performance of integrated circuits through correction of photolithographic masks
TW486821B (en) * 2000-01-10 2002-05-11 Springsoft Inc Method and system for constructing and manipulating a physical integrated circuit layout of a multiple-gate semiconductor device
JP4860022B2 (ja) * 2000-01-25 2012-01-25 エルピーダメモリ株式会社 半導体集積回路装置の製造方法
US6339239B1 (en) * 2000-06-23 2002-01-15 International Business Machines Corporation DRAM cell layout for node capacitance enhancement
US6462368B2 (en) * 2000-10-31 2002-10-08 Hitachi, Ltd. Ferroelectric capacitor with a self-aligned diffusion barrier
JP4635333B2 (ja) * 2000-12-14 2011-02-23 ソニー株式会社 半導体装置の製造方法
JP2003031686A (ja) * 2001-07-16 2003-01-31 Sony Corp 半導体記憶装置およびその製造方法
KR100396896B1 (ko) * 2001-08-03 2003-09-02 삼성전자주식회사 디램 반도체 소자의 제조방법
KR100539276B1 (ko) * 2003-04-02 2005-12-27 삼성전자주식회사 게이트 라인을 포함하는 반도체 장치 및 이의 제조 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106803507A (zh) * 2015-11-26 2017-06-06 爱思开海力士有限公司 电子器件及制造其的方法
CN106803507B (zh) * 2015-11-26 2020-12-15 爱思开海力士有限公司 电子器件及制造其的方法

Also Published As

Publication number Publication date
US20050218458A1 (en) 2005-10-06
CN100454548C (zh) 2009-01-21
JP2004311977A (ja) 2004-11-04
JP4583787B2 (ja) 2010-11-17
US7091540B2 (en) 2006-08-15
KR100539276B1 (ko) 2005-12-27
US20040195608A1 (en) 2004-10-07
TWI295817B (en) 2008-04-11
US20070069265A1 (en) 2007-03-29
DE102004009141B4 (de) 2010-11-18
US7211482B2 (en) 2007-05-01
US7872290B2 (en) 2011-01-18
DE102004009141A1 (de) 2004-10-28
TW200421463A (en) 2004-10-16
KR20040085924A (ko) 2004-10-08

Similar Documents

Publication Publication Date Title
CN1534788A (zh) 可实现大的自对准接触(sac)开口余量的槽晶体管(tr)栅及其形成方法
CN1324687C (zh) 半导体装置的制造方法
CN1181554C (zh) 半导体器件及其制造方法
CN1235291C (zh) 半导体器件和半导体器件的制造方法
CN1254867C (zh) 半导体装置及其制造方法
CN1681103A (zh) 形成有掩埋氧化物图形的半导体器件的方法及其相关器件
CN1716542A (zh) 在半导体装置的多栅极晶体管上形成栅极电极的方法
CN1240131C (zh) 半导体装置及其制造方法
CN101051637A (zh) 半导体器件及其制造方法
CN1655364A (zh) 晶体管结构、存储单元及其阵列、及存储器制造方法
CN1692489A (zh) 具有铟掺杂子区域的栅隔离区的半导体结构
CN1841749A (zh) 具有增加的沟道长度的半导体器件及其制造方法
CN1499578A (zh) 自对准半导体接触结构及其制造方法
CN101044615A (zh) 具有垂直u形晶体管的dram单元
CN1560926A (zh) 场效应晶体管及其制造方法
CN1284217C (zh) 半导体器件的制造方法
CN1805153A (zh) 半导体器件及其制造方法
CN1518125A (zh) 半导体装置
CN1476104A (zh) 半导体器件及其制造方法
CN1674299A (zh) 具有栅极电介质结构易失性存储器的晶体管及其制造方法
CN1925161A (zh) 半导体产品及其制作方法
CN1617327A (zh) 浅沟渠隔离结构及其沟渠的制造方法
CN1706045A (zh) 包含电容器及较佳平面式晶体管的集成电路装置及制造方法
CN1832144A (zh) 制造快闪存储装置的方法
CN1565060A (zh) 半导体装置及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20090121

Termination date: 20211106