CN1505289A - 一种数据信号检测装置 - Google Patents

Abstract

本发明提供一种数据信号检测装置，包括信号幅度检测单元41、信号丢失检测单元和信号恢复检测单元；所述信号幅度检测单元41，用于检测输入信号的幅度，并控制所述信号丢失检测单元的工作；所述信号丢失检测单元，接收所述信号幅度检测单元41的控制信号和参考时钟信号，检测输入数据信号是否丢失，并控制输出报警信号；所述信号恢复检测单元，接收输入数据信号和参考时钟信号，检测数据信号是否恢复，并控制撤销报警信号。本发明通过对信号的分频，降低了信号的频率，有利于检测高频率的数据信号，可以检测到155MHz及以上的信号频率，而本发明的输出信号是触发器的输出信号，因此抗干扰的能力较好。

Description

一种数据信号检测装置

技术领域

本发明涉及数据传输领域，具体地说，涉及对传输过程中数据信号丢失和恢复的检测技术。

背景技术

在数据信号传输的过程中，由于传输介质或干扰，会造成信号的衰减，通常会通过时钟与数据恢复(clock and data recovery，简称CDR)电路对信号进行重新采样恢复，并从中提取出同步时钟。一般典型的时钟与数据恢复电路的结构如图1所示，CDR电路包括鉴相器21、鉴频鉴相器22、选择器23、电荷泵24、压控振荡器(VCO)25、分频器26、信号检测电路11和采样器13。NRZ(non-returnzero)编码的数据信号输入鉴相器21中与分频器26的输出进行相位比较，鉴相的结果输入选择器23中；参考时钟与分频器26的输出在鉴频鉴相器22中进行相位和频率的比较，比较结果也输入选择器23中；信号检测电路11控制选择器23的输出，送入电荷泵24中，电荷泵24把鉴相输出的数字信号进行滤波、去除高频信号并转换为直流电压，用于控制压控振荡器25，压控振荡器25的输出再返回分频器26，不同分频比的两个输出信号分别输出到鉴相器21和鉴频鉴相器22进行鉴相，从而形成一个闭环控制系统。当输入信号的相位与分频器26输出的信号的相位相同时，压控振荡器25的输出即是从数据信号中恢复的时钟信号或是与参考时钟成倍数关系的时钟信号，该信号作为采样器13的采样信号，将输入的衰减信号恢复成原来的数据。CDR电路的目的主要是从衰减的数据信号中恢复出原来的数据和时钟，当输入的数据信号由于前级传输介质出现故障或有长时间没有变化时，CDR电路中的鉴相器21失去了比较的对象，从而使得压控振荡器25的输出信号频率会随着时间而漂移；此时，CDR电路输出的时钟clock是不准确的，因此用该时钟进行采样恢复的数据信号也会产生误码。为了防止此类现象的发生，CDR电路中需要有一个信号检测电路11，用于在某个设定的时间间隔内输入的数据信号丢失或没有变化时，产生LOS报警信号作为下一级电路进行控制的参考；当输入数据信号恢复时，信号检测电路11会撤销LOS报警信号。

现有的信号检测电路主要采用两种方式实现，一种是通过检测输入信号的幅度大小来检测信号是否丢失；一种是通过检测输入信号从‘0’到‘1’的变化或从‘1’到‘0’的变化来检测信号是否丢失。

图2是一种已知的传统信号检测电路，它是通过检测信号的幅度大小来判断输入数据信号有无的。包括峰值检测单元13、外接电容12、触发电平产生电路14、外接电阻15和比较器16。峰值检测单元13把输入的交流信号Vin通过整流滤波电路转换为直流信号，整流滤波电路可以是二极管再加一个外接电容12，峰值检测单元13的输出接到比较器16的正相输入端，触发电平产生电路14的输出接到比较器16的反相输入端，比较器16用于比较整流后的输入信号是否小于预先设定的信号丢失的阈值，如果小于，则产生LOS报警信号。该信号检测电路利用电阻电容的时间常数来测量脉冲的持续时间，并用比较器16来比较峰值电压的大小，但是该电路存在一些缺点，首先在进行峰值检测时，它检测的是输入信号的最大电压，而一般的输入信号是方波信号，输入信号的初始上升电压的频率远高于信号的实际频率值，如果实际信号的幅度在阈值之下，而整流滤波电路没有除去高频率，则有可能使峰值检测电路13的输出大于阈值，而没有产生LOS报警信号；其次，在高数据码流时，寄生电容电感也可能会产生错误的LOS报警信号；第三，电阻电容增加了集成电路版图的面积和电路的成本；另外，该电路不能检测输入信号是连续0或连续1的情况，因为这时虽然信号的幅度足够大，但是信号没有变化。

专利号为US 5,563,893的美国专利“INTEGREATED LEVEL DETECTOR”中提出了一种采用窗口比较器和状态机的信号检测电路，如图3所示。该信号检测电路包括槽电路20、延迟电路30和状态机110，输入信号Vin是方波信号。槽电路20进一步包括上阈值检测电路21、下阈值检测电路22、放大器23、24和或门25；延迟电路30则包括6个延迟单元31-36和与非门37。当输入信号Vin的绝对值小于设定的阈值Vth时，槽电路20的输出Tout是低电平；当输入信号Vin的绝对值大于设定的阈值Vth时，槽电路20的输出Tout是高电平。延迟电路30对槽电路20的输出Tout进行多次延迟，每级的延迟用与非门37重新结合在一起，延迟电路30的输出就是LOS报警信号。如果槽电路20的输出Tout保持低电平的时间大于等于总的延迟时间时，则延迟电路30输出高电平，产生LOS报警信号。如果可以得到小于或等于数据速率的系统时钟，则可以在延迟电路30后增加一个状态机110以增强可靠性，状态机110在输入保持不变时开始计数，如果在此期间状态机110的输入发生变化，则重新开始计数。当连续N(N可以设定)个时钟周期内状态机110的输入保持不变时，状态机110才输出与LOS报警信号相位相同的报警信号LOS1，该报警信号LOS1相比LOS报警信号延迟了N个时钟周期。由于该信号检测电路的关键电路是延迟单元，而延迟单元的数目与输入数据信号的速率有关，因此必须根据输入信号的速率来调整延迟单元的数目；再者延迟单元的延迟时间是一个与工艺密切相关的量，即使采用相同的工艺，因为工艺参数等的影响，延迟单元的延迟时间也会出现不同，将导致检测误差的出现，从而出现误操作。

在数据传输过程中，时钟与数据恢复电路作为一种基本的接收电路，其从数据信号中恢复出来的时钟将作为下级电路的同步时钟，数据信号的连续性对恢复的同步时钟的相位及频率有很大的影响。因此，需要一种可以准确检测输入数据信号状态的电路，来指示输入数据信号的状态。

发明内容

本发明所要解决的技术问题在于提供一种数据信号检测装置，以解决现有信号检测电路检测信号不准确、容易受外界的干扰、占用版图面积大和不能及时指示信号恢复等的问题。

本发明所述数据信号检测装置，包括信号幅度检测单元、信号丢失检测单元和信号恢复检测单元；

所述信号幅度检测单元，用于检测输入信号的幅度，并控制所述信号丢失检测单元的工作；

所述信号丢失检测单元，接收所述信号幅度检测单元的控制信号和参考时钟信号，检测输入数据信号是否丢失，并控制输出报警信号；

所述信号恢复检测单元，接收输入数据信号和参考时钟信号，检测数据信号是否恢复，并控制撤销报警信号。

所述信号幅度检测单元，包括第一比较器、第二比较器和或门；输入数据信号分别输入所述第一比较器和所述第二比较器中，与设定的阈值进行比较，比较结果通过所述或门输出。

所述信号丢失检测单元包括与非门、第一分频器、第二分频器、置高电路和触发器；所述与非门的一个输入端接收来自所述信号幅度检测单元的输出信号，输出接到所述第二分频器的控制端；所述第一分频器的输入是参考时钟信号，其输出接所述第二分频器的另一个输入端，所述第二分频器的输出进入所述置高电路，所述置高电路的另一个输入端接参考时钟，所述置高电路的输出分别接入所述触发器的输入端和清零端以及所述信号恢复检测单元，所述触发器输出报警信号，并返回到所述与非门的另一个输入端。

所述信号恢复检测单元包括第三分频器、缓冲器、与门和第四分频器；参考时钟信号输入所述第三分频器中，其输出接到所述与门的一个输入端；所述与门的另一个输入接收来自所述信号丢失检测单元的信号，其输出至所述第四分频器的控制端；输入数据信号经过所述缓冲器整形后输出到所述第四分频器，所述第四分频器的输出作为所述信号丢失检测单元中所述触发器的时钟信号。

所述信号丢失检测单元中的第一分频器与所述信号恢复检测单元中的第三分频器可以合成一个分频器。

本发明所述数据信号检测装置通过对信号的分频，降低了信号的频率，有利于检测高频率的数据信号，可以检测到155MHz及以上的信号频率，而本发明信号检测装置的输出是触发器的输出，因此抗干扰的能力较好。另外，本发明全部采用标准的数字电路模块，整个电路对工艺的依赖性很小，并且由于没有应用电阻、电容等器件，减小了版图的面积，有利于电路的移植以及大规模电路的集成。

附图说明

图1是一般典型的时钟与数据恢复电路的电路图；

图2是现有技术中一种信号检测电路的电路图；

图3是现有技术中另一种信号检测电路的电路图；

图4是图3所示电路的波形图；

图5是本发明数据信号检测装置的结构示意图；

图6是图5中信号幅度检测单元41的电路图；

图7是图6所示信号幅度检测单元41的波形图；

图8是图5中第一分频器43和第三分频器43′的结构图；

图9是图5中第二分频器44的结构图；

图10是图5中置高电路46的电路图；

图11是图5中第四分频器45的结构图。

具体实施方式

下面结合附图对本发明的具体实施做进一步的详细描述。

图1-图4介绍了现有的CDR电路的组成及其信号检测电路的结构和原理，可以发现，现有技术存在检测信号不准确、易受外界干扰等缺点。

图5是本发明数据信号检测装置的结构示意图。本发明检测装置包括三个部分：信号幅度检测单元41，信号丢失检测单元和信号恢复检测单元。

本发明的输入是待检测的数据信号输入和参考时钟ref_clk，此参考时钟ref_clk的频率等于或小于数据信号输入的码速率。

信号幅度检测单元41包括第一比较器51、第二比较器52和或门53，如图6所示。数据信号输入分别接入第一比较器51的负相输入端和第二二比较器52的正相输入端，与设置的阈值V_thh和V_thl进行比较，比较的结果通过或门53输出。在信号幅度检测单元41中，定义当输入数据信号输入的幅度满足V_thl＜信号幅度＜V_thh时，信号丢失。对于信号幅度从0到VCC的系统，可以选择V_thh＝80％VCC，V_thl＝20％VCC。

对第一比较器51来说，当输入信号的幅度大于V_thh时，第一比较器51的输出54是高电平；对第二比较器52来说，当输入信号的幅度小于V_thl时，第二比较器52的输出55是高电平，此时或门53的输出56都是高电平，指示信号幅度符合要求，如图7所示。当第一比较器51和第二比较器52都输出低电平时，或门53输出低电平，表明信号幅度不符合要求。或门53的输出56输入信号丢失检测单元，控制信号丢失检测单元的工作。

当信号幅度符合要求时，信号幅度检测单元41输出高电平，此时信号丢失检测单元处于何种状态，依赖于LOS报警信号的状态。如果LOS报警信号为低，即此时数据信号输入存在，则信号丢失检测单元处于信号检测状态；如果LOS报警信号为高，即此时信号已经丢失，则信号丢失检测单元在检测状态和停止状态之间变化，其输出不会发生变化，这时只有信号恢复检测单元的检测结果才能使LOS报警信号的变化。

当信号幅度不够时，或门53输出低电平，信号丢失检测单元开始进行检测。

信号丢失检测单元包括与非门42、第一分频器43、第二分频器44、置高电路46和触发器48。信号幅度检测单元41的输出56和与非门42的一个输入端相连，与非门42的另一个输入端是LOS报警信号，与非门42的输出37作为第二分频器44的复位信号。第二分频器44的输入信号是第一分频器43对参考时钟ref_clk的分频信号35；第二分频器44的输出36与置高电路46的一个输入端相连，置高电路46的另一个输入信号是参考时钟ref_clk，置高电路46的输出33分别作为触发器48的输入信号和复位信号，同时输出给信号恢复检测单元。

当信号幅度不符合要求或LOS报警信号为低时，都会导致信号丢失检测单元开始检测。在这两种情况下，信号丢失检测单元的工作过程是一样的。

本发明通过参考时钟和分频器的分频比来定义信号的丢失，具体为：假设第一分频器43的分频比为N₄₃，第二分频器44的分频比为N₁；第三分频器43′的分频比为N₃；参考时钟的频率是f_{ref_clk}；如果在T₁＝N₁*N₄₃/f_{ref_clk}的时间内，输入数据信号没有变化，则认为数据信号丢失。分频器主要由触发器组成，其分频比与触发器的个数有关，如果分频器由n个触发器相连构成，则分频器的分频比为2ⁿ，根据分频比可以确定触发器的个数。

由于第一分频器43和第三分频器43′可以采用相同的结构，因此可以只采用一个单输入两输出的分频器，只是根据分频比的不同，选择不同的输出端。如图8所示，该分频器包括9个触发器，参考时钟ref_clk输入第1个触发器的时钟输入端，该触发器的 Q输出端接至其输入端，同时接入下一个触发器的时钟输入端，依次类推。第一分频器43的输出35从第4个触发器的 Q端输出，第三分频器43′的输出34从第9个触发器的 Q端输出。因此第一分频器43的分频比为N₄₃＝2⁴＝16，第三分频器43′分频比为N₃＝2⁹＝512。

第二分频器44的结构如图9所示，包括5个触发器，第一分频器43的输出信号35输入第1个触发器的时钟输入端，该触发器的 Q输出端接自身的输入端，同时接入下一级的时钟输入端，依次类推；与非门42的输出37作为每一级触发器的清零信号；第二分频器44的输出36从最后一级触发器的Q端输出，其分频比N₁＝2⁵＝32。

当信号丢失检测单元进行检测时，与非门42的输出37是高电平，控制第二分频器44工作。第一分频器43对参考时钟ref_clk进行分频，分频信号35输入第二分频器44的输入端，当在时间间隔T₁＝N₁*N₄₃/f_{ref_clk}内输入数据信号输入没有变化时，第二分频器44输出一个下降沿给置高电路46。

置高电路46包括反相器90、触发器91和与非门92，如图10所示。第二分频器44的输出36一路经过反相器90后为高电平；另一路则输入到触发器91的D输入端，参考时钟ref_clk作为触发器91的时钟信号，在下一个参考时钟ref_clk的上升沿到来前，触发器91的Q输出端为高电平，与非门92的输出33为低电平，对触发器48清零，触发器48的 Q输出端为高电平，即LOS报警信号为高电平，指示数据丢失。

信号恢复检测单元包括第三分频器43′、与门47、缓冲器49和第四分频器45。输入数据信号经过缓冲器49整形后作为第四分频器45的输入信号31；参考时钟ref_clk经过第三分频器43′分频后的输出信号34和置高电路46的输出信号33作为与门47的输入信号，与门47的输出信号39则是第四分频器45的复位信号；第四分频器45的输出信号32作为信号丢失检测单元中触发器48的时钟信号。

信号恢复也是通过参考时钟和分频器的分频比来定义的，具体为：假设第三分频器43′的分频比为N₃，第四分频器45的分频比为N₄；参考时钟的频率是f_{ref_clk}；如果在连续两个T₂＝N₃/f_{ref_clk}的时间内，输入数据信号都有N₄次从‘0’到‘1’的变化或从‘1’到‘0’的变化时，则认为数据信号恢复。

第四分频器45的结构如图11所示，包括6个触发器，经过缓冲器49的数据信号31输入第1个触发器的时钟输入端，该触发器的 Q输出端接至其输入端，同时输出至下一级触发器的时钟输入端，依次类推，与门47的输出信号39作为每一级触发器的清零信号，第四分频器45的输出信号32从最后一级触发器的 Q端输出。第四分频器45的分频比为N₄＝2⁶＝64。

对信号恢复检测单元来说，不管LOS报警信号是高电平还是低电平，信号恢复检测单元都是在T₂＝N₃/f_{ref_clk}的正脉冲周期工作，只是当LOS报警信号为低电平时，触发器48的输入一直是高电平，信号恢复检测单元的输出32作为触发器48的时钟信号对触发器48的输出没有影响。下面只讨论LOS报警信号为高电平时的情况，即信号从丢失到恢复的检测。

当LOS报警信号为高电平，且数据信号输入的幅度满足要求时，信号幅度检测单元的输出是高低变化的脉冲，第二分频器44的状态在工作与停止之间变化，其输出不会发生变化；置高电路46的输出33始终是高电平，连接到与非门47的一个输入，与非门47的另一个输入接第三分频器43′的输出，由第三分频器43′来控制信号恢复检测单元的工作时间间隔，只有在第三分频器43′输出高电平时，信号恢复检测单元才工作，其工作时间间隔是T₂＝N₃/f_{ref_clk}。在此期间，第四分频器45对经过缓冲器49整形的数据信号31进行分频，在连续两个时间周期T₂＝N₃/f_{ref_clk}内，如果数据信号有N₄次从‘0’到‘1’的变化或从‘1’到‘0’的变化时，则第四分频器45输出一个上升沿到触发器48的时钟信号端，由于此时触发器48的输入是高电平，所以经过时钟信号采样后，触发器48的Q端输出高电平， Q端输出低电平，即LOS报警信号输出低电平，指示数据信号恢复。

Claims (10)

1、一种数据信号检测装置，包括信号幅度检测单元(41)，其特征在于，还包括信号丢失检测单元和信号恢复检测单元；

所述信号幅度检测单元(41)，用于检测输入信号的幅度，并控制所述信号丢失检测单元的工作；

所述信号丢失检测单元，接收所述信号幅度检测单元(41)的控制信号和参考时钟信号，检测输入数据信号是否丢失，并控制输出报警信号；

所述信号恢复检测单元，接收输入数据信号和参考时钟信号，检测数据信号是否恢复，并控制撤销报警信号。

2、根据权利要求1所述的数据信号检测装置，其特征在于，所述信号丢失检测单元包括与非门(42)、第一分频器(43)、第二分频器(44)、置高电路(46)和触发器(48)；

所述与非门(42)的一个输入端接收来自所述信号幅度检测单元(41)的输出信号，输出接到所述第二分频器(44)的控制端；所述第一分频器(43)的输入是参考时钟信号，其输出接所述第二分频器(44)的另一个输入端，所述第二分频器(44)的输出进入所述置高电路(46)，所述置高电路(46)的另一个输入端接参考时钟，所述置高电路(46)的输出分别接入所述触发器(48)的输入端和清零端以及所述信号恢复检测单元，所述触发器(48)输出报警信号，并返回到所述与非门(42)的另一个输入端；

所述信号恢复检测单元包括第三分频器(43′)、缓冲器(49)、与门(47)和第四分频器(45)；

参考时钟信号输入所述第三分频器(43′)中，其输出接到所述与门(47)的一个输入端；所述与门(47)的另一个输入接收来自所述信号丢失检测单元的信号，其输出至所述第四分频器(45)的控制端；输入数据信号经过所述缓冲器(49)整形后输出到所述第四分频器(45)，所述第四分频器(45)的输出作为所述信号丢失检测单元中所述触发器(48)的时钟信号。

3、根据权利要求2所述的数据信号检测装置，其特征在于，所述信号丢失检测单元中的第一分频器(43)与所述信号恢复检测单元中的第三分频器(43′)合成一个分频器，包括n个触发器；参考时钟ref_clk输入第1个触发器的时钟输入端，该触发器的 Q输出端接至其输入端，同时接下一个触发器的时钟输入端，依次类推；第一分频器(43)的输出(35)从第m个触发器的 Q端输出，第三分频器(43′)的输出(34)从第n个触发器的 Q端输出。

4、根据权利要求3所述的数据信号检测装置，其特征在于，所述n等于9，m等于4。

5、根据权利要求1、2或3所述的数据信号检测装置，其特征在于，所述信号幅度检测单元(41)包括第一比较器(51)、第二比较器(52)和或门(53)；

输入数据信号分别输入所述第一比较器(51)和所述第二比较器(52)中，与设定的阈值进行比较，比较结果通过所述或门(53)输出。

6、根据权利要求2所述的数据信号检测装置，其特征在于，所述第二分频器(44)包括p个触发器；第一分频器(43)的输出信号(35)输入第1个触发器的时钟输入端，该触发器的 Q输出端接其输入端，同时接入下一级的时钟输入端，依次类推；与非门(42)的输出(37)作为每一级触发器的清零信号；第二分频器(44)的输出(36)从最后一级触发器的 Q端输出。

7、根据权利要求6所述的数据信号检测装置，其特征在于，所述p等于5。

8、根据权利要求2所述的数据信号检测装置，其特征在于，所述第四分频器(45)包括s个触发器，经过缓冲器(49)的数据信号(31)输入第1个触发器的时钟输入端，该触发器的 Q输出端接至其输入端，同时输出至下一级触发器的时钟输入端，依次类推，与门(47)的输出信号(39)作为每一级触发器的清零信号，第四分频器(45)的输出信号(32)从最后一级触发器的 Q端输出。

9、根据权利要求8所述的数据信号检测装置，其特征在于，所述s等于6。

10、根据权利要求2所述的数据信号检测装置，其特征在于，所述置高电路(46)包括反相器(90)、触发器(91)和与非门(92)；第二分频器(44)的输出(36)一路经过所述反相器(90)，另一路则输入到所述触发器(91)的输入端；参考时钟ref_clk作为所述触发器(91)的时钟信号，所述触发器(91)的Q输出端信号与所述反相器(90)的输出连接至所述与非门(92)，所述与非门(92)输出信号(33)。

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