CN1502109B - 半导体存储器及其更新方法 - Google Patents

Abstract

提供一种在备用模式中能有效地降低伴随自更新操作的电流消耗的半导体存储器。在备用模式下的更新操作中，在更新控制电路8B的控制下，第一能抑制为放大位线上显示的数据信号设置的读出放大器(70A～70D)的电流驱动能力；第二能扩展规定字线WL选择期间的行使能信号RE的脉冲宽度；第三基于脉冲宽度扩展的上述行使能信号RE，并行激活多根字线。这样能减少与更新操作有关的电路系统操作频率，能抑制电流消耗。

Description

半导体存储器及其更新方法

[技术领域]

本发明涉及以DRAM(Dynamic Random Access Memory)为基体构成的准SRAM(Static Random Access Memory)等非同步的半导体存储器，特别涉及用备用模式的更新技术的发明。

[背景技术]

众所周知以往以DRAM为基体构成可以作为像SRAM一样使用的半导体存储器的准SRAM。这样的准SRAM从外面看完全是非同步的存储器。在这样的准SRAM的情况下，由于以DRAM为基体，需要定期地更新存储的数据。

下面着眼于更新电路，对以DRAM为基体构成的非同步式半导体存储器现有的示例进行说明。

在图16中作为这种非同步半导体存储器是发明人在国际公开号WO 01/41149A1上发表的半导体存储器(第一现有技术)。在此图中，地址ADD是从外部提供的信号，是包括用于指定后面介绍的存储器单元阵列行的行地址和指定列的列地址。

地址输入系统1锁存地址ADD作为内部地址LADD输出。地址转移检测电路(ATD)2用于检测内部地址LADD的变化，输出单触发脉冲信号SATD。地址多路转换器(MUX)3把内部地址LADD或后面介绍的更新地址RADD的某一个作为地址MADD输出。

行解码器60对地址MADD解码后选择存储单元阵列70的行。存储单元阵列70由把与通用DRAM相同的存储单元排列成矩阵形而构成。读出放大器71在读出操作时将位线上的数据信号放大。列解码器72选择存储单元阵列70的列。再由配置有位线的预充电电路(图中没有表示)，附加在读出放大器71上。

更新定时器电路8G对更新时间进行计时。更新控制电路8H对一系列更新操作进行控制，生成更新控制信号REFA和更新控制信号REFB，更新控制信号REFA用于伴随来自外部的存取控制更新操作的定时，更新控制信号REFB用于控制自更新操作的定时。

更新地址生成电路8J生成更新操作使用的地址(以下称为“更新地址”)RADD。内部脉冲生成电路10生成行使能信号RE、读出放大器使能信号SE、预充电使能信号PE和列使能信号CE等。

除上述电路以外，还设置有用于控制读出操作和写入操作的电路、用于生成存储单元阵列基片电位的电路、用于对存储单元阵列进行数据读/写的电路。

其次参照图17所示的时序图，说明图16所示的现有技术的半导体存储器的更新操作。其中图17(a)表示读出模式下更新操作时序波形，图17(b)表示备用模式下的更新操作时序波形。

A.读出模式下的更新操作

此半导体存储器在读出模式下，在此方法中，在同一周期内顺序进行更新操作和读出操作。

也就是，地址输入系统1锁存作为地址ADD从外部提供的地址A0，把它作为内部地址LADD输出。地址转移检测电路2检测此内部地址LADD，然后输出单触发脉冲信号SATD。

更新控制电路8H接收单触发脉冲信号SATD，使更新操作启动。更新操作启动后，更新地址生成电路8J生成更新行地址R0，作为更新地址RADD输出。地址多路转换器3在更新控制电路8H的控制下，把更新地址RADD(也就是更新行地址R0)作为地址MADD向行解码器60输出。

另一方面，内部脉冲生成电路10从更新控制电路8H输入更新控制信号REFB，输出行使能信号RE、读出放大器使能信号SE。行解码器60输入地址MADD和行使能信号RE，用更新行地址R0在由行使能信号RE规定的期间选择指定的字线。这样在存储单元阵列70内的位线上显示出连接至选定字线的存储单元的数据信号，读出放大器71把此数据信号放大再写回到存储单元。这样更新了用更新行地址R0指定的1行的存储单元的数据。然后在各周期，更新地址生成电路8J对由顺序生成的更新地址指定的行进行更新。

其中对由更新行地址R0指定的行进行更新的操作完成后，在同一周期内进行读出操作。也就是选择由内部地址LADD指定的字线，从连接至此字线的存储单元读出数据。具体说，地址多路转换器3把从地址输入系统1输出的内部地址LADD作为地址MADD向行解码器60输出。行解码器60选择由作为地址MADD输入的行地址X0指定的字线。此后读出放大器71使在存储单元阵列70内位线上显示的数据信号放大，把存储在存储单元中的数据读出至外部。

如上所述，在读出模式下，用地址转移检测电路(ATD)2检测从外部提供的地址变化，更新和读出操作被启动。更新控制电路8H在有外部最后的存取要求时，也就是地址转移检测电路(ATD)2最后对检测地址变化后经过的时间进行计时，在超过了规定的更新时间的情况下，即使没有外部的存取要求，也使自更新操作启动。

B.在备用模式下的更新操作

在备用模式下，停止地址转移检测电路(ATD)2的地址转移检测，例如即使有地址变化，读出操作也不进行，只进行自更新操作。具体说，成为备用模式后，更新定时器电路8G对应进行自更新操作的时间间隔进行计时。更新控制电路8H用从更新定时器电路8G的计时得到的时间，在更新地址生成电路8J中生成更新行地址R0作为更新地址RADD。地址多路转换器3输入更新行地址R0作为更新地址RADD，把它作为地址MADD输出至行解码器60。

另一方面更新控制电路8H输出更新控制信号RE，以适当的定时在内部脉冲生成电路10生成行使能信号RE。行解码器60从地址多路转换器3输入更新行地址R0作为地址MADD，同时以行启动信号RE确定的定时，在规定的期间选择由更新行地址R0指定的字线。此后与上述的读出模式相同，把连接至选定字线的存储单元的数据用读出放大器放大，再写回到存储单元。随后在备用模式中，按照更新定时器电路8G生成的定时，对由更新地址生成电路8J顺序生成的更新地址指定的行一行一行地进行更新。

上述现有的半导体存储器(第一现有技术)利用来自外部的存取操作和设置用于调整自更新的电路，即使是在存取模式下进行自更新，从外部对更新不给预任何考虑，也是可以与非同步的SRAM一样使用的半导体存储器，但在进行读写操作的存取时，进行从外部提供更新定时的外部更新，在备用模式下进行自更新。对这样的现有半导体存储器一直以来采用各种各样的方案。

例如在特开平1-159893号(第二现有技术)中记载了利用与外部更新时的更新周期相比，把自更新时的更新周期延长，以减少自更新时的耗电。

在特开平4-259986号(第三现有技术)中记载了由于在电源电压低时的存储单元保存能力比电源电压高时降低，通过设置随电源电压变化自动设定自更新周期的周期设定电路，在低电源电压时使自更新周期缩短，在高电源电压时使自更新周期延长的半导体存储器。

可是，在备用模式下，按此方法，消耗电流受到严格限制，特别是在便携式终端等的用途中，希望有小的消耗电流。因此，若采用上述现有技术的话，在备用模式下与运行模式下的更新操作相同，1次更新操作(1行的更新操作)中，选择1根字线。因此每更新1行与更新操作相关的电路要全部操作，存在不能有效降低伴随更新操作的消耗电流的问题。

此外，若延长更新周期的话，由于减少与更新操作相关的电路操作频数，可以抑制此种消耗电流。但是，若采用上述第一现有技术的话，必须在保存存储单元的数据的一定时间内顺序选择整个字线，对全行进行更新，限制了1次更新操作需要的时间。因此存在不能有效地延长更新周期，不能有效地降低消耗电流的问题。

鉴于上述的情况，本发明之目的在于，提供一种可以在备用模式下可有效地降低伴随自更新操作的消耗电流的半导体存储器。

发明内容

为了解决上述课题，本发明具有以下结构。

本发明的半导体存储器，具有为存储的保持而必须更新的多个存储单元，具备禁止从外部向存储单元读写数据的备用模式和可以从外部向存储单元读写数据的运行模式，包括有用于输出更新脉冲的自更新计时器电路，以使在上述运行模式下在第一周期进行自更新，在上述备用模式下在比上述第一周期长的第二周期进行自更新。采用上述的结构，与在运行模式中自更新需要的自更新电流相比，在备用模式下可以进一步降低自更新需要的电流。

本发明的半导体存储器可以把上述自更新计时器电路做成从运行模式切换到备用模式后更新周期从第一周期变化到第二周期的时间，平均比从备用模式切换到运行模式后更新周期从第二周期变化到第一周期的时间长的自更新计时器电路。采用上述的结构，在即使是运行模式和备用模式频繁切换的情况下，存储在存储单元中的内容也不会消失。

此外，采用本发明的其他方式的半导体存储器为构成自发进行更新操作的非同步式的半导体存储器，其特征在于，具备用于在备用模式下的更新操作中，抑制为使位线上显示的数据信号放大而设置的读出放大器的电流驱动能力，扩展规定字线选择期间的脉冲信号的脉冲宽度，基于脉冲宽度被扩展的上述脉冲信号，把多条字线并行激活的控制系统(例如相当于由后面介绍的更新计时器8A、更新控制电路8B、更新地址生成电路8C、选择器9、内部脉冲生成电路10、门电路4等组成的电路系统构成元件)。

上述控制系统的特征为：在操作模式从备用模式切换到运行模式时，在此前的更新操作被中断的时候，在此中断的更新操作中，对于由作为更新对象的行地址指定的字线，在其后的运行模式中修正更新。

上述控制系统的特征为：操作模式从运行模式切换到备用模式时，检测上述操作模式的切换，把包括在上述运行模式下应作为更新对象的由行地址指定的字线的多条字线并行激活。

上述控制系统的特征为：操作模式从运行模式切换到备用模式时，在上述备用模式下的新的更新周期到来之前，使上述运行模式中的更新操作继续进行。

上述控制系统的特征为：作为上述脉冲信号至少要生成具有为激活上述读出放大器所需的脉冲宽度的信号。

上述控制系统的特征为：在回复存储在更新对象的存储单元中数据的限度中，将上述读出放大器的电流驱动能力抑制得变小，同时扩展上述脉冲信号的脉冲宽度。

本发明的半导体存储器的更新方法为能自发进行更新操作而构成的非同步式半导体存储器的更新方法，其特征为：(a)在备用模式下的更新操作中，抑制为使位线上显示的数据信号放大而设置的读出放大器的电流驱动能力，(b)扩展规定字线选择期间的脉冲信号的脉冲宽度，(c)基于脉冲宽度被扩展的上述脉冲信号，并行激活多条字线。

再有，本发明其他方式的半导体存储器更新方法是为能自发进行更新操作而构成的非同步式半导体存储器的更新方法，设有禁止向存储单元读写数据的备用模式和可以向上述存储单元读写数据的运行模式，使备用模式下的自更新周期比运行模式下的自更新周期长。采用这样的更新方法，与运行模式下需要的自更新电流相比，能进一步降低备用模式下的自更新电流。

附图说明

图1为表示本发明实施方式1的半导体存储器结构的方框图。

图2为表示本发明实施方式1的更新计时器结构的方框图。

图3为用于说明本发明实施方式1的半导体存储器的操作(读出模式)的波形图。

图4为用于说明本发明实施方式1的半导体存储器的操作(备用模式)的波形图。

图5为用于说明本发明实施方式1的半导体存储器的操作(从备用模式切换到运行模式时更新操作的中断)的波形图。

图6为用于说明本发明实施方式1的半导体存储器的操作(更新操作中断情况下的对策)的波形图。

图7为用于说明本发明实施方式1的半导体存储器的操作(从运行模式切换到备用模式时的更新操作未进行)的波形图。

图8为表示本发明实施方式2的半导体存储器结构的方框图。

图9为表示本发明实施方式2的更新计时器结构的方框图。

图10为用于说明本发明实施方式2的半导体存储器的操作(从运行模式切换到备用模式时更新操作的中断)的波形图。

图11为表示本发明实施方式2的脉冲生成电路结构的方框图。

图12为表示用于说明本发明实施方式2的脉冲生成电路操作(脉冲宽度为最大的情况)的波形图。

图13为表示用于说明本发明实施方式2的脉冲生成电路操作(脉冲宽度依赖更新操作的中断时期的情况)的波形图。

图14为表示用于说明本发明实施方式2的脉冲生成电路操作(脉冲宽度为最小的情况)的波形图。

图15为表示采用本发明实施方式2的脉冲生成电路的字线选择期间tp和更新操作的中断时间tRSET之间关系的特性图。

图16为表示现有技术的半导体存储器结构的方框图。

图17为用于说明现有技术的半导体存储器操作的波形图。

图18为表示本发明实施方式4的半导体存储器结构的方框图。

图19为表示半导体存储器存储单元部分结构的方框图。

图20为表示向在备用模式和读出模式下不读不写时的访问存储单元状态的波形图。

图21为表示向在运行模式下读写时的访问存储单元状态的波形图。

图22为表示本发明实施方式4的半导体存储器操作切换的波形图。

图23为表示本发明实施方式5的基本计时器电路结构的方框图。

图24为表示本发明实施方式5的基本计时器电路振荡周期变化的曲线。

发明的最佳实施方式

下面参照附图对本发明的实施方式进行说明。

<实施方式1>

首先，说明本发明的实施方式1。此实施方式1的半导体存储器是这样构成的，是使用与DRAM(动态·随机·存取·存储器)相同的存储单元，用与SRAM(静态·随机·存取·存储器)同样的方法操作的所谓准SRAM，检测从外部输入的地址和片选信号，在内部生成脉冲信号，把此脉冲信号作为触发脉冲，在同一周期内顺序进行更新操作和读写操作。再有在本发明中，“读写操作”意味着“读出操作”或“写入操作”中的任一种。

图1中表示此实施方式的半导体存储器的整体结构。

在此图中，地址ADD是从外部提供给此半导体存储器的信号，包括n(n：自然数)位的行地址和m(m：自然数)位的列地址。除此地址ADD外，作为从外部提供的信号有片选信号/CS、写入使能信号/WE、输出使能信号/OE等的控制信号。

片选信号/CS是用于控制半导体存储器操作状态的最高位的控制信号，是在高电平情况下，使半导体存储器为备用模式，在低电平情况下，为运行模式(读出模式或写入模式)的信号。写入使能信号/WE是用于切换读出模式和写入模式的控制信号，输出使能信号/OE是用于控制为把数据输出至外部的缓冲电路输出状态(阻抗状态)的控制信号。

地址输入系统1用于把从外部提供的地址ADD放入此半导体存储器内部，具有在规定的期间把此地址ADD锁存为内部地址LADD的功能。其中内部地址LADD的n位行地址作为低位端2位的内部行地址LADDX1、高位端(n-2)位内部行地址LADDX2输出，m位的列地址作为m位内部列地址LADDY照原样输出。

向此地址输入系统1中提供锁存信号LC作为用于锁存地址ADD的触发脉冲。此锁存信号LC是利用后面介绍的地址转移检测电路检测地址的转移(变化)后生成的，在更新操作后进行读出操作时被激活。这样，在读出操作期间，从外部指定的地址ADD被锁存在地址输入系统1，不受操作噪声的影响，能稳定地保存在内部。

地址转移检测电路(ATD：Address Transition Detector)2在片选信号/CS处于活性状态(低电平)的情况下，检测内部地址LADD的转移，作为地址变化检测信号SATD输出正的单触发脉冲。此地址转移检测电路2在片选信号/CS从高电平跃变为低电平时，也就是，操作模式从备用模式切换到运行模式时，也输出正的单触发脉冲。内部地址LADD转移的检测是对地址ADD的各位信号进行，一旦有某一位信号转换，就输出地址变化检测信号SATD。

地址多路转换器(MUX)3A用于在选择后面介绍的存储单元阵列行的基础上，选择应作为解码对象的行地址高位端的(n-2)位的。具体说，更新控制信号REFB为高电平的情况下，地址多路转换器(MUX)3A由地址变化检测信号SATD的上升沿起经过预先确定的时间后，选择内部地址LADDX2，作为地址MADD输出。此外，在更新控制信号REFB为低电平的情况下，由地址变化检测信号SATD的下降沿起，经过了预先确定的时间后，选择内部地址LADDX2，把它作为地址MADD输出。

地址多路转换器(MUX)3B用于在选择同样是后面介绍的存储单元阵列行的基础上，选择应作为解码对象的行地址低位端的2位。与上述的地址多路转换器3A相同，在地址变化检测信号SATD和更新控制信号的基础上，以适当的定时选择内部地址LADDX1或更新地址RADDX1，把它作为2位的地址MADDX1输出。在此实施方式中，地址MADDX1的各位逻辑值用互补信号表示。

门电路4用于在片选信号/CS为高电平时，使表示从地址多路转换器(MUX)3B输出的地址MADDX1各位的互补信号退回到同一信号电平。这样提供了门电路4输出信号的预解码器5B使本来应该用地址MADDX1的2位作择一选择的4行的字线可以同时选择。

预解码器5A对高位端的地址MADDX2进行预解码，生成用于以4行为单位字线选择的信号。预解码器5B对低位端的地址MADDX1进行预解码，生成用于字线选择的信号。

行解码器6由把从上述预解码器5A、5B输出的信号组合输入的4个“与”门6A～6D进行重复，作为单元构成。此行解码器6在从后面介绍的内部脉冲生成电路10输出的行使能信号RE为高电平的情况下，把从预解码器5A、5B输出的信号进行解码，驱动后面介绍的存储单元阵列内的字线。

其中，由上述地址多路转换器3A、3B和预解码器5A、5B以及行解码器6组成的地址电路系统成为此实施方式半导体存储器的第一个特征部分，在运行模式下，选择用地址MADDX1、MADDX2指定的1根字线，在备用模式下，并行选择用地址MADDX2指定的4根字线。

字线的高电平被规定为未图示的增压电源提供的升压电位。

存储单元阵列7与通用的DRAM相同，把包括存储数据的电容器在内的存储单元(1个电容器·1个晶体管型)布置成行列形状而构成，它的行方向和列方向分别布置字线和位线(或位线对)，存储单元被配置在这些字线和位线的确定的交叉部位。在此实施方式中，此存储单元阵列7被分割为4个子块7A～7D。但是存储单元阵列的分割模式并不受此例限定。

其中，在图1中省略了，行解码器6仅按各子块内部的行数设置。也就是设有与各子块内部的行数一样多的多个行解码器6。用预解码器5A择一地选择此多个行解码器6中的任一个，用预解码器5B选择各行解码器内的“与”门6A～6D。此外把行解码器的“与”门6A～6D进行划分，以分别选择子块7A～7D内的行(字线)。例如图示的行解码器6内的“与”门6A若选择子块7A内的某行，把图中没有表示的其他行解码器内的“与”门6A进行划分，以选择同一子块7A内的其他行。

在子块7A～7D中，设有读出放大器70A～70D和图中没有表示的列开关、预充电电路。读出放大器70A～70D利用从后面介绍的内部脉冲发生电路输出的读出放大使能信号SE进行激活控制，进行数据放大的。具体说，在读出放大使能信号SE为高电平的情况下，在读出操作时使位线的电位放大后输出至母线，在写入操作时把提供给母线的写入数据写入存储单元。此读出放大器在更新操作中，用于使存储在存储单元中的数据回复。

读出放大器70A～70D及其控制系统成为此实施方式的半导体存储器的第二个特征，与运行模式相比，在备用模式下抑制电流驱动能力，使其变小。具体说，此读出放大器是把由交叉结合的两个反相器组成的触发脉冲为主体的锁存型的放大器，此触发脉冲的1对稳定节点上连接1对位线。在此实施方式中，对应于操作模式，控制组成放大器内触发脉冲的反相器的电流驱动能力。作为此电流控制能力的控制方法，有切换构成触发脉冲的反相器的电流驱动能力的方法，以及切换向此反相器供电的电路系统的电流驱动能力的方法。无论用哪种方法，使并联连接的多个晶体管有选择地导通，来切换电流驱动能力。

更新计时器8A是对更新时间间隔进行计时的计时器，输出在运行模式下使用的基本时钟信号CK0和在备用模式下使用的更新控制信号REF4。

更新控制电路8B以从上述地址转移检测电路2输出的地址变化检测信号SATD等为基准，进行与自更新操作有关的一系列控制。例如更新控制电路8B在从外部最后访问要求后的经过时间超过规定的更新时间的情况下，使自更新操作启动。因此作为地址变化检测信号SATD每次输出正的脉冲，要使更新计时器8A复位，重新开始计时。

此外更新控制电路8B生成用于控制更新操作定时的更新控制信号REFA和更新控制信号REFB。其中更新控制信号REFA是伴随来自外部的访问的读/写操作，用于控制是否进行更新的信号，此信号为高电平的话，与切换地址同步进行更新操作。此外更新控制信号REFB是在备用模式和运行模式中，为启动自更新操作而使用的信号，作为此更新控制信号REFB，产生单触发脉冲的情况下，更新操作被启动。

更新地址生成电路8C是在更新操作中生成用于选择存储单元阵列的行(字线)的更新行地址RADDX的电路，以计数器为主体而构成。选择器9用于根据操作模式，选择更新控制信号REFB或更新控制信号REF4。内部脉冲生成电路10输入由选择器9选择的信号和更新控制信号REFA，产生行使能信号RE、读出放大器使能信号SE、预充电使能信号PE和列使能信号CE等。

其中行使能信号RE是规定行解码器6的操作定时的脉冲信号，此脉冲的宽度规定了更新操作的字线选择期间。对应于操作模式把更新信号REFA、REFB、REF4中的某一个作为触发脉冲生成此行使能信号RE。读出放大器使能信号SE是规定读出放大器70A～70D的操作定时的信号。此外预充电使能信号PE是规定位线的预充电电路(图中没有表示)的操作定时的信号。列启动信号CE是规定列解码器的操作定时的信号。

上述更新计时器8A、更新控制电路8B和内部脉冲生成电路10组成的电路系统是此实施方式的半导体存储器的第三个特征，在备用模式中在延长了4倍的更新周期下启动更新操作，同时实现放大规定字线选择期间的行使能信号RE脉冲宽度的功能。

在上述电路以外，在此半导体存储器中还设有用于控制读出操作和写入操作的电路系统、用于生成存储单元阵列基板电位的电路系统、在与外部之间进行数据输入输出的电路系统等。

图2表示上述更新计时器8A构成的示例。

在此图中，基准计时器81是生成以更新操作定时为基准的基准时钟信号CK0。分频器82把基准时钟信号CK0分频，生成其周期为4倍于基准时钟信号CK0的时钟信号CK1。更新控制信号生成部83以片选信号/CS和时钟信号CK1为触发脉冲，生成更新控制信号REF4。

其中更新控制信号生成部83是由反相器831、835、836、837、p型场效应晶体管832、n型场效应晶体管833、834、“与”门838构成。反相器831使时钟信号CK1反转。p型场效应晶体管832和n型场效应晶体管833、834起“与非”门作用构成了复合门(无符号)。此复合门在片选信号/CS为高电平的情况下，起到作为输入时钟信号CK1的反转信号(反相器831的输出信号)的反相器的功能，片选信号/CS为低电平的情况下，接收时钟信号CK1的反转信号，输出高电平。

反相器835、836构成用于保存上述复合门输出信号的触发脉冲，用反相器835接收此复合门的输出信号，输出它的反转信号。反相器837和“与”门838构成检测反相器835输出信号的上升沿的边缘检测电路，生成具有与反相器837延迟时间相应的脉冲宽度的脉冲信号，作为更新控制信号REF4。

采用这样结构的更新计时器8A，从基准计时器81输出的基准时钟信号CK0用分频器82被变换成具有4倍周期的时钟信号CK1。其中，在片选信号/CS为高电平的情况下，为了使p型场效应晶体管832和n型场效应晶体管833、834组成的复合门起到反相器的作用，把时钟信号CK1的反转信号提供给边缘检测电路(反相器837和“与”门838)。此边缘检测电路检测反相器835输出信号上升沿，也就是检测时钟信号CK1下降沿，生成更新控制信号REF4。

结果，若采用此更新计时器8A的话，可以得到基准计时器81生成的基准时钟信号CK0，和在4个基准时钟信号CK0周期产生1次的更新控制信号REF4的脉冲信号。

下面对此实施方式的半导体存储器的操作，着眼于更新操作进行说明。

此半导体存储器作为更新模式，可以设定2种模式。第一种模式是自更新模式，按照内部的时钟(例如更新控制信号REFB)自发进行更新操作的模式。采用此实施方式的自更新模式的话，不管是备用模式还是运行模式的操作模式，都不需要从外部有关的信号，用于保存存储在存储单元中的数据的操作在内部自动进行。这样与一般的SRAM相同，用户无须意识到更新。

第二种模式是与读出周期或写入周期在同一周期内，伴随读出操作或写入操作进行更新的模式，与地址的切换同步进行更新。在此实施方式中，着眼于前一种自更新进行说明。在此自更新模式中，选择器9被设定为选择更新控制信号REFB，供给内部脉冲生成电路10。

A.在读出模式下的操作

首先，参照图3所示的波形图，对一种运行模式的读出模式下的操作进行说明。

首先，在图3所示的时刻t1，地址ADD从此之前的值“An-1”切换到“An”后，开始读出周期TRDCYC。在时刻t1变化了的地址ADD放入地址输入系统1，经过偏斜期间TSKEW后确定地址ADD的值。

此时，锁存信号LC在低电平，地址输入系统1成为直通状态。因此，从外部放入地址输入系统1的地址ADD作为内部地址LADD随时输出。但是此时，作为内部地址LADDX1、LADDX2的提供目标的多路转换器3A、3B没有处于接受它的状态，此内部地址LADDX2、LADDX1被留在多路转换器3A、3B之前。

另一方面在时刻t1地址ADD切换，转移到内部地址LADD后，地址转移检测电路2检测此内部地址LADD的转移，生成地址变化检测信号SATD。从此地址ADD切换时刻t1到后面介绍的读出操作开始时刻t3成为更新操作期间TREF。在此更新操作期间TREF，更新控制电路8B接收地址变化检测信号SATD，启动更新操作，更新地址生成电路8C生成更新地址RADD。此外，更新控制电路8B生成规定自更新定时的更新控制信号REFB，输出给选择器9。

在此实施方式中要将基准时钟信号CK0的周期设定得，使在最小的读出周期TRDCYC内生成1个更新地址RADD。这样在最严格的周期反复进行读出的情况下，在各周期生成新的更新地址，更新操作被启动。但是经过多个读出周期，也可以生成同一个更新地址，在不产生更新遗漏的限度内，更新地址的生成周期怎样设定都可以。

如上所述，由于选择器9是为选择更新控制信号REFB而设定，此更新控制信号REFB通过选择器9提供给多路转换器3A、3B和内部脉冲生成电路10。多路转换器3A、3B输入更新控制信号REFB后，分别选择更新地址RADDX2、RADDX1，把它作为内部地址MADDX2、MADDX1输出。内部地址MADDX2提供给预解码5A，内部地址MADDX1通过门电路4提供给预解码器5B。

与上述多路转换器3A、3B操作并行，内部脉冲生成电路10在用选择器9选择的，由更新控制信号REFB规定的定时，输出行使能信号RE。输入行使能信号的预解码器5A、5B对从多路转换器提供的内部地址MADDX1、MADDX2进行预解码。此时用预解码5A、5B进行了预解码的信号在经过相当于行使能信号RE的脉冲宽度期间，从在激活行使能信号的定时，从预解码5A、5B向行解码器6输出。

行解码器6对从预解码5A、5B输出的信号进行解码，从属于子块7A～7D的全部字线中有选择地驱动1根字线WL。在以地址变化检测信号SATD的开始沿为起点的规定的定时选择此字线WL，在位线上显示来自与此选择的字线WL连接的存储单元的数据。字线选择后在规定的定时，激活读出放大器使能信号SE，位线上的数据信号通过读出放大器70A～7D放大，再写回到存储单元。

通过以上的操作，完成在指定了值An的地址ADD的读出周期TRDCYC内的更新操作。

其中，在上述读出模式中的更新操作，规定字线选择期间的行使能信号RE的脉冲宽度被限制在不妨害更新操作后的读出操作的范围。为此，要适当地设定为从存储单元读出的数据信号再重新写回而使用的读出放大器的电流驱动能力，以使在被限制了脉冲宽度的读出放大器使能信号SE规定的字线选择期间确实进行更新。

在上述更新操作后，进行读出操作。也就是，图中没有表示的锁存控制电路输入地址检测信号SATD，在更新操作后的时刻t3，激活锁存信号LC。此锁存信号LC在以地址变化检测信号SATD的后沿为起点的规定定时被激活。从锁存信号LC激活后到下一个周期开始时刻t4为读出操作期间TREAD。在此读出操作期间TREAD，地址输入系统1基于锁存信号LC为，锁存地址ADD，把它作为内部地址LADD输出。这样通过锁存地址，防止操作的杂波造成的误操作。

内部地址LADD中所包含的行地址作为内部的行地址LADDX1、LADDX2提供给多路转换器3A、3B，同时此列地址作为内部列地址LADDY被提供给图中没有表示的列解码器。多路转换器3A、3B选择内部地址LADDX2、LADDX1，把它提供至预解码器5A、5B。下面与上述更新操作的情况相同，行解码器6选择一个字线，在位线上读出与此字线相连接的存储单元的数据，用读出放大器放大。在此操作中，把用读出放大器放大的数据信号再写回到存储单元，同时通过图中没有表示的读出电路系统，作为数据DATA向外部输出。

通过以上的操作，完成在指定了值An的地址ADD的读出周期TRDCYC内的读出操作。

B.在备用模式下的操作

下面说明备用模式下的操作。在备用模式下，在以下几点上与运行模式下的更新操作不同的状态下控制电路的设定状态。

第一是将电路状态设定成，使更新周期和字线的选择期间被延长。具体说是设定选择器9的电路状态，以选择更新控制信号REF4，设定内部脉冲生成电路10，以基于更新控制信号REF4，生成扩展脉冲宽度的行使能信号RE。

第二是将电路状态设定成，能并行选择4根字线。具体说是设定门电路4的电路状态，以使内部地址MADDX1退化，用预解码器5B同时选择“与”门6A～6D。

第三是将读出放大器70A～70D设定成，能抑制它的电流驱动能力。具体说是读出放大器70A～70D的电流驱动能力，在同时选择4根字线的情况下的峰值电流为在读出周期的峰值电流以下，在后面介绍的更新周期TRFCYC在更新正常进行的限度内，设定得尽可能小。

下面参照图4所示的波形图进行详细说明。在此对预先在备用模式设定状态下，进行自更新操作的情况进行说明。

在备用模式下，地址输入系统1等与更新操作无关的电路系统被控制成非激活状态。这样，抑制了伴随除更新操作以外的操作产生的电流。更新控制电路8B在更新计时器8A生成的基准时钟信号CK0的周期，更新地址生成电路8C生成更新地址RADDX。也就是与上述的读出周期相同，生成更新地址RADDX。

其中，更新地址生成电路8C在与上述读出周期的更新操作相同的周期内，生成更新地址RADDX，在备用模式中，为并行选择4根字线，所以用于选择此4根字线的低位端的更新地址RADDX1就没有意义。因此在这种情况下，作为更新地址RADDX，仅在上述更新周期TRDCYC的4倍周期TRFCYC生成有效的高位端更新地址RADDX2。在图4所示的示例中，作为更新地址RADDX(RADDX2)在每个周期TRFCYC顺序生成值Rn-1、Rn、Rn+1。此更新地址RADDX被提供给预解码器5A。

另一方面更新计时器8A把基准时钟信号CK0输出到上述更新控制电路8B，同时生成具有此基准时钟信号CK0的4倍周期的更新控制信号REF4，输出到内部脉冲生成电路10。内部脉冲生成电路10基于更新控制信号REF4，输出扩展脉冲宽度的行使能信号RE。此脉冲宽度在不妨害生成作为更新地址RADDX的值“Rn+1”后的下一个周期的更新操作的范围内，设定得尽可能的长。

预解码器5A基于扩展脉冲宽度的行使能信号RE，对内部地址MADDX2(RADDX2)进行预解码，提供给行解码器6。接收它的行解码器6用内部地址MADDX2(RADDX2)选择特定的4根字线进行驱动。随后把数据信号从存储单元输出至位线后，在规定的时间激活读出放大器，位线上的数据信号被放大后，写回到存储单元。按照上面的操作，在备用模式下，在1个周期进行对4行的字线的更新操作。然后，只要备用模式继续，就在此半导体存储器内部连续进行更新周期TRFCYC，进行以多根字线位单位的自更新。

C.从备用模式变换到运行模式时的操作

参照图5所示的波形图，对从备用模式变换到一种运行模式的读出模式时的操作进行说明。

如上所述，在备用模式中，在更新周期TRFCYC在内部定期进行自更新操作。其中，由于此半导体存储器是非同步存储，例如选择用更新地址R1指定的4根字线WL，如图5所示，在进行更新操作中途，片选信号/CS变成低电平，有时操作模式从备用模式切换成读出模式。此情况下，此前处于选择状态的4根字线WL强制性地被变成非选择状态，在此后的读出模式中基于从外部指定的地址ADD，选择1根字线WL，从与此字线WL相连接的存储单元读出数据。

可是，此前处于选择状态的4根字线WL变成非选择状态，更新操作被中止后，在要写回至与这些字线WL相连接的存储单元的数据信号电位VBL达到规定的电位之前，使用于放大此数据信号的读出放大器变成非激活状态。因此连接至作为更新对象的字线WL的存储单元数据在不充分的状态下中止更新操作，存在数据消失的危险。

在更新操作中途，操作模式切换成读出模式的情况下，如图6所示，读出模式的第二个读出周期，也就是在指定地址ADD2作为地址ADD的周期中，对于在更新操作由被中断的地址R1(行地址)指定的4根字线WL，重新进行更新操作。这样，在备用模式下的更新操作即使被中断，存储单元内的数据信号电位回复到正规的电位，因此可以避免数据的消失。

D.从运行模式转换到备用模式时的操作

下面参照图7所示的波形图，对操作模式从一种运行模式的读出模式转换到备用模式时的操作进行说明。

在图7中在运行模式下，以基准时钟信号CK0的4个脉冲信号P01～04为基准的成为更新操作对象的4根字线的操作模式若为备用模式的话，相当于基于时钟信号CK1的1个脉冲信号P11的成为更新操作对象的4根字线。

如图7所示，在脉冲信号P04之前，片选信号/CS从低电平转换到高电平，操作模式切换到备用模式的话，基于更新控制信号CK1的更新操作，在脉冲信号P04后生成的脉冲信号P12的定时进行。因此就这样会产生不进行基于脉冲信号P04的更新的事件。因此，更新计时器8A检测出操作模式从运行模式切换到了备用模式后，追加生成更新控制信号REF4，对在运行模式下应成为更新对象的字线在备用模式下进行更新。

下面，对操作模式从运行模式切换到备用模式时的更新计时器8A的操作进行说明。在图2中操作模式为运行模式的情况下，使由栅极接收片选信号/CS的n型场效应晶体管834成为导通状态，由栅极接收定时输出的时钟信号CK1的反转信号的p型场效应晶体管832和n型场效应晶体管833的漏极呈现高电平。此信号电平利用由反相器835、836组成的触发脉冲保存，反相器835把低电平输出至“与”门838。因此，操作模式在运行模式的情况下，从“与”门838输出的更新控制信号REF4固定在低电平。

然后时钟信号CK1在低电平期间，片选信号/CS切换到高电平后，反相器835的输入端通过n型场效应晶体管833、834被驱动至低电平。其结果是，反相器835的输出信号从低电平转换到高电平后，由“与”门838和反相器837组成的边沿检测电路检测反相器835输出信号的上升沿，“与”门生成作为更新控制信号REF4的脉冲宽度对应于反相器837延迟时间的脉冲信号。

此更新控制信号REF4通过选择器9作为更新控制信号REFb被提供给内部脉冲生成电路10，输出行使能信号RE。在运行模式下，基于脉冲信号P04，应进行更新的字线WL在备用模式下被选择，进行更新操作。因此，操作模式即使在任意的定时从运行模式切换到备用模式，不存在产生更新操作结果未遂的字线。操作模式切换到备用模式，对于在运行模式下应作为更新对象的字线进行更新后，以上述4倍周期，定时地启动更新操作。

若采用上述说明的实施方式1，在备用模式的更新操作中，由于读出放大器的电流驱动能力被抑制，数据信号的放大需要时间。可是，由于字线选择期间被延长，存储在存储单元中的数据信号电平被放大到正规的电平。因此，有可能使数据完全更新。此外，由于是4根字线并行选择，进行更新操作，即使各字线选择期间被延长，着眼于1根字线的话，在与读出周期相同的周期进行更新操作。因此，着眼于同一存储单元的话，在满足数据保存特性的时间内，有可能进行下一次更新操作。

在备用模式下，与读出周期进行比较，由于与更新操作有关的电路系统在4倍的周期进行操作，此电路系统的操作频率被降低，能抑制伴随更新操作的消耗电流。

<实施方式2>

下面对本发明的实施方式2进行说明。

在上述实施方式1中，操作模式从运行模式转换到备用模式时，检测操作模式的切换，在备用模式中，是追加进行更新操作的，而在此实施方式2中，操作模式即使转换到备用模式，在对运行模式下应更新的1群字线的更新操作完成后，并行选择4根字线进行更新操作。

图8表示此实施方式2的半导体存储器结构。此半导体存储器与上述图1所示的实施方式1的结构相比，设有“与”门90，替代选择器9，设有更新计时器8D，替代更新计时器8A，设有更新控制电路8E，替代更新控制电路8B。其中更新计时器8D具有片选信号/CS的锁存功能，更新控制电路8E在备用模式中具有把更新控制信号REFB固定在高电平的功能。其他的结构与图1相同。

图9表示更新计时器8D的结构。在此图中，与上述图2所示实施方式1的更新计时器8A共同的部分采用相同的标号。在此图中，锁存电路84是时钟信号CK1变为低电平后到下次变成高电平前，是锁存片选信号/CS的，是由开关841、“或非”门842和反相器843组成。其中，通过开关841把片选信号/CS提供给“或非”门842的一个输入端，把片选信号/CS直接提供给另一输入端。

在“或非”门842的输出端，连接有反相器843的输入端，此反相器的输出端与“或非”门842的一个输入端(连接有开关841的输入端)连接。在此更新计时器84的输出端显现的信号为把片选信号/CS锁存得到的信号CSB。此外，把用反相器85将时钟信号CK1反转得到的信号和从更新计时器8D输出的信号CSB提供给“或非”门86。此“或非”门86的输出信号成为更新控制信号REF44。

下面参照图10所示的波形图对此实施方式2的更新操作进行说明。

首先，在运行模式中，以基准时钟信号CK0为基础生成更新控制信号REFB。然后以此更新控制信号REFB为基础字线选择，进行更新操作。这种情况下，在图9所示的更新计时器8D中，由于片选信号/CS为低电平，与开关841的状态无关，“或非”门842输出高电平。输入此高电平的反相器843向“或非”门842的一个输入端输出低电平。此低电平作为CSB提供给门电路4，此门电路4把用多路转换器3B选择的内部地址原封不动地提供至预解码器5B。这样，仅选择由在内部生成的更新地址RADD指定的1根字线，进行更新操作。

其中，在上述脉冲信号P04之前，片选信号/CS变成高电平，操作模式从运行模式切换到备用模式后，把高电平提供给成为图9所示开关841的“与非”门842的另一输入端(直接提供片选信号/CS的输入端)。此时，打开开关841的话，“与非”门842的一个输入端(连接开关841的输入端)保持低电平。因此，信号CSB作为片选信号/CS维持提供低电平情况的信号电平，输入它的门电路4也保持此前的状态。

此外信号CSB保持低电平的话，从输入它的“与非”门86输出的更新控制信号REF44保持高电平，输入它的“与”门90输出从更新控制电路8E输出的更新控制信号REFB作为更新控制信号REFb。因此这种情况下，在此前的运行模式下的更新操作继续进行。

以基准时钟信号CK0为基础的更新操作完成后，关闭开关841，把高电平的片选信号/CS提供给“与非”门842的2个输入端，信号CSB变成高电平。输入此信号CSB的门电路4使此输出信号衰减，并行地选择4根字线。此外，构成更新计时器8D的“与非”门86，输出与具有基准时钟信号CK0的4倍周期的时钟信号CK1相同周期的信号作为更新控制信号REF44。因此基准时钟信号CK0的脉冲信号P04后，从时钟信号CK1的脉冲信号P12开始进行与上述实施方式1相同的更新操作。

以上说明了操作模式从运行模式切换到备用模式时的更新操作。

采用此实施方式2的话，由于仅是在运行模式下应成为更新对象的的字线在备用模式下进行更新，不发生过剩的成为更新对象的字线。因此可以更有效地抑制消耗电流。

<实施方式3>

下面说明本发明的实施方式3。

在此实施方式3中，说明更新操作中的操作模式切换，更新操作中断的情况下字线的驱动操作。在更新操作中，选择字线，在位线上读出存储单元的数据，用读出放大器放大后写回。其中，由于字线选择后可用读出放大器放大的电位差在位线上显现之前需要时间，在字线选择后经过规定的时间后进行读出放大器的激活。

因此，暂时会发生读出放大器未被激活，而存储单元内部节点与位线电连接的状态。在此状态下，由于在存储单元内作为数据积蓄的电荷被位线的充放电消耗，假设激活读出放大器之前，更新操作中断的话，存储单元的数据仅仅受相反的阻碍而终结。而在此实施方式中，即使更新操作被中断，也会将字线选择状态保持到读出放大器的操作以后。

图11表示用于此方面的电路。此图11所示的电路是内置于上述内部脉冲生成电路10中的脉冲生成电路，是输入更新控制信号REFb，生成行使能信号RE的电路。在此图中，延迟电路110由反相器链组成，字线选择后，至少要有相当于到激活读出放大器前的时间的延迟时间td1。此外延迟电路120与上述的延迟电路110一起是为了得到本来需要的相当于字线选择期间的延迟时间td2的电路。此延迟电路120的输出信号输入至门电路160。

门电路160的结构是由p型场效应晶体管161、n型场效应晶体管162组成的传输门、反相器164、p型场效应晶体管163构成，信号RSET为低电平的情况下，使延迟电路120的输出信号通过，信号RSET为高电平的情况下，输出高电平。此信号RSET是更新操作完成时被激活的信号，在更新操作中断的情况下也被激活。上述延迟电路110的输出信号和门电路160的输出信号被输入到“与非”门150。此“与”门150的输出信号和更新控制信号REFb被输入到“与非”门130，反相器140的输入端被连接在此“与非”门130的输出端。

此反相器140的输出信号成为行使能信号RE。

下面，参照图12至图15所示波形图，说明图11所示的脉冲生成电路的操作。

首先，参照图12，说明从字线选择起经过时间(td1+td2)后更新操作被中断的情况。此情况下，更新控制信号REFb从低电平变到高电平后，字线变为高电平，变为选择状态。而输入更新控制信号REFb的延迟电路110的输出信号A经过时间td1后变成高电平。

再有延迟电路110的输出信号被输入至延迟电路120，此输出信号B从更新控制信号REFb变为高电平起经过时间(td1+td2)后变为高电平。“与非”门150通过门电路160接收延迟电路120的输出信号，输出低电平的信号D。“与非”门130在由延迟电路120的输出信号B规定的定时，输出高电平。因此行使能信号RE在经由延迟电路110、延迟电路120、门电路160、“与非”门150的信号定时变为低电平。因此这种情况下，字线WL的选择期间变为相当于延迟电路110和延迟电路120的延迟时间的期间。

下面参照图13对从字线选择起经过时间td1后，在经过时间(td1+td2)之前更新操作被中断的情况进行说明。这种情况下，由于信号C迟于信号A变为高电平，“与非”门150输出信号D在信号C的定时变为低电平。由于此信号C的定时依赖于信号RSET，所以结果，信号D依赖于信号RSET，行使能信号RE也在信号RSET的定时依赖低电平。因此这种情况下，字线WL的选择期间变为依赖于信号RSET的定时。

下面参照图14，对从字线选择起在经过td1之前，更新操作被中断的情况进行说明。这种情况下，由于信号A迟于信号C变成高电平，“与非”门150输出信号D在信号A的定时变为低电平，行使能信号RE也在信号A的定时变为低电平。因此这种情况下，字线WL的选择期间固定在延迟电路110的延迟时间td1。

图15表示字线WL选择期间tp和在生成信号RSET前的时间tRSET的关系。如此图所示，时间tRSET在超过延迟电路110的延迟时间td1之前，选择期间tp固定在延迟时间td1，此外时间tRSET超过延迟时间tp1的话，选择期间tp依赖于时间tRSET。再有时间tRSET超过延迟时间(td1+td2)的话，期间tp被固定在延迟时间(td1+td2)，成为定值。

因此采用此脉冲生成电路的话，至少作为字线的选择期间要确保相当于延迟电路110的延迟时间的时间，在读出放大器被激活之前，字线不会变成非选择状态。因此能防止更新操作被中断造成数据破坏。

采用上述实施方式的话，除降低了伴随更新消耗电流外，还能有效地防止由于备用模式和运行模式非同步地切换造成的字线更新遗漏和数据破坏等缺点。

<实施方式4>

在上述实施方式1至3中，表示了在备用模式下，相对于运行模式把更新周期变成4倍，同时使4根字线并行更新的实施方式。可是即使不使多根字线并行更新，在备用模式下利用运行模式下的自更新，也可以延长更新周期。

图18为表示本发明实施方式4的半导体存储器结构的模式图。

图18所示的结构从图8所示实施方式2的结构中省略了门电路4，除了多路转换器3B的输出直接向预解码器5B输出以外，与图8所示的结构相同。

在上述实施方式2中，片选信号/CS变成高电平，变成备用模式时，无论预解码器5B的输出如何，都用门电路4并行选择逻辑门6A～6D。

可是，在本实施方式4中，由于省略了门电路4，即使是备用模式，利用预解码5B的输出也选择逻辑门6A～6D的一个，子块7A～7D中仅仅是用预解码器5B选择的子块以运行模式的4倍周期进行自更新。

下面，对在备用模式下的自更新周期可以比在运行模式下的自更新周期长的原因进行说明。图19为表示存储单元阵列7中的1个存储单元的电路图。存储单元晶体管Tr的栅极连接至字线WL，源极漏极端的1端连接至位线Bit，另一端连接至存储单元电容C的一端，存储单元电容C的另一端连接至中间电位HVDD。中间电位HVDD是图中没有表示的电源VDD和接地GND的中间电位(1/2VDD)的电源。此外，位线Bit被中间电位HVDD预充电。利用写入操作或更新把数据写回到存储单元时，通过写入数据使位线Bit成为VDD或GND。

运行模式下，由于除了更新外还进行读出和写入，位线Bit成为VDD或GND。特别是位线Bit变成GND的话，即使字线WL是非选择的，存储单元的晶体管Tr上若有漏电流，则存储单元电容C中积蓄的电荷也会丢失。因此，运行模式下的自更新周期必须考虑读出写入时产生的漏电流来确定。

与此相比，在备用模式下，由于禁止向存储单元读出写入，没有必要考虑由于读出写入操作造成的漏电流，在自更新时以外，位线Bit的电位固定在中间电位HVDD。因此在备用模式下，与在运行模式下进行自更新的周期相比，可以延长自更新进行自更新的周期。此外在备用模式下，由于没有操作相互干扰，与存取模式相比，也能延长自更新周期。参照图20和图21对此原因进行说明。

图20为表示在备用模式和读出模式下不读写时访问存储单元状态的时序图。在t1～t2和t3～t4期间字线选择，进行更新，而在此更新期间之间的t2～t3期间不访问存储单元。因此位线的预充电可以充分进行，在t1～t2的更新操作和t3～t4的更新操作不相互干扰。

另一方面，图21为表示在运行模式下访问存储单元情况下访问存储单元状态时序图。在图21中在t1～t2对存储单元进行读写操作后，根据地址的变化在t3～t4期间启动更新。再继续更新，在t5～t6进行读写操作。从此读写到更新、从更新到读写之间，预充电只在最小限的期间t2～t3和t4～t5进行。因此，仅仅考虑位线的预充电不足等造成的各操作相互干扰，是保持特性恶化的问题。由于不能预想在存取模式下对存储单元是否有读写操作，在存取模式下，必须预先设想有读写操作。从以上原因也可以与可能引起相互干扰的存取模式相比，在没有引起相互干扰可能的备用模式下，可以使自更新周期延长。

在实施方式4中，与实施方式2相同，即使操作模式从运行模式转换到备用模式，在运行模式下对应进行更新的1群字线的更新完成之前，就以短的更新周期继续进行更新。对于伴随此模式切换的更新周期的切换，参照时序图22进行说明。

在图22中，用/CS端子进行备用模式和运行模式的切换。基本上在运行模式下与周期短的时钟CL0同步，进行自更新，在备用模式下与具有4倍时钟CL0周期的时钟CL1同步，进行自更新。

可是，在从运行模式切换到备用模式时，如图22的“更新触发脉冲(1)”所示，不立即把更新触发时钟切换到CK1，到下一个CK1脉冲输出的定时之前，运行模式的自更新周期原封不动地进行自更新。这样的话，在运行模式和备用模式频繁切换的情况下，如图22的“更新触发脉冲(2)”所示，在从运行模式切换到备用模式的同时，更新周期平均比把更新触发脉冲切换为CK1的情况变短。这是由于，在运行模式和备用模式在短周期进行切换操作中，(在时间上)接近连续运行的干扰往往会作用于存储单元，这种情况下要避免存储单元的数据消失。

另一方面，备用模式继续的情况下，由于自更新变成长的CK1的触发周期，可以降低电流消耗。

<实施方式5>

在上述实施方式1、2、4的自更新计时器电路中，运行模式和备用模式下，用生成相同周期时钟的基准计时器，在备用模式下对基准计时器的时钟用分频电路分频，生成长周期的自更新触发脉冲。

本实施方式5在备用模式和运行模式下改变了自更新计时器电路的基准计时器振荡频率。在特开2001-184860号中发表过通过调整振荡电路的电路供给能力，来改变振荡频率的电路，此实施方式3是把特开2001-184860号发表的电路，应用到对运行模式和备用模式的基准计时器的振荡频率的控制。

图23为此自更新计时器电路的电路图，图24是表示备用模式和运行模式的切换和自更新触发脉冲周期的图示。

在图23中采用由晶体管Tr2～Tr6构成的电流镜电路，利用流过晶体管Tr2的电流I，控制环振荡器811的电源电流，控制计时器电路的振荡时钟CK0。在运行模式下，晶体管Tr1导通，流过电流镜电路的电流I增加，环振荡器811的振荡周期变短，与此相反，在备用模式下，晶体管Tr1不导通，流过电流镜电路的电流I减小，环振荡器811的振荡周期变长。

如图24的曲线所示，在图23的电路中，由于在变成晶体管Tr4、Tr6输出的环振荡器811的电源等中，存在有寄生电容，即使使晶体管Tr1通断，环振荡器811的振荡周期也不会立即改变，稍稍延迟后振荡周期改变。可是由于与增加电源电流后振荡周期加快需要的时间相比，减少电源电流后振荡周期变慢需要的时间相对要长，在运行模式和备用模式频繁切换的情况下，平均的话，与备用模式的振荡周期相比，运行模式的振荡周期更靠近。

因此如本实施方式、上述第四实施方式介绍的那样，即使运行模式和备用模式频繁切换，靠近连续运行的干扰作用于存储单元的情况下，也能防止存储单元的数据消失。

本发明的技术思想也可以适用于采用在取得数据后的周期内写入存储单元的所谓的读写模式的半导体存储器，并不限定读出写入操作和更新在同一周期内进行的模式。

以上，说明了本发明的实施方式，本发明不限于这些实施方式，不脱离本发明宗旨的范围的设计的变更也包括在本发明中。

产业上利用的可能性

像以上说明的那样，采用本发明的话，半导体存储器具有为维持存储进行更新所需的多个存储单元，设置有禁止从外部向存储单元读写数据的备用模式和允许从外部向存储单元读写数据的运行模式；由于是在上述运行模式下在第一周期进行自更新，在上述备用模式下在比上述第一周期长的第二周期进行自更新，在上述备用模式中能有效地降低伴随自更新消耗的电流。

此外，在本发明的其他方式中，在包括自更新计时器电路的备用模式下的更新操作中，由于设置有能抑制因使在位线上显现的数据信号放大设置的读出放大器的电流驱动能力，扩展用于规定选择字线期间的脉冲信号的脉冲宽度，基于脉冲宽度被扩展的上述脉冲信号，并行激活多根字线的控制系统，在备用模式中能有效地降低伴随自更新操作的电流消耗。

Claims (17)

1.一种半导体存储器，具有为维持存储而必须更新的多个存储单元，具备禁止从外部向存储单元读写数据的备用模式和可以从外部向存储单元读写数据的运行模式，

包括有用于输出更新脉冲的自更新计时器电路，以使在上述运行模式下在第一周期进行自更新，在上述备用模式下在比上述第一周期长的第二周期进行自更新。

2.如权利要求1所述的半导体存储器，上述自更新计时器电路是输出更新脉冲的自更新计时器电路，使在上述运行模式下在一定期间没有对存储单元读写时，在上述第一周期进行自更新。

3.如权利要求1所述的半导体存储器，上述自更新计时器电路包括有在上述备用模式下的振荡周期比在上述运行模式下的振荡周期长的振荡电路。

4.如权利要求1所述的半导体存储器，上述自更新计时器电路包括有使周期短的时钟分频为周期长的时钟的分频电路，在上述运行模式下，以上述分频前的上述周期短的时钟为基准，输出更新脉冲，在上述备用模式下，以上述分频后的上述周期长的时钟为基准，输出更新脉冲。

5.如权利要求1所述的半导体存储器，对于上述自更新计时器电路，与从上述备用模式切换到上述运行模式后更新周期从上述第二周期变为上述第一周期的时间段的平均宽度比，从上述运行模式切换到上述备用模式后更新周期从上述第一周期变为上述的第二周期的时间段的平均宽度要大。

6.如权利要求1所述的半导体存储器，还设置有使从上述存储单元读出数据信号放大的读出放大器电路，

与在上述运行模式下相比，上述读出放大器电路在备用模式下更能抑制电流驱动能力。

7.如权利要求1所述的半导体存储器，还包括有选择性激活分别连接上述多个存储单元的多根字线和至少连接有进行自更新的存储单元的字线的字线选择电路，

上述字线选择电路控制上述的激活，以使与上述运行模式相比，在上述备用模式下使上述字线被激活的时间变长。

8.如权利要求7所述的半导体存储器，上述字线选择电路在上述备用模式下进行自更新时，使多根字线并行激活。

9.如权利要求1所述的半导体存储器，在备用模式下的更新操作中，通过抑制为使在位线上显现的数据信号放大而设置的读出放大器的电流驱动能力，扩展规定字线选择期间的脉冲信号的脉冲宽度，基于脉冲宽度被扩展的上述脉冲信号，并行激活多根字线的控制系统，自发地进行更新操作。

10.一种为自发进行更新操作而构成的非同步式的半导体存储器，

设置有用于在备用模式下的更新操作中，抑制为使位线上显现的数据信号放大而设置的读出放大器的电流驱动能力，扩展规定字线选择期间的脉冲信号的脉冲宽度，基于脉冲宽度被扩展的上述脉冲信号，并行激活多根字线的控制系统，

上述控制系统在操作模式从备用模式切换到运行模式时，在此前的更新操作被中断的时候，在此中断的更新操作中，对于由作为更新对象的行地址指定的字线，在其后的运行模式中重新进行更新。

11.如权利要求9所述的半导体存储器，上述控制系统在操作模式从运行模式切换到备用模式时，检测上述操作模式的切换，把包括在上述运行模式下应作为更新对象的由地址指定的字线的多条字线并行激活。

12.一种为自发进行更新操作而构成的非同步式的半导体存储器，

设置有用于在备用模式下的更新操作中，抑制为使位线上显现的数据信号放大而设置的读出放大器的电流驱动能力，扩展规定字线选择期间的脉冲信号的脉冲宽度，基于脉冲宽度被扩展的上述脉冲信号，并行激活多根字线的控制系统，

上述控制系统操作模式使更新操作从运行模式切换到备用模式时，在上述备用模式下的新的更新周期到来之前，使上述运行模式中的更新操作继续。

13.如权利要求9所述的半导体存储器，

上述控制系统作为上述脉冲信号至少要生成具有为激活上述读出放大器所需的脉冲宽度的信号。

14.如权利要求9所述的半导体存储器，

上述控制系统在回复存储在更新对象的存储单元中数据的限度中，上述读出放大器的电流驱动能力受抑制地变小，同时扩展上述脉冲信号的脉冲宽度。

15.一种具有为维持存储进行更新所需多个存储单元，具备禁止从外部向存储单元读写数据的备用模式和可以从外部向存储单元读写数据的运行模式的半导体存储器自发进行更新操作的更新方法，其步骤如下：

(a)在上述备用模式下的更新操作中，抑制为使位线上显现的数据信号放大而设置的读出放大器的电流驱动能力，

(b)扩展规定字线选择期间的脉冲信号的脉冲宽度，

(c)基于脉冲宽度被扩展的上述脉冲信号，并行激活多条字线；以及

(d)在上述运行模式下，在第一周期进行自更新，在上述备用模式下，在比上述第一周期长的第二周期进行自更新。

16.一种能自发进行更新操作的非同步式半导体存储器的更新方法，

设有禁止向存储单元读写数据的备用模式和可以向上述存储单元读写数据的运行模式，

使备用模式下的自更新周期比运行模式下的自更新周期长。

17.如权利要求16所述的半导体存储器的更新方法，从上述备用模式切换到上述运行模式时快速缩短上述自更新周期，从上述运行模式切换到上述备用模式时充分地伸长上述自更新周期。

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