[go: up one dir, main page]

CN1577859A - 半导体集成电路 - Google Patents

半导体集成电路 Download PDF

Info

Publication number
CN1577859A
CN1577859A CNA2004100544416A CN200410054441A CN1577859A CN 1577859 A CN1577859 A CN 1577859A CN A2004100544416 A CNA2004100544416 A CN A2004100544416A CN 200410054441 A CN200410054441 A CN 200410054441A CN 1577859 A CN1577859 A CN 1577859A
Authority
CN
China
Prior art keywords
region
drain region
source region
semiconductor integrated
mos transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA2004100544416A
Other languages
English (en)
Inventor
森下泰之
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Publication of CN1577859A publication Critical patent/CN1577859A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
    • H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
    • H10D89/811—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using FETs as protective elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/40—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00 with at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of IGFETs with BJTs
    • H10D84/401—Combinations of FETs or IGBTs with BJTs
    • H10D84/403—Combinations of FETs or IGBTs with BJTs and with one or more of diodes, resistors or capacitors
    • H10D84/406—Combinations of FETs or IGBTs with vertical BJTs and with one or more of diodes, resistors or capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10W42/60—

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

提供一种输出MOS晶体管的漏区的寄生电容和寄生电阻小、并且可以实现电路的快速动作的耐ESD性能强的输出电路。在输出端子和接地端子之间(或电源端子之间)设置专用的静电保护电路，与该静电保护电路并联连接的输出电路通过源、漏区的整个区域被实施了硅化处理的第一MOS晶体管和第二MOS晶体管级联连接而构成。两晶体管的栅电极连接至内部电路，第一MOS晶体管的源区扩散层和第二MOS晶体管的漏区扩散层分别隔离开而形成，并且通过金属布线连接着。

Description

半导体集成电路
技术领域
本发明涉及一种半导体集成电路，特别涉及具有强化了抗静电性的快速输出电路的半导体集成电路。
背景技术
构成半导体集成电路的MOS晶体管在近年来日益向细微化方向发展。伴随着细微化的栅绝缘膜的薄膜化和PN结的浅结化使得半导体集成电路的静电保护(ESD保护)越来越困难，为了防止静电破坏，对ESD保护电路的性能改善是必不可缺的。
伴随着细微化的推进，为了使源、漏扩散层成为低电阻，引入利用钴硅化物或钛硅化物等对扩散层实施硅化处理的技术，但在被实施了硅化处理的MOS晶体管中，由于ESD电流集中在低电阻的硅化物膜上，所以耐ESD性能明显降低。因此，在对扩散层实施硅化处理的半导体集成电路中，为了防止连接至输出端子的MOS晶体管的ESD破坏，在漏区扩散层和输出端子之间设置高阻区(例如参照专利文献1或2)。作为第1现有技术示例，使用附图说明专利文献1。图6表示其输出电路，其构成为，通过并联连接的、在NMOS晶体管漏极30和输出端子34之间设有电阻体32的多个晶体管T1～Tn输出信号。多个晶体管T1～Tn的栅极40分别共同连接内部电路41。
图7是专利文献1的输出晶体管的剖视图。在形成于P型衬底220上的NMOS晶体管的N+漏区48、N+源区46、及N+漏极接触区56上形成有硅化膜54、58。栅电极50连接至内部电路(未图示)，并被供给应从内部电路输出的信号。位于场绝缘膜55下部的N阱260形成高阻区，N+漏区48通过N阱260、N+漏极接触区56及硅化膜58连接至输出端子34。在该第1现有技术示例中，即使向输出端子34施加ESD冲击，由于在输出端子34和N+漏区48之间设有高阻区，所以能够避免ESD电流向硅化膜集中，可以改善耐ESD性能。
作为改善输出端子的耐ESD性能的其他方式，已经公知使输出晶体管成为级联型来加长栅极的实效长度的现有技术示例(例如参照专利文献3)。图8表示该第2现有技术示例的输出端子和接地端子之间的输出电路的构成。利用接受应从内部电路215输出的信号并进行开关动作的NMOS晶体管210和将栅电极连接至电源端子VDD的NMOS晶体管211构成输出电路。图9是其俯视图，NMOS晶体管210构成为，把N+扩散层60、64、68作为漏区，把N+扩散层61、63、65、67作为源区，把多晶硅69、72、73、76作为栅电极。多晶硅69、72、73、76连接至内部电路(未图示)。并且，NMOS晶体管211构成为，把N+扩散层61、63、65、67作为漏区，把N+扩散层62、66作为源区，把多晶硅70、71、74、75作为栅电极。多晶硅70、71、74、75连接至电源端子VDD(未图示)。
图10是沿图9的A-A’部的剖视图。如图10所示，在第2现有技术示例中，在相对接地端子32向输出端子33施加正极ESD冲击时，在N+扩散层60和P型硅衬底220的PN结之间通过冲击离子化，产生空穴电流。通过该空穴电流，使寄生于P型硅衬底220内的衬底电阻241产生电压下降，P型硅衬底220的B点的电位高于接地端子32。在B点的电位高到使得N+扩散层62和P型硅衬底220的PN结发生正向偏置的情况下，以N+扩散层60为集电极、P型硅衬底220为基极、N+扩散层62为发射极的寄生NPN双极晶体管导通。该寄生NPN双极晶体管的动作是，通过使P型硅衬底220的B点的电位高于连接至接地端子的N+扩散层62而产生的，所以未接地的N+扩散层61对寄生NPN双极晶体管的动作几乎没有帮助。通过以上的寄生NPN双极晶体管的动作，决定了流过ESD电流，图11表示此时的电流-电压特性(I-V特性)的示意图。在寄生NPN双极晶体管导通时，产生显示负阻现象(迅速复原)。并且，在该寄生NPN双极晶体管的导通电流到达热界限时，输出电路损坏。在该第2现有技术示例中，即使将N+扩散层硅化的情况下(相当于图10的232)，相对ESD电流的热界限电平明显降低，和第1现有技术示例相同，如果不在输出端子33和N+扩散层60、64、68之间设置高阻区，将不能确保充足的耐ESD性能。并且，所述第1现有技术示例、第2现有技术示例均构成为输出电路自身起到ESD保护电路的作用。
专利文献1  美国专利5019888号公报(第5、6页，图2、3)
专利文献2  特开平8-55958号公报(第7页，图11)
专利文献3  特开平9-326685号公报(第4、5页，图1、3)
在上述第1现有技术示例中，以设在输出晶体管的漏区的N阱为起因，漏区的寄生电容变大，所以晶体管的开关速度变慢，具有不能实现输出电路的快速化的问题。在第2现有技术示例中，通过保护元件的寄生双极晶体管的动作，使流过ESD电流，所以在将扩散层硅化的情况下，需要采取和第1现有技术示例相同的对策，依然具有不能实现输出电路的快速化的问题。并且，在第2现有技术示例中，使经常导通的NMOS晶体管的栅电极连接至电源端子VDD，所以担心栅极氧化膜因输出端子和电源端子之间的ESD冲击而损坏。特别是在栅极氧化膜约为1.6nm的90nm节点的尖端CMOS技术中，在输出端子和电源端子之间设置保护电路也是必不可缺的，所以因输出端子和电源端子之间的保护电路产生的寄生电容也妨碍输出电路的快速化。
发明内容
为了解决上述课题，本发明的半导体集成电路，具有：设在输出端子和接地端子之间的静电保护电路；和具有在所述输出端子和所述接地端子之间级联连接的第一MOS晶体管和第二MOS晶体管的输出电路，所述第一MOS晶体管由第1漏区和第1源区及第1栅电极构成，所述第二MOS晶体管由第2漏区和第2源区及第2栅电极构成，所述第1漏区连接至所述输出端子，所述第1源区连接至所述第2漏区，所述第2源区连接至所述接地端子，所述第1栅电极和所述第2栅电极连接至内部电路，所述第1源区和所述第2漏区形成为分别隔离开。本发明适合于所述第1漏区、所述第1源区、所述第2漏区、所述第2源区的整个区域均被实施硅化处理的半导体集成电路。另外，本发明也可以构成为，在所述第1源区和所述第2漏区之间设置所述输出电路的衬底接触区。
并且，本发明可以适用于半导体集成电路的输出端子和电源端子之间，该情况时，也可以构成为具有：设在输出端子和电源端子之间的静电保护电路；具有在所述输出端子和所述电源端子之间级联连接的第三MOS晶体管和第四MOS晶体管的输出电路，所述第三MOS晶体管由第3漏区和第3源区及第3栅电极构成，所述第四MOS晶体管由第4漏区和第4源区及第4栅电极构成，所述第3漏区连接至所述输出端子，所述第3源区连接至所述第4漏区，所述第4源区连接至所述电源端子，所述第3栅电极和所述第4栅电极连接至内部电路，所述第3源区和所述第4漏区形成为分别隔离开。并且，适合于所述第3漏区、所述第3源区、所述第4漏区、所述第4源区的整个区域均被实施硅化处理的半导体集成电路。另外，也可以构成为在所述第3源区和所述第4漏区之间设置所述输出电路的衬底接触区。
在本发明中，不用牺牲耐ESD性能，即可排除输出端子和输出晶体管之间的高阻区，所以能够把连接至输出端子的MOS晶体管的扩散层减小到制造界限程度，可以对该扩散层整个区域实施硅化处理。并且，输出电路的栅电极不与电源端子和接地端子连接，全部连接至内部电路，所以ESD电流容易均匀地流向输出电路，可以防止输出电路自身的ESD破坏，同时不再需要输出端子和电源端子之间的ESD保护电路。因此，可以使输出电路中的寄生扩散层电容和寄生扩散层电阻极小，能够实现输出电路的信号的快速动作。在90nm节点CMOS半导体集成电路的输出端子中，为了使人体模型(Human-Body-Model)静电耐压(HBM-ESD耐压)为2000V，在现有技术中产生约4pF的寄生电容，如果不牺牲静电耐压，则不能实现电路的快速动作。但是，在适用了本发明的输出端子中，可以把寄生电容抑制在0.1pF以下，并且满足2000V以上的HBM-ESD耐压，实现约10Gbps的信号快速动作。
附图说明
图1是表示本发明的实施方式的主要部分的电路图。
图2是表示本发明的第1实施方式的剖视图。
图3是适合本发明的静电保护电路的电路图。
图4是表示本发明的实施方式的输出电路和静电保护电路的电流-电压特性的示意图。
图5是表示本发明的第2实施方式的剖视图。
图6是表示第1现有技术示例的输出电路的电路图。
图7是表示第1现有技术示例的输出晶体管的剖视图。
图8是表示第2现有技术示例的输出电路的电路图。
图9是表示第2现有技术示例的输出晶体管的俯视图。
图10是表示第2现有技术示例的输出晶体管的剖视图。
图11是表示第2现有技术示例的输出电路的电流-电压特性的示意图。
实施方式
以下，参照附图说明本发明的第1实施方式。图1是表示第1实施方式的主要构成部分的电路图。在图1中，112表示半导体集成电路的输出端子。114表示设在输出端子112和接地端子113之间的专用ESD保护电路，115表示内部电路。110是第一NMOS晶体管，111是第二NMOS晶体管，被级联连接。借助于该第一NMOS晶体管110和第二NMOS晶体管111构成用于输出内部电路115的信号的输出电路116，第一NMOS晶体管110和第二NMOS晶体管111的栅电极均连接至内部电路115。
图2是表示第1实施方式的主要构成部分的剖视图。在P型衬底120上形成第一NMOS晶体管110、第二NMOS晶体管111。121、123是成为第一NMOS晶体管110的漏区、源区的N+扩散层，124、126是成为第二NMOS晶体管111的漏区、源区的N+扩散层。127是用于获取输出电路的衬底接触的高浓度P+扩散层。在这些扩散层上的整个区域实施了由钴硅化物构成的硅化处理。第一NMOS晶体管110的漏区121通过硅化膜132连接至输出端子112，第一NMOS晶体管110的源区123和第二NMOS晶体管111的漏区124通过硅化膜132和金属布线130而连接。第一NMOS晶体管110的源区123和第二NMOS晶体管111的漏区124通过浅沟槽隔离部131被隔离开。第二NMOS晶体管111的源区126和高浓度P+扩散层127连接至接地端子113。第一NMOS晶体管110、第二NMOS晶体管111的栅电极均连接至内部电路115，并且信号从内部电路115被供给。
下面，说明第1实施方式的动作。在图2中，第一NMOS晶体管110、第二NMOS晶体管111的栅电极122、125均连接至内部电路，并且不与接地端子短路，所以在相对接地端子113向输出端子112施加正极ESD冲击时，在栅电极下部容易形成沟道层。并且，相对接地端子113向输出端子112施加正极ESD冲击时，电流从N+扩散层121经由第一NMOS晶体管110的沟道层(未图示)、N+扩散层123和硅化膜132及金属布线130、第二NMOS晶体管111的硅化膜132和N+扩散层124、并经由第二NMOS晶体管111的沟道层(未图示)、N+扩散层126及硅化膜132流到接地端子113。此时，通过第一NMOS晶体管110的漏区121的冲击离子化产生空穴电流，该空穴电流经由P型硅衬底的寄生电阻141、高浓度P+扩散层127及硅化膜132流入接地端子113。
此处，通过寄生电阻141的电压下降，P型硅衬底120内的C点的电位高于接地端子113时，P型硅衬底120与连接至接地端子113的N+扩散层126的PN结产生正向偏置。但是，通过设在N+扩散层123和N+扩散层124之间的浅沟槽隔离部131的隔离效果，使以N+扩散层121为集电极、P型硅衬底120为基极、N+扩散层126为发射极的寄生NPN双极晶体管140不导通。这是因为，从发射极(N+扩散层126)到集电极(N+扩散层121)的基极区域(P型硅衬底120)的载流子扩散长度通过浅沟槽隔离部131的隔离效果而变长，从而使寄生NPN双极晶体管的电流放大率β明显降低。
通过形成以上结构，相对接地端子113向输出端子112施加正极ESD冲击时，可以避免输出电路116中的寄生NPN双极晶体管动作，使ESD电流通过专用的ESD保护电路114流向接地端子113。在本发明中大大抑制了流向输出电路的ESD电流，所以即使在输出端子112和第一NMOS晶体管110的漏区121之间不设置高阻区，也能防止输出电路因受热而损坏。另外，输出电路的栅电极全部连接至内部电路，这对使输出电路中的ESD电流均匀流过，防止输出电路中的ESD损坏也是非常有效的。并且，栅电极不连接至电源端子，相对输出端子和电源端子之间的ESD现象，栅极氧化膜不会受到ESD冲击，所以不必在输出端子和电源端子之间配置ESD保护电路。
本发明中使用的ESD保护电路114寻求以更低的电压来动作，具有较高的放电能力，但作为该ESD保护电路，例如图3所示的并用了晶闸管和二极管的保护电路也是适合的。该保护电路已在美国专利6,545,321号(图9B)公开。
在本发明中，从减小输出电路中的寄生NPN双极晶体管的电流放大率β的观点考虑，浅沟槽隔离部131优选形成得更深。在第1实施方式中，使用90nm节点CMOS技术，浅沟槽隔离部131的深度约为0.3μm，相当于寄生NPN双极晶体管140的基极区域的P型硅衬底(P型阱)的杂质浓度约为1017cm-3。并且，通过实验确认了，该输出电路不迅速复原。图4表示第1实施方式的放电特性示意图。输出电路由于所有栅电极连接至内部电路，所以电流开始均匀流过，但由于不进行迅速复原动作，所以损坏电压电平变高。所适用的ESD保护电路具有比输出电路的损坏电压电平低的导通电压，并设定ESD保护电路的规格，以便能够以比输出电路的损坏电压电平低的电压流过所期望的ESD电流，所以输出电路不会因ESD电流而损坏，不必在输出端子112和第一NMOS晶体管110的漏区121之间设置N阱等的高阻区。
图5是表示本发明的第2实施方式的剖视图。在该第2实施方式中，在成为第一NMOS晶体管110的源区的N+扩散层123和成为第二NMOS晶体管111的漏区的N+扩散层124之间，配置成为输出电路的衬底接触的高浓度P型扩散层127。其他构成和第1实施方式相同。在第2实施方式中，可以使P型硅衬底的寄生电阻141低于第1实施方式。因此，即使N+扩散层123、124和高浓度P型扩散层127之间的浅沟槽隔离部131的深度是比第1实施方式浅的结构时，也可以避免寄生NPN双极晶体管140导通。在第2实施方式中，通过实验确认到，即使浅沟槽隔离部131的深度为0.2μm时，也能获得和第1实施方式相同的放电特性。
以上，根据实施方式说明了本发明，但本发明不限于这些实施方式，可以在不脱离本发明宗旨的范围内进行各种变形。例如，各衬底和扩散层等的导电类型不限于前述实施方式所述形式，可以采用相反导电类型。另外，在实施方式中，级联连接的晶体管被设置在输出端子和接地端子之间，但也可以设在输出端子和电源端子(VDD)之间。在这种情况下，在与P型衬底导电类型相反的N阱中形成第一PMOS晶体管和第二PMOS晶体管。输出电路接触区(N+扩散层)成为使该阱为电源电位的阱接触区。

Claims (15)

1.一种在半导体衬底上构成的半导体集成电路，其特征在于，
具有：设在输出端子和接地端子之间的静电保护电路；和具备在所述输出端子和所述接地端子之间级联连接的第一MOS晶体管和第二MOS晶体管的输出电路，
所述第一MOS晶体管由第1漏区和第1源区及第1栅电极构成，所述第二MOS晶体管由第2漏区和第2源区及第2栅电极构成，所述第1漏区连接至所述输出端子，所述第1源区连接至所述第2漏区，所述第2源区连接至所述接地端子，所述第1栅电极和所述第2栅电极连接至内部电路，所述第1源区和所述第2漏区分别隔离开形成。
2.根据权利要求1所述的半导体集成电路，其特征在于，所述第1漏区、所述第1源区、所述第2漏区、所述第2源区的整个区域均被实施硅化处理。
3.根据权利要求1所述的半导体集成电路，其特征在于，在所述第1源区和所述第2漏区之间设置所述输出电路的衬底接触区。
4.根据权利要求1所述的半导体集成电路，其特征在于，在所述第1源区和所述第2漏区之间设置元件分离区。
5.根据权利要求1所述的半导体集成电路，其特征在于，在所述第1源区和所述第2漏区之间设置沟槽隔离。
6.一种在半导体衬底上构成的半导体集成电路，其特征在于，
具有：设在输出端子和电源端子之间的静电保护电路；和具备在所述输出端子和所述电源端子之间级联连接的第三MOS晶体管和第四MOS晶体管的输出电路，
所述第三MOS晶体管由第3漏区和第3源区及第3栅电极构成，所述第四MOS晶体管由第4漏区和第4源区及第4栅电极构成，所述第3漏区连接至所述输出端子，所述第3源区连接至所述第4漏区，所述第4源区连接至所述电源端子，所述第3栅电极和所述第4栅电极连接至内部电路，所述第3源区和所述第4漏区分别隔离开形成。
7.根据权利要求6所述的半导体集成电路，其特征在于，所述第3漏区、所述第3源区、所述第4漏区、所述第4源区的整个区域均被实施硅化处理。
8.根据权利要求6所述的半导体集成电路，其特征在于，在所述第3源区和所述第4漏区之间设置所述输出电路的衬底接触区。
9.根据权利要求6所述的半导体集成电路，其特征在于，在所述第3源区和所述第4漏区之间设置元件分离区。
10.根据权利要求6所述的半导体集成电路，其特征在于，在所述第3源区和所述第4漏区之间设置沟槽隔离。
11.根据权利要求6所述的半导体集成电路，其特征在于，所述第三MOS晶体管和所述第四MOS晶体管在与所述衬底导电类型相反的阱中形成。
12.根据权利要求11所述的半导体集成电路，其特征在于，所述第3漏区、所述第3源区、所述第4漏区、所述第4源区的整个区域均被实施硅化处理。
13.根据权利要求11所述的半导体集成电路，其特征在于，设置使所述阱为电源电位的阱接触区。
14.根据权利要求11所述的半导体集成电路，其特征在于，在所述第3源区和所述第4漏区之间设置元件分离区。
15.根据权利要求11所述的半导体集成电路，其特征在于，在所述第3源区和所述第4漏区之间设置沟槽隔离。
CNA2004100544416A 2003-07-22 2004-07-22 半导体集成电路 Pending CN1577859A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP277461/2003 2003-07-22
JP2003277461A JP2005045016A (ja) 2003-07-22 2003-07-22 半導体集積回路

Publications (1)

Publication Number Publication Date
CN1577859A true CN1577859A (zh) 2005-02-09

Family

ID=34074639

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA2004100544416A Pending CN1577859A (zh) 2003-07-22 2004-07-22 半导体集成电路

Country Status (5)

Country Link
US (1) US20050017306A1 (zh)
JP (1) JP2005045016A (zh)
KR (1) KR20050011681A (zh)
CN (1) CN1577859A (zh)
TW (1) TW200509372A (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101926004B (zh) * 2008-01-31 2013-01-23 飞思卡尔半导体公司 静电放电保护
WO2014113970A1 (en) * 2013-01-25 2014-07-31 Suzhou Red Maple Wind Blade Mould Co., Ltd Electrostatic elimination from a mould
CN104079271A (zh) * 2013-03-25 2014-10-01 株式会社东芝 静电保护电路
CN109063289A (zh) * 2018-07-19 2018-12-21 北京顿思集成电路设计有限责任公司 半导体器件的评估方法
CN110120390A (zh) * 2018-02-07 2019-08-13 英飞凌科技股份有限公司 半导体设备及其构造方法
CN113258920A (zh) * 2021-05-08 2021-08-13 华润微集成电路(无锡)有限公司 一种信号电平转换电路

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7595245B2 (en) * 2005-08-12 2009-09-29 Texas Instruments Incorporated Semiconductor device having a gate electrode material feature located adjacent a gate width side of its gate electrode and a method of manufacture therefor
JP4995455B2 (ja) * 2005-11-30 2012-08-08 ルネサスエレクトロニクス株式会社 半導体装置
JP5586819B2 (ja) * 2006-04-06 2014-09-10 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
JP5171412B2 (ja) * 2007-10-01 2013-03-27 株式会社ジャパンディスプレイウェスト 液晶表示装置及び電子機器
KR100952245B1 (ko) * 2007-12-26 2010-04-09 주식회사 동부하이텍 정전기 방전 보호회로 및 그 제조 방법
CN102386218B (zh) * 2010-08-31 2013-10-23 上海华虹Nec电子有限公司 BiCMOS工艺中的垂直寄生型PNP器件及其制造方法
JP5581907B2 (ja) * 2010-09-01 2014-09-03 株式会社リコー 半導体集積回路及び半導体集積回路装置
CN102437180B (zh) * 2011-11-21 2013-09-11 上海华虹Nec电子有限公司 超高压锗硅hbt器件及其制造方法
US9553011B2 (en) * 2012-12-28 2017-01-24 Texas Instruments Incorporated Deep trench isolation with tank contact grounding
US9472948B2 (en) * 2013-09-30 2016-10-18 Infineon Technologies Ag On chip reverse polarity protection compliant with ISO and ESD requirements
TWI720867B (zh) * 2020-04-08 2021-03-01 新唐科技股份有限公司 半導體裝置
CN112366202B (zh) * 2020-10-23 2024-06-07 长江存储科技有限责任公司 静电放电保护结构及其制作方法
JP7765268B2 (ja) * 2021-09-14 2025-11-06 キオクシア株式会社 半導体装置、保護回路、及び半導体装置の製造方法
CN115148786A (zh) * 2022-06-30 2022-10-04 深圳朗田亩半导体科技有限公司 一种ggnmos器件

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US58027A (en) * 1866-09-11 Improved roller for wringers
US5019888A (en) * 1987-07-23 1991-05-28 Texas Instruments Incorporated Circuit to improve electrostatic discharge protection
US5440162A (en) * 1994-07-26 1995-08-08 Rockwell International Corporation ESD protection for submicron CMOS circuits
US5635737A (en) * 1994-09-23 1997-06-03 Aspec Technology, Inc. Symmetrical multi-layer metal logic array with extension portions for increased gate density and a testability area
US6232165B1 (en) * 1998-12-09 2001-05-15 Winbond Electronics Corporation Buried guard rings and method for forming the same
US6466423B1 (en) * 2000-01-06 2002-10-15 Taiwan Semiconductor Manufacturing Co., Ltd. Electrostatic discharge protection device for mixed voltage application
JP3983067B2 (ja) * 2001-03-19 2007-09-26 Ｎｅｃエレクトロニクス株式会社 半導体集積回路の静電保護回路
US6444511B1 (en) * 2001-05-31 2002-09-03 Taiwan Semiconductor Manufacturing Company CMOS output circuit with enhanced ESD protection using drain side implantation

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101926004B (zh) * 2008-01-31 2013-01-23 飞思卡尔半导体公司 静电放电保护
WO2014113970A1 (en) * 2013-01-25 2014-07-31 Suzhou Red Maple Wind Blade Mould Co., Ltd Electrostatic elimination from a mould
CN104079271A (zh) * 2013-03-25 2014-10-01 株式会社东芝 静电保护电路
CN110120390A (zh) * 2018-02-07 2019-08-13 英飞凌科技股份有限公司 半导体设备及其构造方法
CN109063289A (zh) * 2018-07-19 2018-12-21 北京顿思集成电路设计有限责任公司 半导体器件的评估方法
CN109063289B (zh) * 2018-07-19 2022-12-30 北京顿思集成电路设计有限责任公司 半导体器件的评估方法
CN113258920A (zh) * 2021-05-08 2021-08-13 华润微集成电路(无锡)有限公司 一种信号电平转换电路
CN113258920B (zh) * 2021-05-08 2023-12-22 华润微集成电路(无锡)有限公司 一种信号电平转换电路

Also Published As

Publication number Publication date
JP2005045016A (ja) 2005-02-17
TW200509372A (en) 2005-03-01
US20050017306A1 (en) 2005-01-27
KR20050011681A (ko) 2005-01-29

Similar Documents

Publication Publication Date Title
CN1577859A (zh) 半导体集成电路
KR100976410B1 (ko) 정전기 방전 장치
US7354813B2 (en) Method for electrostatic discharge protection in integrated circuits
US8008723B2 (en) Semiconductor device including a plurality of diffusion layers and diffusion resistance layer
CN100505240C (zh) 半导体器件
US8072030B2 (en) Semiconductor device
KR20060067100A (ko) 반도체 제어 정류기를 이용한 정전기 방전 보호 회로
JP4746346B2 (ja) 半導体装置
CN1096710C (zh) 半导体器件
CN101714575A (zh) 静电放电保护半导体器件及其制造方法
CN1581354A (zh) 半导体器件
US6825504B2 (en) Semiconductor integrated circuit device and method of manufacturing the same
US20100127259A1 (en) Semiconductor device
CN1152436C (zh) 绝缘体基硅场效应晶体管及其形成工艺和绝缘体基硅网络
JP3317345B2 (ja) 半導体装置
KR20060000788A (ko) 정전기 방전 보호 소자
US6949806B2 (en) Electrostatic discharge protection structure for deep sub-micron gate oxide
JP3425574B2 (ja) 半導体集積回路の入出力保護装置
JPH1012746A (ja) 半導体装置
US20030207509A1 (en) Semiconductor integrated circuit device and manufacture method therefore
CN1380693A (zh) 静电放电缓冲装置
CN115148786A (zh) 一种ggnmos器件
JP2011171662A (ja) 保護トランジスタおよび半導体集積回路
JP2012019055A (ja) 固体撮像装置
JPH08316421A (ja) 半導体集積回路装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication