CN1435869A - 制作浅结mos晶体管的方法 - Google Patents
制作浅结mos晶体管的方法 Download PDFInfo
- Publication number
- CN1435869A CN1435869A CN02103357.9A CN02103357A CN1435869A CN 1435869 A CN1435869 A CN 1435869A CN 02103357 A CN02103357 A CN 02103357A CN 1435869 A CN1435869 A CN 1435869A
- Authority
- CN
- China
- Prior art keywords
- layer
- drain
- mos transistor
- silicon
- manufacture craft
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 56
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims abstract description 30
- 239000004065 semiconductor Substances 0.000 claims abstract description 25
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 24
- 238000004519 manufacturing process Methods 0.000 claims abstract description 23
- 230000002093 peripheral effect Effects 0.000 claims abstract description 23
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims abstract description 17
- 229910052759 nickel Inorganic materials 0.000 claims abstract description 15
- 150000004767 nitrides Chemical class 0.000 claims abstract description 13
- 229910044991 metal oxide Inorganic materials 0.000 claims abstract description 9
- 150000004706 metal oxides Chemical class 0.000 claims abstract description 9
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims abstract description 7
- 238000004151 rapid thermal annealing Methods 0.000 claims abstract description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 25
- 229910052710 silicon Inorganic materials 0.000 claims description 25
- 239000010703 silicon Substances 0.000 claims description 24
- 239000000758 substrate Substances 0.000 claims description 24
- 238000005229 chemical vapour deposition Methods 0.000 claims description 14
- 238000005468 ion implantation Methods 0.000 claims description 12
- 238000000137 annealing Methods 0.000 claims description 8
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 5
- 238000006243 chemical reaction Methods 0.000 claims description 5
- 238000000151 deposition Methods 0.000 claims description 5
- 239000002019 doping agent Substances 0.000 claims description 5
- 239000001257 hydrogen Substances 0.000 claims description 5
- 229910052739 hydrogen Inorganic materials 0.000 claims description 5
- 229910000078 germane Inorganic materials 0.000 claims description 4
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 claims description 2
- 229910000077 silane Inorganic materials 0.000 claims description 2
- 238000003860 storage Methods 0.000 claims description 2
- 239000000126 substance Substances 0.000 claims description 2
- 239000000377 silicon dioxide Substances 0.000 claims 8
- 238000000059 patterning Methods 0.000 claims 7
- 238000011065 in-situ storage Methods 0.000 claims 3
- 150000002815 nickel Chemical class 0.000 claims 3
- 150000003376 silicon Chemical class 0.000 claims 3
- 239000007789 gas Substances 0.000 claims 1
- 150000002431 hydrogen Chemical class 0.000 claims 1
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 9
- PEUPIGGLJVUNEU-UHFFFAOYSA-N nickel silicon Chemical compound [Si].[Ni] PEUPIGGLJVUNEU-UHFFFAOYSA-N 0.000 abstract description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 8
- 230000003647 oxidation Effects 0.000 description 7
- 238000007254 oxidation reaction Methods 0.000 description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 229910021332 silicide Inorganic materials 0.000 description 5
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000008021 deposition Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 239000007769 metal material Substances 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000005641 tunneling Effects 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- -1 silicon oxide nitride Chemical class 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
Images
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本发明提供一种在氮化物只读存储器(NROM)中制作浅结(shallow junction)的金属氧化物半导体(MOS)晶体管的方法。本发明方法是先提供一表面定义有一存储阵列区以及一周边电路区的半导体芯片，接着在该周边电路区表面上形成一包括有一硅氧层以及一锗化硅(silicon germanium)层的栅极(gate)，并在该栅极周围形成该MOS晶体管的侧壁子、源极(source)与漏极(drain)。最后在该源极与该漏极表面形成一镍层，并利用一400～500℃的快速加热退火(RTA)制作工艺，以在该源极与该漏极表面形成一镍硅层，同时使该源极与该漏极得以形成该浅结(shallow junction)。
Description
发明领域
本发明涉及一种在半导体芯片上制作一浅结的方法，特别是涉及一种在氮化物只读存储器(NROM)中制作具有浅结(shallow junction)金属氧化物半导体(metal-oxide semiconductor，MOS)晶体管的方法。
背景说明
氮化物只读存储器(nitride read only memory，NROM)是一种用来存储数据的半导体元件，由多个存储单元(memory cell)所组成，且每一存储单元都包括有一控制栅极以及一ONO结构的栅极介电层。由于ONO栅极介电层中的氮化硅层具有高度的致密性，因此可使经由MOS晶体管隧穿(tunneling)进入至氮化硅层中的热电子陷于(trap)其中，用来当作浮置栅极以达到储存数据的目的。
请参考图1至图6，图1至图6为现有制作一氮化物只读存储器的方法示意图，且该氮化物只读存储器包括有一存储阵列(memory array)以及其周边电路(periphery circuits)。如图1所示，现有方法是先提供一半导体芯片10，且半导体芯片10的硅基底12表面定义有一存储阵列(memory array)区11以及一周边电路(periphery circuits)区13。
首先于硅基底12表面形成一由底氧化层14、氮化硅层16以及顶氧化层18所组成的ONO介电层。其中，底氧化层14为利用一温度约750～1000℃的热氧化制作工艺，于硅基底12表面形成的厚度约50～150的氧化硅层，氮化硅层16的厚度约为20～150，而顶氧化层18为一厚度约50～150的氧化氮化硅层或沉积氧化硅层。
接着如图2所示，在存储阵列区11上形成一图案化的光致抗蚀剂层20，以定义出位线22的位置。随后利用光致抗蚀剂层20作为遮罩(mask)，进行一各向异性干蚀刻制作工艺，以去除未被光致抗蚀剂层20覆盖的顶氧化层18以及氮化硅层16，直至底氧化层14或硅基底12表面。然后再进行一离子注入制作工艺，于硅基底12中形成多个掺杂区，以作为存储器的位线22。其中，该离子注入制作工艺的掺杂物质剂量约为2～4×1015/cm2，且注入能量约为50Kev。
如图3所示，随后去除光致抗蚀剂层20，并利用一温度约800～950℃的热氧化法(thermal oxidation)，以于位线22表面形成一厚度约500的氧化层24，作为各ONO介电层之间的隔离。同时，该热氧化制作工艺可以活化掺杂区内的掺杂物质。
另一方面，周边电路区13上的金属氧化物半导体晶体管的形成，可以先利用一包括有存储阵列区域图案以及周边电路区域图案的光掩模，如图4所示，对周边电路区13依序进行一蚀刻以及氧化制作工艺，以去除先前于硅基底12表面形成的ONO介电层，并形成一栅极氧化层26。也就是说，先利用光掩模于存储阵列区11形成一光致抗蚀剂层(未显示)作为掩模，再利用周边电路区13的ONO电层作为一牺牲层，以对周边电路区13的晶体管进行一调整起始电压的离子注入制作工艺，接着利用一干蚀刻制作工艺依序去除顶氧化层18以及氮化硅层16，并利用一混蚀刻制作工艺去除底氧化层14。最后去除该光致抗蚀剂层，并进行一热氧化制作工艺以于硅基底12表面形成一厚度约为100～150的氧化硅层，作为周边电路区13中晶体管的栅极氧化层26。而在存储阵列区11中，由于氮化硅层16存在的关系，该热氧化制作工艺并不会明显影响到顶氧化层18的厚度。
在栅极氧化层26形成之后，接着于硅基底12表面沉积一多晶硅层，以作为存储阵列区11中的字线28，如图5所示，以及周边电路区13中晶体管的栅极导电层30。随后进行一标准制作工艺以完成周边电路区13的晶体管的制作：首先于周边电路区13中进行一离子注入制作工艺，以形成各MOS晶体管的轻掺杂漏极32，并于各MOS晶体管侧壁沉积形成一侧壁子33，接着进行另一离子注入制作工艺，以于各MOS晶体管两侧的硅基底12内形成一源极35与漏极37，最后再于源极35以及漏极37表面形成一金属硅化物层38，如图6所示。
由于随着电子元件的设计尺寸不断缩小，离子注入技术的未来发展方向主要是集中在如何形成浅结(shallow iunction)的制作工艺技术，也即如何以毫微米的制作工艺技术来制作金属氧化物半导体(metal-oxidesemiconductor，MOS)晶体管的轻掺杂漏极(LDD)、源极与漏极，以配合元件集成度以及电性能表现提升的双重要求。然而现今NROM的周边电路区的MOS晶体管却是以钴、钛或钼金属作为形成金属硅化物层的金属材料，故会消耗较多的漏极以及源极区域的硅原子，因此现有形成漏极以及源极时必须进行一注入深度较深的深掺杂离子注入制作工艺，以补偿被消耗的漏极以及源极区域的部分。但这却严重违反未来半导体制作工艺的趋势。
发明概述
因此，本发明的目的即在于提供一种于氮化物只读存储器中制作浅结的金属氧化物半导体晶体管的方法。
在本发明的优选实施例中，本发明方法是先提供一表面定义有一存储阵列(memory array)区以及一周边电路(periphery circuits)区的半导体芯片，接着在该周边电路区表面上形成一包括有一硅氧层以及一锗化硅(silicongermanium)层的栅极(gate)，并在该栅极周围形成该MOS晶体管的侧壁子、源极(source)与漏极(drain)。最后在该源极与该漏极表面形成一镍层，并利用一400～500℃的快速加热退火(PTA)制作工艺，以在该源极与该漏极表面形成一镍硅层，同时使该源极与该漏极得以形成该浅结(shallow junction)。
相比于现有周边电路区的MOS晶体管，本发明方法制作的MOS晶体管是以一镍层作为形成金属硅化物层的金属材料，因此该镍层与该MOS晶体管的源极与漏极表面相反应而形成该镍硅层时，可以消耗少量的硅基底中的硅原子，以使该源极与该漏极得以形成一浅结(shallow junction)。
附图的简单说明
图1至图6为现有制作一氮化物只读存储器的方法示意图。
图7至图9为本发明于氮化物只读存储器中制作浅结的MOS晶体管的方法示意图。
附图符号说明
10半导体芯片 12硅基底
11存储阵列区 13周边电路区
14底氧化层 16氮化硅层
18顶氧化层 20光致抗蚀剂层
22位线 24氧化层
26栅极氧化层 28字线
30栅极导电层 32轻掺杂漏极
33侧壁子 35源极
37漏极 38金属硅化物层
51周边电路区 52硅基底
54栅极氧化层 56栅极
59侧壁子 60源极
62漏极 64镍硅层
具体实施例的详细描述
请参考图7至图9，图7至图9为本发明于氮化物只读存储器(nitride readonly memory，NROM)中制作浅结(shallow junction)的金属氧化物半导体(metal-oxide semiconductor，MOS)晶体管的方法示意图。
在本发明的优选实施例中，首先提供一半导体芯片，且半导体芯片的硅基底52表面定义有一存储阵列(memory array)区(未显示)以及一周边电路(periphery circuits)区51。存储阵列区是用来形成多个NROM存储单元(NROM memory cell)，而周边电路区51则是用来形成本发明的浅结MOS晶体管。其中，存储阵列区的NROM的制作方法是先于硅基底52表面形成一图案化的ONO介电层，接着于硅基底52中形成多条位线以及场氧化层，最后调整周边电路区51的晶体管的起始电压值，并去除周边电路区51表面的ONO介电层。
然后如图7所示，于周边电路区51表面上形成一硅氧层，用以作为一N型MOS晶体管(NMOS)或一P型MOS晶体管(PMOS)的栅极氧化层(gateoxide)54。接着于硅氧层表面上形成一化学组成为(Si1-xGex，x＝0.05～1.0)的锗化硅(silicon germanium)层，并进行一蚀刻制作工艺蚀刻该锗化硅层以及该硅氧层，以于硅基底52表面上形成该MOS晶体管的栅极(gate)56。其中，锗化硅层是利用一通入有硅甲烷(silane，SiH4)、锗烷(germane，GeH4)和氢气(hydrogen)且沉积温度介于450℃～620℃间的化学气相沉积(chemicalvapor deposition，CVD)所形成。
如图8所示，随后进行一第一离子注入制作工艺(ion implantation)，用来形成该MOS晶体管的轻掺杂漏极(lightly doped drain，LDD)58。然后于栅极56周围形成一侧壁子59，并进行一第二离子注入制作工艺，以于栅极56的相对两侧的硅基底52表面上形成二掺杂区，然后进行一高温退火(annealing)制作工艺，以驱入(driving in)该二掺杂区中的掺杂物质，并于硅基底52内形成该MOS晶体管的一源极(source)60与一漏极(drain)62。
随后如图9所示，于源极60与漏极62表面形成一镍(nickel，Ni)层(未显示)。接着进行一400～500℃的快速加热退火制作工艺(rapid thermalannealing process，RTA process)，以使该镍层与源极60以及漏极62表面相反应，而于源极60与漏极62表面形成一镍硅层64。最后去除未反应的镍层，以完成该MOS晶体管的制作。
由于本发明于氮化物只读存储器中制作的MOS晶体管，是利用一镍层作为形成源极与漏极表面的金属硅化物层的金属材料，而该镍层与该源极以及该漏极表面相反应而形成该镍硅层时，仅消耗少量的该硅基底中的硅原子，因此相比于现有的MOS晶体管，本发明制作的MOS晶体管的源极与漏极便得以形成一浅结(shallow junction)，以达到元件集成度以及电性能表现提高的要求。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的等效变化与修饰，都应属本发明专利的涵盖范围。
Claims (16)
1.一种在氮化物只读存储器(nitride read only memory，NROM)中制作浅结(shallow junction)的金属氧化物半导体(metal-oxide semiconductor，MOS)晶体管的方法，该方法包括有下列步骤：
提供一半导体芯片，且该半导体芯片的基底表面定义有一存储阵列(memory array)区以及一周边电路(periphery circuits)区；
在该周边电路区表面上形成一硅氧层；
在该硅氧层表面上形成一锗化硅(silicon germanium)层；
图案化(patterning)该锗化硅层以在该基底表面上形成该MOS晶体管的栅极(gate)；
在该栅极周围形成一侧壁子；
在该基底内形成该MOS晶体管的一源极(source)与一漏极(drain)；
在该源极与该漏极表面形成一镍(nickel，Ni)层；以及
进行一快速加热退火制作工艺(rapid thermal annealing process，RTAprocess)，以使该镍层与该源极与该漏极表面相反应而在该源极与该漏极表面形成一镍硅层。
2.如权利要求1的方法，其中该锗化硅层的化学组成为Si1-xGex，x＝0.05～1.0。
3.如权利要求1的方法，其中图案化该锗化硅层也会图案化该硅氧层。
4.如权利要求1的方法，其中该硅氧层是用来作为该MOS晶体管的栅极氧化层(gate oxide)。
5.如权利要求1的方法，其中该MOS晶体管为一N型MOS晶体管(NMOS)或一P型MOS晶体管(PMOS)。
6.如权利要求1的方法，还包括有一第一离子注入制作工艺(ionimplantation)，用来形成该MOS晶体管的轻掺杂漏极(lightly doped drain，LDD)。
7.如权利要求1的方法，其中形成该源极与该漏极的方法包括有下列步骤：
进行一第二离子注入制作工艺，以在该栅极的相对两侧的该基底表面上形成二掺杂区；以及
进行一热退火(thermal annealing)制作工艺，以驱入(driving in)该二掺杂区中的掺杂物质，形成该源极与漏极。
8.如权利要求1的方法，其中该基底为一硅基底。
9.如权利要求1的方法，其中该镍层与该源极与该漏极表面相反应而形成该镍硅层时，消耗少量的该硅基底中的硅原子，以使该源极与该漏极得以形成该浅结(shallow junction)。
10.如权利要求1的方法，其中该锗化硅层是利用一通入有硅甲烷(silane，SiH4)、锗烷(germane，GeH4)和氢气(hydrogen)且沉积温度介于450℃～620℃间的化学气相沉积(chemical vapor deposition，CVD)所形成。
11.一种制作浅结(shallow junction)金属氧化物半导体(MOS)晶体管的方法，该方法包括有下列步骤：
提供一半导体芯片；
在该半导体芯片的硅基底表面上形成一硅氧层；
进行一同时掺杂(in-situ doped)化学气相沉积(chemical vapor deposition，CVD)制作工艺，以在该硅氧层表面形成一锗化硅(Si1-xGex，x＝0.05～1.0)层；
图案化(patteming)该锗化硅层以在该硅基底表面上形成该MOS晶体管的栅极(gate)；
在该栅极周围形成一侧壁子；
进行一第一离子注入制作工艺，以在该栅极的相对两侧的该硅基底表面上形成二掺杂区；
进行一热退火(thermal annealing)制作工艺，以驱入(driving in)该二掺杂区中的掺杂物质，形成该MOS晶体管的一源极与一漏极；
在该源极与该漏极表面形成一镍(Ni)层；以及
进行一快速加热退火(RTA)制作工艺，以使该镍层与该源极与该漏极表面相反应而在该源极与该漏极表面形成一镍硅层。
12.如权利要求11的方法，其中图案化该锗化硅层也图案化该硅氧层。
13.如权利要求11的方法，其中该硅氧层是用来作为该MOS晶体管的栅极氧化层(gate oxide)。
14.如权利要求11的方法，其中该MOS晶体管为一N型MOS晶体管(NMOS)或一P型MOS晶体管(PMOS)。
15.如权利要求11的方法，还包括有一第二离子注入制作工艺(ionimplantation)，用来形成该MOS晶体管的轻掺杂漏极(LDD)。
16.如权利要求11的方法，其中该同时掺杂(in-situ doped)化学气相沉积(CVD)制作工艺的制作工艺气体包括有硅甲烷(SiH4)、锗烷(GeH4)和氢气(hydrogen)，且该同时掺杂(in-situ doped)化学气相沉积(CVD)制作工艺的沉积温度是介于450℃～620℃之间。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN02103357.9A CN1435869A (zh) | 2002-01-30 | 2002-01-30 | 制作浅结mos晶体管的方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN02103357.9A CN1435869A (zh) | 2002-01-30 | 2002-01-30 | 制作浅结mos晶体管的方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN1435869A true CN1435869A (zh) | 2003-08-13 |
Family
ID=27627795
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN02103357.9A Pending CN1435869A (zh) | 2002-01-30 | 2002-01-30 | 制作浅结mos晶体管的方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN1435869A (zh) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100413041C (zh) * | 2004-06-02 | 2008-08-20 | 台湾积体电路制造股份有限公司 | 半导体元件的制造方法 |
| CN101908507B (zh) * | 2009-06-05 | 2013-05-29 | 中芯国际集成电路制造(上海)有限公司 | Nrom器件的制作方法 |
| CN113394085A (zh) * | 2021-06-11 | 2021-09-14 | 武汉新芯集成电路制造有限公司 | 离子注入方法 |
-
2002
- 2002-01-30 CN CN02103357.9A patent/CN1435869A/zh active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100413041C (zh) * | 2004-06-02 | 2008-08-20 | 台湾积体电路制造股份有限公司 | 半导体元件的制造方法 |
| CN101140886B (zh) * | 2004-06-02 | 2010-06-02 | 台湾积体电路制造股份有限公司 | 半导体元件的制造方法 |
| CN101908507B (zh) * | 2009-06-05 | 2013-05-29 | 中芯国际集成电路制造(上海)有限公司 | Nrom器件的制作方法 |
| CN113394085A (zh) * | 2021-06-11 | 2021-09-14 | 武汉新芯集成电路制造有限公司 | 离子注入方法 |
| CN113394085B (zh) * | 2021-06-11 | 2024-02-27 | 武汉新芯集成电路制造有限公司 | 离子注入方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI582961B (zh) | 半導體元件及其製造方法 | |
| JP4659527B2 (ja) | 半導体装置の製造方法 | |
| US6074915A (en) | Method of making embedded flash memory with salicide and sac structure | |
| CN100589241C (zh) | 在存储器阵列与周边逻辑元件上形成硅化物的结构及方法 | |
| US8319260B2 (en) | Semiconductor devices having polysilicon gate layer patterns and methods of manufacturing the same | |
| US20090186459A1 (en) | Manufacturing method of non-volatile memory | |
| CN1453850A (zh) | 具有硅锗栅极的半导体器件及其制作方法 | |
| US20090256186A1 (en) | Split gate non-volatile memory cell | |
| US6069037A (en) | Method of manufacturing embedded DRAM | |
| CN112038294A (zh) | 一种半导体器件及其制造方法 | |
| US20090050980A1 (en) | Method of forming a semiconductor device with source/drain nitrogen implant, and related device | |
| CN119698069B (zh) | 半导体器件及其制备方法 | |
| US20060014351A1 (en) | Low leakage MOS transistor | |
| US6255167B1 (en) | Method of forming high density buried bit line flash EEPROM memory cell with a shallow trench floating gate | |
| CN1435869A (zh) | 制作浅结mos晶体管的方法 | |
| CN1246890C (zh) | 低栅极空乏现象的mos晶体管的制作方法 | |
| CN100517657C (zh) | Sonos快闪存储器的制作方法 | |
| CN102024706A (zh) | 用于制造半导体器件的方法 | |
| CN114335182A (zh) | 嵌入式闪存、半导体器件结构及其制备方法 | |
| US20030113989A1 (en) | Method of fabricating a MOS transistor with a shallow junction | |
| CN1207759C (zh) | 一种防止mos晶体管发生栅极贫化现象的方法 | |
| US8981451B2 (en) | Semiconductor memory devices | |
| WO2007008173A1 (en) | Semiconductor structure for transistors with enhanced subthreshold swing and methods of manufacture thereof | |
| US6531395B1 (en) | Method for fabricating bitlines | |
| US20030113960A1 (en) | Method of fabricating a MOS transistor with low gate depletion |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |