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CN1485859A - 静态半导体存储装置及其控制方法 - Google Patents

静态半导体存储装置及其控制方法 Download PDF

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CN1485859A CNA031560717A CN03156071A CN1485859A CN 1485859 A CN1485859 A CN 1485859A CN A031560717 A CNA031560717 A CN A031560717A CN 03156071 A CN03156071 A CN 03156071A CN 1485859 A CN1485859 A CN 1485859A
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Abstract

静态半导体存储装置及其控制方法。使与电源线连接的多个p－MOSFET接通，以使位线预充电。由NOR电路和反相器生成的预充电消除信号进行预充电控制，以使p－MOSFET断开，以便在备用模式期间，把位线设定在浮动状态，或者使p－MOSFET接通，以便在读出模式或写入模式期间使位线预充电。

Description

静态半导体存储装置及其控制方法
技术领域
本发明涉及一种静态半导体存储装置及其控制方法。
背景技术
典型的常规静态半导体存储装置是SRAM(静态随机存取存储器)。图3是示出常规SRAM的存储单元阵列的图。如图3所示，n个存储单元CELL0、CELL1、…、CELLn(以下称为存储单元CELL)与一对位线BL和XBL连接。位线BL和XBL均通过预充电p-MOSFET 51与电源电压(Vdd)连接。预充电消除信号φ的信号线与p-MOSFET 51的栅极端子连接，以使p-MOSFET 51由预充电消除信号φ进行接通/断开控制。注意，位线BL和XBL具有互补关系。
各存储单元CELL均由六个晶体管形成。其中的四个晶体管，即：两个p-MOSFET 52a和两个n-MOSFET 52b构成用于保持数据的数据闩锁电路。剩余两个n-MOSFET 53对数据闩锁电路与位线BL和XBL之间的连接进行控制。字线WL0、WL1、…、WLn与用于对与位线BL和XBL的连接进行控制的n-MOSFET 53的栅极端子连接。n-MOSFET 53由字线WL的信号进行接通/断开控制。上述SRAM具有备用模式、写入模式和读出模式。在备用模式中，不对存储单元进行写入和读出存取。
将对上述数据闩锁电路的构成进行详细说明。两个p-MOSFET 52a分别在节点A和B与用于提供电源电压的电源线之间连接。两个n-MOSFET 52b分别在地与节点A和B之间连接。p-MOSFET 52a和n-MOSFET 52b的栅极端子和漏极端子相互连接，以形成反相器。栅极端子之间的连接点和漏极端子之间的连接点(节点A和B)也被连接。因此，形成数据闩锁电路。
图4是示出图3所示的存储单元阵列的操作的波形图。在时刻t70，SRAM处于读出模式中。由于p-MOSFET 51接通，因而位线BL和XBL保持在高电平。在时刻t71，预充电消除信号φ变为高电平，以便消除位线BL和XBL的预充电。与该操作同步，要存取的存储单元CELL的字线WL变为高电平，以便执行读出操作(在读出模式中)。参照图4，位线BL和XBL的电位变化表示读出操作。
在时刻t72，当结束读出操作时，SRAM变为备用模式。预充电消除信号φ变为低电平，以便开始使位线BL和XBL预充电。在写入操作中(在写入模式下)的信号波形中，仅位线BL和XBL的电位变化与上述读出操作中的信号波形不同。
在上述SRAM中，由于位线BL和XBL在备用模式中保持在高电平，因而产生从位线BL或XBL流到存储单元CELL的漏泄电流。
例如，假定图3所示的存储单元CELL0内的数据闩锁电路右侧的节点A保持低电平。节点A通过晶体管53与位线XBL连接。在备用模式中，位线XBL被预充电到高电平。因此，漏泄电流Ioff从位线XBL流到节点A。在左侧的节点B，由于晶体管53的两个端子(源极端子和漏极端子)处于高电平，因而漏泄电流不流动。此外，如存储单元CELLn所示，当节点B保持低电平时，漏泄电流Ioff从位线BL流到节点B。
如上所述，漏泄电流Ioff根据由所有存储单元CELL保持的数据流到位线BL或XBL。也就是说，在图3中，由于n个存储单元CELL与位线BL和XBL连接，因而总漏泄电流Ioff×n流到位线BL或XBL。当在诸如蜂窝电话那样的备用时间非常长的装置内使用上述SRAM时，位线BL和XBL总是被预充电到高电平，并且漏泄电流连续流动。
在上述SRAM中，为了减少备用模式中的存储单元CELL的漏泄电流，位线BL和XBL被设定在浮动状态下。图5是在图3所示的SRAM的备用模式中采用把位线BL和XBL设定在浮动状态下的方法时的波形图。在该方法中，在时刻t80，SRAM处于读出模式中以及处于存储单元CELL的非存取状态下。因此，预充电消除信号φ变为高电平，以便把位线BL和XBL设定在浮动状态下。
然后，在时刻t81，在存取存储单元CELL之前，预充电消除信号φ变为低电平，以使位线BL和XBL预充电。如图5所示，用于使预充电消除信号φ变为低电平的定时与时钟信号的后沿(或前沿)对应。
在时刻t82，预充电消除信号φ变为高电平，同时，字线WL变为高电平，以便存取存储单元CELL。如上所述，即使在读出模式中，也可在存储单元CELL的非存取状态下把位线BL和XBL设定在浮动状态下，从而减少漏泄电流。在存取状态下，在存取存储单元CELL之前，使位线BL和XBL预充电。然后，存取存储单元CELL。
在时刻t83，SRAM被设定在备用模式中。字线WL变为低电平，并且把位线BL和XBL设定在浮动状态下。从图5所示的时刻t81到时刻t82的时间Ta对于使位线BL和XBL预充电是必要的。如图5所示，字线WL变为高电平，并且延迟与从时钟信号的后沿起的时间Ta对应。预充电消除信号φ在时间Ta中保持低电平，然后变为高电平。
如上所述，当位线BL和XBL处于浮动状态下并具有任意电位时，以下漏泄电流在位线BL和XBL与存储单元CELL之间流动：漏泄电流Ioff_L(VBL)，其从位线BL和XBL流到具有较低电位的上述接地A或节点B(以下称为低节点)；以及漏泄电流Ioff_H(VBL)，其从具有较高电位的上述接地A或节点B(以下称为高节点)流到位线BL和XBL。图6示出了在这些漏泄电流与位线BL和XBL的电位之间的相关性(VBL表示位线BL和XBL的电位)。
如图6所示，从位线BL和XBL流到低节点的漏泄电流Ioff_L(VBL)随着VBL变低而变小。相反，从高节点流到位线BL和XBL的漏泄电流随着VBL变高而变小。当把位线BL和XBL设定在浮动状态下时，位线BL和XBL的电位在电位VBL＝VBLo时稳定，其满足：
Ioff_L(VBL)×(与位线BL连接的“L”节点数)
＝Ioff_H(VBL)×(与位线BL连接的“H”节点数)
当与给定位线连接的n个存储单元CELL中的m个存储单元是高节点，并且(n-m)个存储单元是低节点时，漏泄电流由下式给出：
m×Ioff_L(VBLo)+(n-m)×Ioff_L(VXBLo)
这是最小值。也就是说，当把位线BL和XBL设定在浮动状态下时，位线BL和XBL的电位在根据由存储单元CELL保持的数据使漏泄电流最少的状态下稳定。
在减少漏泄电流的上述方法中，根据时钟信号，生成用于把位线BL和XBL设定在浮动状态下的预充电消除信号φ和字线WL的选择信号。更具体地说，根据时钟信号的变化，预充电消除信号φ在时刻t81变为低电平，以使位线BL和XBL预充电，然后，字线WL在时刻t82变为高电平。然而，从时刻t81到t82使位线BL和XBL预充电所需的时间妨碍了存取速度的提高。
发明内容
本发明是考虑到上述情况而作出的，并且本发明的一个目的是提供一种在不降低存取速度的情况下减少备用模式中的漏泄电流的静态半导体存储装置及其控制方法。
本发明是为了解决上述问题而作出的，并且根据本发明的一种静态半导体存储装置及该装置的控制方法，其特征在于，包括多个预充电电路，其是为使位线预充电而接通的，其中，进行预充电控制以在备用模式期间使预充电电路断开，并在读出模式和写入模式期间使预充电电路接通。
在根据本发明的静态半导体存储装置及该装置的控制方法中，可在备用模式期间使预充电电路断开，以便把位线设定在浮动状态。因此，可减少漏泄电流。在读出模式和写入模式期间，可在非存取期间总是使预充电电路保持接通。由于位线已在非存取期间预充电，因而当存取期间开始时，可立即进行读出或写入操作。采用以上构成，可在不降低存取速度的情况下，减少备用电流。
附图说明
图1是示出一种具有根据一实施例的SRAM和该SRAM的控制电路的半导体装置的示意构成的方框图；
图2是示出图1所示的SRAM 4和半导体装置1的操作的波形图；
图3是示出常规SRAM的存储单元阵列的图；
图4是示出图3所示的存储单元阵列的操作的波形图；
图5是在图3所示的SRAM的备用模式中，把位线BL和XBL设定在浮动状态下的方法的波形图；以及
图6是示出在图3所示的SRAM中，从位线流到存储单元的漏泄电流与位线的电位之间的相关性的图。
具体实施方式
以下将对本发明的实施例进行说明。
首先将参照附图，对一种具有根据本发明一实施例的SRAM(静态随机存取存储器)和该SRAM的控制电路的半导体装置的示意构成进行说明。
图1是示出一种具有根据一实施例的SRAM和该SRAM的控制电路的半导体装置的示意构成的方框图。
参照图1，半导体装置1使用多个SRAM，与时钟信号同步执行信号处理。半导体装置1例如是系统LSI(大规模集成电路)。时钟生成电路2把时钟信号CK作为信号处理定时基准提供给半导体装置1。控制信号生成电路3根据由时钟生成电路2生成的时钟信号CK，生成用于对半导体装置1的内部元件进行控制的各种控制信号。更具体地说，控制信号生成电路3输出用于对半导体装置1的SRAM 4和5的备用模式进行控制的控制信号(操作模式控制信号)SM。控制信号SM在高电平时，把SRAM 4和5控制为备用模式，并在低电平时，把SRAM 4和5控制为读出或写入模式。
SRAM 4和5及SRAM 6使用从时钟生成电路2输出的时钟信号CK作为定时基准进行操作，并把要处理的数据存储在半导体装置1内。从控制信号生成电路3输出的控制信号SM被输入到SRAM 4和5。以下将对SRAM 4的内部构成进行详细说明。信号处理电路7与SRAM 4、5和6之间收发数据，并对数据信号进行处理。数据总线8发送要在半导体装置1中的SRAM 4、5和6与信号处理电路7之间交换的数据。
采用以上构成，半导体装置1使用SRAM 4、5和6及信号处理电路7，与由时钟生成电路2生成的时钟信号CK同步进行信号处理。在SRAM 4和5的非存取期间，控制信号SM变为高电平，以便把SRAM 4和5设定在备用模式中。
以下将对SRAM 4的示意内部构成进行说明。
输入/输出电路10对通过数据总线8与SRAM 4之间输入/输出的数据进行处理。内部时钟/控制信号生成电路11至少具有：生成用作SRAM 4内的信号处理定时基准的时钟信号SCK的功能；生成用于对位线BL和XBL的预充电进行控制的位线控制信号(正常预充电控制信号)EQ的功能(内部控制信号生成电路)；以及生成用于对字线选择进行控制的字线选择信号WLDEC的功能(字线选择电路)。以下将对位线控制信号EQ和字线选择信号WLDEC的详细波形例进行说明。
存储控制电路12根据来自内部时钟/控制信号生成电路11的时钟信号SCK或控制信号(位线控制信号EQ，字线选择信号WLDEC等)，对存储单元阵列13(下述)内的读出操作或写入操作进行控制。在本实施例中，存储控制电路12至少包括：NOR电路20，反相器21和多个反相器22。
从控制信号生成电路3输出的控制信号SM被输入到NOR电路20的一个输入端子。从内部时钟/控制信号生成电路11输出的位线控制信号EQ被输入到另一输入端子。NOR电路20的输出端子与反相器21的输入端子连接。反相器21的输出端子与p-MOSFET(预充电电路)30(下述)的栅极端子连接。采用NOR电路20和反相器21的上述构成(预充电控制电路)，根据控制信号SM和位线控制信号EQ，从反相器21的输出端子输出预充电消除信号φ(控制信号)。从内部时钟/控制信号生成电路11输出的字线选择信号WLDEC被输入到反相器22的输入端子。字线WL(下述)与反相器22的输出端子连接。
在存储单元阵列13中，n个存储单元31与位线BL和XBL对连接。位线BL和XBL均通过预充电p-MOSFET(预充电晶体管)30与电源电压连接。预充电消除信号φ的信号线与p-MOSFET 30的栅极端子连接。p-MOSFET 30由预充电消除信号φ进行接通/断开控制。
存储单元阵列13的构成与图3所示的存储单元阵列的构成相同。在存储单元阵列13中，与存储单元阵列13的各列对应设置的位线BL和XBL对和与存储单元阵列13的各行对应设置的字线WL与存储单元M连接。也就是说，存储单元31的电路构成与图3所示的存储单元CELL的电路构成相同，因而将省略对其说明。此外，存储单元31与位线BL和XBL之间的连接和字线WL的连接也与图3所示的构成相同，因而将省略对其说明。SRAM 5的构成也与上述SRAM 4的构成相同。
如果例如在半导体装置1内使用的备用控制信号可用，则该信号可以用作从控制信号生成电路3输出的控制信号SM。在本实施例中，如上所述，在无需存取设置在半导体装置1内的SRAM 4和5时的期间(备用模式)，控制信号SM变为高电平，并且在存取期间(正常操作模式)，控制信号SM变为低电平。
以下将对图1所示的半导体装置1的操作进行说明。
图2是示出图1所示的SRAM 4和半导体装置1的操作的波形图。参照图2，在时刻t4以前设定正常操作模式(读出模式或写入模式)，并且从时刻t4起设定备用模式。首先，在时刻t1，在正常操作模式中，控制信号SM处于低电平，并且位线控制信号EQ处于低电平。因此，由于预充电消除信号φ处于低电平，并且p-MOSFET 30接通，因而位线BL和XBL被预充电到高电平。此外，在存取存储单元31之前，字线WL处于低电平。如上所述，在正常操作模式中，控制信号SM对p-MOSFET 30进行控制，以使位线BL和XBL总是被预充电。
在时刻t2，为了开始存取存储单元31，内部时钟/控制信号生成电路11把位线控制信号EQ变为高电平。因此，由于预充电消除信号φ变为高电平，以使p-MOSFET 30断开，因而位线BL和XBL的预充电被消除。此外，根据字线选择信号WLDEC，内部时钟/控制信号生成电路11选择与要存取的存储单元31连接的字线WL。所选字线WL变为高电平。采用以上操作，通过位线BL和XBL，针对所选存储单元31进行数据读出(读出处理)或数据写入(写入处理)。
在时刻t3，为了结束存取存储单元31，内部时钟/控制信号生成电路11把位线控制信号EQ变为低电平。因此，由于预充电消除信号φ变为低电平，以使p-MOSFET 30接通，因而位线BL和XBL被预充电到高电平。此外，根据字线选择信号WLDEC，内部时钟/控制信号生成电路11不选择与应结束存取的存储单元31连接的字线WL。未选字线WL变为低电平。如上所述，在正常操作模式中，预充电消除信号φ变为低电平，并且在开始存取所选存储单元31之前，位线BL和XBL被预充电。为此，在时钟信号SCK变化之后，所选字线WL可立即变为高电平，以便存取存储单元31。
在时刻t4，为了把SRAM 4设定在备用模式中，控制信号生成电路3把控制信号SM变为高电平。因此，预充电消除信号φ变为高电平，以使p-MOSFET 30断开。为此，消除位线BL和XBL的预充电，并且把位线BL和XBL设定在浮动状态。采用以上操作，SRAM 4通过把位线BL和XBL设定在浮动状态，可减少漏泄电流。
如上所述，在时刻t4以前的正常操作模式中，进行与图4所示的常规操作相同的操作。当结束存取存储单元31时，预充电消除信号φ变为低电平，以使位线BL和XBL预充电。因此，当下次存取存储单元31时，位线BL和XBL已预充电到高电平。与图6所示的现有技术不同，在时钟信号SCK变化后，无需预充电用的时间Ta。因此，半导体装置1可提高SRAM 4的存取速度。
当把SRAM 4设定在备用模式中时，控制信号SM变为高电平，以便把位线BL和XBL设定在浮动状态。在备用模式中，与图4所示的常规操作相比，可减少从位线BL和XBL流到存储单元31的漏泄电流。
在上述实施例中，已对SRAM作了举例说明。然而，本发明不限于此。本实施例也可适用于由于备用模式中的位线的预充电而产生漏泄电流的任何其他静态半导体存储装置。
以上参照附图，对本发明的实施例作了详细说明。然而，详细构成不限于本实施例，并且在本发明内也包含不背离本发明的精神和范围的设计。
如上所述，在根据本发明的静态半导体存储装置及该装置的控制方法中，设有用于使多条位线预充电的多个预充电电路。进行预充电控制以在备用模式期间使预充电电路断开，并在读出模式和写入模式期间使预充电电路接通。由于可在备用模式期间把位线设定在浮动状态，因而可减少漏泄电流。由于在读出模式和写入模式期间使预充电电路接通，因而可在非存取期间使位线预充电，并无需在存取期间使位线预充电。
由于位线已在非存取期间预充电，因而可在存取期间开始时立即进行读出或写入操作。因此，可在不降低存取速度的情况下，减少备用模式中的漏泄电流。特别是，当为进行预充电控制而使用用于对备用模式切换进行控制的外部输入的控制信号时，可在静态半导体存储装置的内部时钟变化之前，对预充电进行控制。

Claims (18)

1.一种静态半导体存储装置，其具有作为操作模式的备用模式和正常操作模式，该静态半导体存储装置包括：
存储单元阵列，其具有采用矩阵排列的静态存储单元阵列；
字线，其设置成与所述存储单元阵列的各行对应；
一对位线，其设置成与所述存储单元阵列的各列对应；
多个预充电电路，其使所述位线预充电；以及
预充电控制电路，其根据外部输入的用于对备用模式期间和正常操作模式期间进行规定的操作模式信号，生成和输出用于对所述预充电电路进行控制的预充电控制信号。
2.根据权利要求1所述的装置，其中，
所述静态半导体存储装置设置在一系统内，以及
操作模式信号是从所述系统提供的控制信号。
3.根据权利要求1所述的装置，其中，
该装置还包括：
字线选择电路，其通过输出用于选择字线的字线选择信号，对静态存储单元的存取进行控制；以及
内部控制信号生成电路，其输出正常预充电控制信号，该信号与从所述字线选择电路输出的字线选择信号同步变化，并对所述位线的预充电进行控制；并且
所述预充电控制电路在正常操作模式期间输出正常预充电控制信号，作为预充电控制信号。
4.根据权利要求2所述的装置，其中，
该装置还包括：
字线选择电路，其通过输出用于选择字线的字线选择信号，对静态存储单元的存取进行控制；以及
内部控制信号生成电路，其输出正常预充电控制信号，该信号与从所述字线选择电路输出的字线选择信号同步变化，并对所述位线的预充电进行控制；并且
所述预充电控制电路在正常操作模式期间输出正常预充电控制信号，作为预充电控制信号。
5.根据权利要求1所述的装置，其中，在正常操作模式期间，所述预充电控制电路输出控制信号，该控制信号在静态存储单元的存取状态下使所述预充电电路接通，并在静态存储单元的非存取状态下使所述预充电电路断开。
6.根据权利要求2所述的装置，其中，在正常操作模式期间，所述预充电控制电路输出控制信号，该控制信号在静态存储单元的存取状态下使所述预充电电路接通，并在静态存储单元的非存取状态下使所述预充电电路断开。
7.根据权利要求3所述的装置，其中，在正常操作模式期间，所述预充电控制电路输出控制信号，该控制信号在静态存储单元的存取状态下使所述预充电电路接通，并在静态存储单元的非存取状态下使所述预充电电路断开。
8.根据权利要求1所述的装置，其中，在备用模式期间，所述预充电控制电路使所述预充电电路断开，以便把所述位线设定在浮动状态。
9.根据权利要求2所述的装置，其中，在备用模式期间，所述预充电控制电路使所述预充电电路断开，以便把所述位线设定在浮动状态。
10.根据权利要求3所述的装置，其中，在备用模式期间，所述预充电控制电路使所述预充电电路断开，以便把所述位线设定在浮动状态。
11.根据权利要求4所述的装置，其中，在备用模式期间，所述预充电控制电路使所述预充电电路断开，以便把所述位线设定在浮动状态。
12.一种静态半导体存储装置的控制方法，该装置具有作为操作模式的备用模式和正常操作模式，
该静态半导体存储装置包括：存储单元阵列，其具有采用矩阵排列的静态存储单元阵列；字线，其设置成与存储单元阵列的各行对应；一对位线，其设置成与存储单元阵列的各列对应；以及多个预充电电路，其使位线预充电；该方法包括：
根据外部输入的用于对备用模式期间和正常操作模式期间进行规定的操作模式信号，对预充电电路进行控制的控制步骤。
13.根据权利要求12所述的方法，其中，
该方法还包括：
通过输出用于选择字线的字线选择信号，对静态存储单元的存取进行控制的存取控制步骤；以及
输出正常预充电控制信号的位线控制步骤，该信号与在存取控制步骤输出的字线选择信号同步变化，并对位线的预充电进行控制；并且
在控制步骤，在正常操作模式期间，根据在位线控制步骤输出的正常预充电控制信号，使预充电电路接通/断开。
14.根据权利要求12所述的方法，其中，在控制步骤，在正常操作模式期间，进行控制以在静态存储单元的存取状态下使预充电电路接通，并在静态存储单元的非存取状态下使预充电电路断开。
15.根据权利要求13所述的方法，其中，在控制步骤，在正常操作模式期间，进行控制以在静态存储单元的存取状态下使预充电电路接通，并在静态存储单元的非存取状态下使预充电电路断开。
16.根据权利要求12所述的方法，其中，在控制步骤，在备用模式期间，使预充电电路断开，以便把位线设定在浮动状态。
17.根据权利要求13所述的方法，其中，在控制步骤，在备用模式期间，使预充电电路断开，以便把位线设定在浮动状态。
18.根据权利要求14所述的方法，其中，在控制步骤，在备用模式期间，使预充电电路断开，以便把位线设定在浮动状态。
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