[go: up one dir, main page]

CN1459112A - 存储装置 - Google Patents

存储装置 Download PDF

Info

Publication number
CN1459112A
CN1459112A CN01815760A CN01815760A CN1459112A CN 1459112 A CN1459112 A CN 1459112A CN 01815760 A CN01815760 A CN 01815760A CN 01815760 A CN01815760 A CN 01815760A CN 1459112 A CN1459112 A CN 1459112A
Authority
CN
China
Prior art keywords
data
mentioned
cell array
memory cell
address
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN01815760A
Other languages
English (en)
Inventor
山崎敏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of CN1459112A publication Critical patent/CN1459112A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/106—Data output latches
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/0292—User address space allocation, e.g. contiguous or non contiguous base addressing using tables or multilevel address translation means
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1087—Data input latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/10—Aspects relating to interfaces of memory device to external buses
    • G11C2207/107—Serial-parallel conversion of data or prefetch

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Memory System (AREA)
  • Information Transfer Systems (AREA)
  • Read Only Memory (AREA)

Abstract

指令分析/控制部(24)一旦经输入输出缓冲器(23)接收数据传送指令，则向第2数据寄存器(25)传送存储器单元阵列(21)的数据。地址变换部(26)将从CPU(1)输入的逻辑地址变换为第2数据寄存器(25)的物理地址后，输出到第2数据寄存器(25)，所以CPU(1)可随机访问第2数据寄存器(25)。结果，CPU(1)可随机访问存储器单元阵列(21)，可提高搭载存储装置的便携电话等装置的处理速度。

Description

存储装置
技术领域
本发明涉及一种便携电话等中使用的存储装置，尤其涉及一种串行输入输出数据的存储装置。
背景技术
近年来，便携电话广泛普及，随之而来的是对便携电话的小型化、多功能化等期望进一步提高。为了满足对便携电话小型化的期望，必需高集成化搭载在便携电话上的LSI(大规模集成电路)，减少LSI的数量，另外，减少LSI的管脚数量，缩小芯片尺寸。另外，为了满足对便携电话的多功能化的期望，必需提高应用程序的处理速度。
图5是表示现有便携电话中电路构成一实例的图。该便携电话包含：CPU(中央处理单元)100，进行便携电话整体的控制；存储装置200，存储应用程序或动画等；串行接口电路300，与存储装置200之间进行串行数据的输入输出；程序存储器400，存储实现便携电话主要功能的程序；和工作存储器500，用作工作区域。
在CPU100访问程序存储器400或工作存储器500的情况下，经作为并行总线的CPU总线来进行访问。另外，在CPU100访问存储装置200的情况下，通过串行接口电路300进行串行/并行变换，可进行访问。
存储装置200包含：存储器单元阵列201，存储作为用户数据的应用程序或动画数据等；数据寄存器202，在对存储器单元阵列201进行访问时，暂时存储数据；输入输出控制部203，与串行接口电路300之间进行串行数据的输入输出；指令分析/控制部204，分析经输入输出控制部203输入的指令，进行存储装置200整体的控制。存储器单元阵列201由NAND型或AND型闪存构成。
在CPU100将数据写入存储装置200的情况下，CPU100经CPU总线向串行接口电路300发送写指令后，将存储器单元阵列201的地址和写数据输出到串行接口电路300。串行接口电路300一旦从CPU100接收写指令、存储器单元阵列201的地址和写数据，则将它们变换成串行数据，并输出到输入输出控制部203。
输入输出控制部203将从串行接口电路300接收到的写指令和存储器单元阵列201的地址变换为并行数据，输出到指令分析/控制部204。另外，输入输出控制部203将从串行接口电路300接收的写数据变换为并行数据后，写入数据寄存器202。
指令分析/控制部204分析从输入输出控制部203接受到的指令，一旦识别为是写指令，则将地址输出到存储器单元阵列201，将数据寄存器202中存储的写数据写入存储器单元阵列201。
在CPU100从存储装置200读出数据的情况下，CPU100在经CPU总线向串行接口电路300发送读指令后，将存储器单元阵列201的地址输出到串行接口电路300。串行接口电路300一旦从CPU100接收读指令和存储器单元阵列201的地址，则将它们变换为串行数据后，输出到输入输出控制部203。
输入输出控制部203将从串行接口电路300接收到的读指令和存储器单元阵列201的地址变换为并行数据，输出到指令分析/控制部204。指令分析/控制部204分析从输入输出控制部203接收到的指令，一旦识别为是读指令，则将地址输出到存储器单元阵列201，从存储器单元阵列201读取数据，写入数据寄存器202。
输入输出控制部203读取写入数据寄存器202的数据后，变换为串行数据，并输出到串行接口电路300。串行接口电路300将从输入输出控制部203接收到的串行数据变换为并行数据后，作为读数据输出到CPU100。
在存储装置200中存储应用程序或动画数据等来作为用户数据，但如上所述，在CPU100从存储装置200中读取数据的情况下，必需发送读指令后再读取数据。因此，因为CPU100不能随机访问存储装置200中存储的数据，所以在执行存储装置200中存储的应用程序的情况下，必须暂时将应用程序传送到可随机访问的存储装置后，执行该应用程序，存在所谓处理速度低的问题。
另外，因为串行输入输出存储装置的数据，所以交换存储装置中存储的应用程序或动画数据等花费时间，也存在处理速度低的问题。
并且，因为CPU100不能随机访问存储装置200中存储的数据，不能统一存储实现便携电话主要功能的程序的程序存储器400和存储装置200内的存储器单元阵列201，存在不能削减部件成本和安装面积的问题。
发明内容
为了解决上述问题而作出本发明，第1目的在于提供一种可提高便携电话等处理速度的存储装置。
第2目的在于提供一种可削减便携电话等装置内的部件成本和安装面积的存储装置。
根据本发明的一个方面，存储装置包含：存储器单元阵列；数据寄存器，暂时存储存储器单元阵列的数据，可从外部并行访问；输入输出缓冲器，将从外部输入的串行数据变换为并行数据；指令分析/控制部，分析由输入输出缓冲器变换为并行数据的指令，控制存储器单元阵列与数据寄存器之间的数据传送；和地址变换部，将从外部输入的逻辑地址变换为数据寄存器的物理地址后，输出到数据寄存器。
地址变换部将从外部输入的逻辑地址变换为数据寄存器的物理地址后，输出到数据寄存器，所以外部CPU可随机访问数据寄存器。结果，外部CPU可随机访问存储器单元阵列，可提高搭载存储装置的便携电话等装置的处理速度。另外，因为外部CPU可随机访问存储器单元阵列，所以可将实现主要功能的程序等存储在存储器单元阵列中，可削减便携电话等装置部件的成本和安装面积。
最好是，存储装置还包含地址变换表，在每个存储器单元阵列的区域中存储存储器单元阵列的逻辑开头地址、存储器单元阵列的逻辑末尾地址、和数据寄存器的物理开头地址，地址变换部根据从外部输入的逻辑地址与地址变换表中登录的逻辑开头地址的减法结果、登录在地址变换表中的逻辑末尾地址与从外部输入的逻辑地址的减法结果、和登录在地址变换表中的物理开头地址，算出数据寄存器的物理地址。
因此，可容易地将从外部输入的逻辑地址变换为数据寄存器的物理地址。
最好是，存储装置还包含数据缓冲器，与数据寄存器不同，暂时存储存储器单元阵列的数据，输入输出缓冲器在将数据缓冲器中存储的数据变换为串行数据后，输出到外部。
因此，可将存储器单元阵列中存储的数据变换为串行数据后，输出到外部。
并且，最好是，指令分析/控制部一旦从输入输出缓冲器接收第1数据传送指令，则在向数据缓冲器传送存储器单元阵列的数据后，将数据缓冲器中存储的数据传送到数据寄存器。
因为将存储器单元阵列的数据传送到数据寄存器，所以外部CPU通过访问数据寄存器，可随机访问存储器单元阵列的数据。
并且，最好是，指令分析/控制部一旦从输入输出缓冲器接收第2数据传送指令，则在向数据缓冲器传送数据寄存器的数据后，将数据缓冲器中存储的数据传送到存储器单元阵列。
因此，可将外部CPU改写的数据寄存器的数据写回到存储器单元阵列。
根据本发明的其它方面，一种存储装置的控制方法，该存储装置包含：存储器单元阵列；和数据寄存器，暂时存储存储器单元阵列的数据，可从外部并行访问，该控制方法包含如下步骤：将从外部输入的串行数据变换为并行数据的指令；分析指令，控制存储器单元阵列与数据寄存器之间的数据传送；和将从外部输入的逻辑地址变换为数据寄存器的物理地址后，输出到数据寄存器。
将从外部输入的逻辑地址变换为数据寄存器的物理地址后，输出到数据寄存器，所以外部CPU可随机访问数据寄存器。结果，外部CPU可随机访问存储器单元阵列，可提高搭载存储装置的便携电话等装置的处理速度。另外，因为外部CPU可随机访问存储器单元阵列，所以可将实现主要功能的程序等存储在存储器单元阵列中，可削减便携电话等装置部件的成本和安装面积。
最好是，将从外部输入的逻辑地址变换为数据寄存器的物理地址后，输出到数据寄存器的步骤包含如下步骤：根据从外部输入的逻辑地址与事先登录的存储器单元阵列的逻辑开头地址的减法结果、事先登录的存储器单元阵列的逻辑末尾地址与从外部输入的逻辑地址的减法结果、和事先登录的数据寄存器的物理开头地址，算出数据寄存器的物理地址。
因此，可容易地将从外部输入的逻辑地址变换为数据寄存器的物理地址。
最好是，存储装置还包含数据缓冲器，与数据寄存器不同，暂时存储存储器单元阵列的数据，存储装置的控制方法还包含将数据缓冲器中存储的数据变换为串行数据后，输出到外部的步骤。
因此，可将存储器单元阵列中存储的数据变换为串行数据后，输出到外部。
并且，最好是，分析指令，控制存储器单元阵列与数据寄存器之间的数据传送的步骤包含如下步骤：一旦接收第1数据传送指令，则在向数据缓冲器传送存储器单元阵列的数据后，将数据缓冲器中存储的数据传送到数据寄存器。
因为将存储器单元阵列的数据传送到数据寄存器，所以外部CPU通过访问数据寄存器，可随机访问存储器单元阵列的数据。
并且，最好是，分析指令，控制存储器单元阵列与数据寄存器之间的数据传送的步骤包含如下步骤：一旦接收第2数据传送指令，则在向数据缓冲器传送数据寄存器的数据后，将数据缓冲器中存储的数据传送到存储器单元阵列。
因此，可将外部CPU改写的数据寄存器的数据写回到存储器单元阵列。
附图的简要说明
图1是表示本发明实施例的便携电话电路构成的图。
图2A-图2F是说明本发明实施例的存储装置2的指令时序的图。
图3是说明本发明实施例的存储装置2在读数据时的处理顺序的流程图。
图4是说明本发明实施例的存储装置2在写数据时的处理顺序的流程图。
图5是表示现有便携电话电路构成的图。
发明的具体实施方式
为了更详细说明本发明，参照附图来进行说明。
图1是表示本发明实施例的便携电话电路构成的图。该便携电话包含：CPU1，进行便携电话整体控制；存储装置2，存储实现便携电话主要功能的程序、应用程序、动画数据等；和串行接口电路，与存储装置2之间进行串行数据的输入输出。
存储装置2包含：存储器单元阵列21，存储实现便携电话主要功能的程序、作为用户数据的应用程序或动画数据等；第1数据寄存器22，在对存储器单元阵列21进行访问时，暂时存储数据；输入输出缓冲器23，与串行接口电路3之间进行串行数据的输入输出；指令分析/控制部24，分析经输入输出缓冲器23输入的指令，进行存储装置2整体的控制；第2数据寄存器25，在CPU1并行访问存储器单元阵列21中存储的程序或数据时，暂时存储程序或数据；地址变换部26，生成在CPU1读取第2数据寄存器25中存储的程序或数据时的第2数据寄存器25的地址；和控制部27，对应于来自指令分析/控制部24的指示，控制第2数据寄存器25和地址变换部26。
存储器单元阵列21由NAND型或AND型闪存构成。该存储器单元阵列21虽由32MB左右的大容量闪存构成，但不限于此。
第1数据寄存器22在CPU1经串行接口电路3从存储装置2中读取数据的情况、或将存储器单元阵列21中存储的数据传送到第2数据寄存器25的情况下，暂时存储数据。该第1数据寄存器虽由512比特左右的SRAM(静态随机存储器)构成，但不限于此。另外，第1数据寄存器22与存储器单元阵列21之间的数据传送由512比特单位一次进行。
输入输出缓冲器23通过缓冲从串行接口电路3输出的串行数据，将串行数据变换为并行数据。另外，一旦从第1数据寄存器22向输入输出缓冲器23传送数据，则输入输出缓冲器23通过按每1比特地向串行接口电路3输出缓冲后的数据，将并行数据变换为串行数据。
第2数据寄存器25在CPU1并行访问存储器单元阵列21中存储的数据的情况下，暂时存储数据。该第2数据寄存器25由2MB-8MB左右的SRAM构成。另外，第2数据寄存器25与第1数据寄存器22之间的数据传送通过控制部27的控制，以512比特单位来一次进行。
地址变换部26将CPU1输出的存储器单元阵列21的逻辑地址变换为第2数据寄存器25的物理地址。地址变换部26内部具有地址变换表，对应于该地址变换表的内容，将逻辑地址变换为物理地址。存储器单元阵列21被分割成几个区域，以该区域单位将存储器单元阵列21的数据映射到第2数据寄存器25中。
地址变换表中，在每个区域中事先登录CPU1访问的存储器单元阵列21区域的逻辑开头地址、CPU1访问的存储器单元21区域的逻辑末尾地址、将存储器单元阵列21的区域复制到第2数据寄存器25中时的第2数据寄存器25的物理开头地址、和将存储器单元阵列21的区域复制到第2数据寄存器25中时的第2数据寄存器25的物理末尾地址。一旦从CPU1输出逻辑地址，则地址变换部26通过以下步骤来进行地址变换。
①从CPU1输出的逻辑地址中减去地址变换表中登录的全部逻辑开头地址的每个；
②从地址变换表中登录的全部逻辑末尾地址的每个中减去CPU1输出的逻辑地址。
③特定上述①和②的结果都变为正的区域，并特定对应于该区域的物理开头地址。
④向特定的物理开头地址中加算①中算出的减法结果，将其值作为第2数据寄存器25的物理地址输出。
控制部27控制第1数据寄存器22与第2数据寄存器25之间的数据复制。在从第1数据寄存器22向第2数据寄存器25复制数据的情况下，从指令分析/控制部24通知从第1数据寄存器22向第2数据寄存器25的数据复制请求。控制部27参照地址变换部26内的地址变换表，提取第2数据寄存器25中空区域的物理开头地址。
控制部27从第2数据寄存器25中空区域的物理开头地址开始，顺序向第2数据寄存器25传送第1数据寄存器22中存储的数据。当从第1数据寄存器22向第2数据寄存器25传送有来自指令分析/控制部24的指示的全部数据时，将复制数据的第2数据寄存器25区域的物理开头地址和物理末尾地址登录在地址变换表中。最后，控制部27通知指令分析/控制部24数据复制完成。
在从第2数据寄存器2 5向第1数据寄存器22复制数据的情况下，从指令分析/控制部24通知从第2数据寄存器25向第1数据寄存器22的数据复制请求。控制部27将指定的第2数据寄存器25区域的数据复制到第1数据寄存器22中。当数据复制完成时，控制部27通知指令分析/控制部24数据复制完成。
图2A-图2F是说明指令分析/控制部24的指令时序的图。图2A表示存储器单元阵列21的读数据指令时序。在从输入输出缓冲器23向指令分析/控制部24输入读数据指令(10h)后，一旦输入存储器单元阵列21的地址，则指令分析/控制部24向第1数据寄存器22传送指定的存储器单元阵列21的数据。另外，指令分析/控制部24通过依次向输入输出缓冲器23传送第1数据寄存器22中存储的数据，经串行总线向串行接口电路3输出串行数据。
图2B表示存储器单元阵列21的写数据指令时序。一旦从输入输出缓冲器23向指令分析/控制部24输入写数据指令(20h)和存储器单元阵列21的地址，则紧接着将数据写入第1数据寄存器22中。指令分析/控制部24将第1数据寄存器22中存储的数据写入指定的存储器单元阵列21的地址中。最后，将表示处理是否正常结束的状态输出到串行接口电路3。
图2C表示存储器单元阵列21全部删除的指令时序。一旦从输入输出缓冲器23向指令分析/控制部24输入全部删除指令(F0h)，则指令分析/控制部24控制存储器单元阵列21，删除存储器单元阵列21中的全部数据。最后，将表示处理是否正常结束的状态输出到串行接口电路3。
图2D是表示存储器单元阵列21块删除的指令时序。一旦从输入输出缓冲器23向指令分析/控制部24输入块删除指令(30h)和存储器单元阵列21的块指定，则指令分析/控制部24控制存储器单元阵列21，删除指定的存储器单元阵列21中的块数据。最后，将表示处理是否正常结束的状态输出到串行接口电路3。
图2E是表示从存储器单元阵列21向第2数据寄存器25传送数据的指令时序的图。一旦从输入输出缓冲器23向指令分析/控制部24输入从存储器单元阵列21到第2数据寄存器25的数据传送指令(40h)、存储器单元阵列21的地址和逻辑地址，则指令分析/控制部24向第1数据寄存器22传送存储器单元阵列21中指定地址的数据。另外，指令分析/控制部24通知控制部27从第1数据寄存器22到第2数据寄存器25的数据复制请求。此时，指令分析/控制部24向地址变换部26输出指定的逻辑地址。最后，将表示处理是否正常结束的状态输出到串行接口电路3。
图2F是表示从第2数据寄存器25向存储器单元阵列21传送数据的指令时序的图。一旦从输入输出缓冲器23向指令分析/控制部24输入从第2数据寄存器25向存储器单元阵列21的数据传送指令(4Dh)、存储器单元阵列21的地址和逻辑地址，则指令分析/控制部24向地址变换部26输出指定的逻辑地址。指令分析/控制部24通知控制部27从第2数据寄存器25到第1数据寄存器22的数据复制请求。另外，将第1数据寄存器22中存储的数据传送到存储器单元阵列21中指定的地址。最后，将表示处理是否正常结束的状态输出到串行接口电路3。
图3是说明本发明实施例的存储装置2在读数据时的处理顺序的流程图。首先，CPU1经串行接口电路3向输入输出缓冲器23输出从存储器单元阵列21到第2数据寄存器25的数据传送指令、存储器单元阵列21的物理地址范围、和经CPU总线读取的逻辑地址(S11)。
指令分析/控制部24控制存储器单元阵列21，将指定的物理地址范围的数据传送到第1数据寄存器22，同时，经CPU总线向地址变换部26输出读取的逻辑地址(S12)。
接着，指令分析/控制部24使控制部27将第1数据寄存器22中存储的数据复制到第2数据寄存器25中的同时，将成为对第2数据寄存器25的复制目的的物理地址输出到地址变换部26(S13)。
地址变换部26将CPU1访问的存储器单元阵列21区域的逻辑开头地址和逻辑末尾地址与作为数据复制目的的第2数据寄存器25中的物理开头地址和物理末尾地址相关联后，登录在地址变换表中(S14)。另外，指令分析/控制部24经输入输出缓冲器23和串行接口电路3，通知CPU1对第2数据寄存器25的数据写入完成(S15)。
CPU1向地址总线输出逻辑地址，一旦访问第2数据寄存器25(S16)，则地址变换部26参照地址变换表，将逻辑地址变换为复制数据的第2数据寄存器25的物理地址，并输出到第2数据寄存器25(S17)。CPU1经CPU总线读入第2数据寄存器25输出的数据(S18)。另外，返回步骤S16，重复以后的处理。
图4是说明本发明实施例的存储装置2在写数据时的处理顺序的流程图。首先，CPU1经串行接口电路3向输入输出缓冲器23输出从第2数据寄存器25到存储器单元阵列21的数据传送指令、写入存储器单元阵列21的数据的物理地址范围、和存储器单元阵列21的物理地址(S21)。
指令分析/控制部24指示控制部27，将第2数据寄存器25的数据复制到第1数据寄存器22中(S22)。控制部27从地址变换部26取得写入对象数据存在的第2数据寄存器25的物理地址范围，并从第2数据寄存器25向第1数据寄存器22复制写入对象的数据(S23)。
一旦完成对第1数据寄存器22的数据写入，则控制部27通知指令分析/控制部24数据写入完成(S24)。指令分析/控制部24一旦从控制部27接收通知，通过向存储器单元阵列21输出控制信号，使写入第1数据寄存器22的数据写入存储器单元阵列21中指定的物理地址中(S25)，将数据写入存储器单元阵列(S26)。
因此，在本实施例中，例如对应于串行输入的指令，将具有存储在不能随机访问构成的NAND型或AND型存储器单元阵列21中的部分数据传送到具有可随机访问构造的SRAM等第2数据寄存器25中。CPU1将读取该传送数据时输出的逻辑地址与该传送数据在第2数据寄存器25中的物理地址的关系存储成地址变换信息。在从CPU1经地址总线向地址变换部26输入逻辑地址的情况下，根据上述地址变换信息，将该逻辑地址变换为第2数据寄存器25中的物理地址，并经数据总线等并行将该物理地址中存储的数据传送到CPU1。
如上所述，根据本实施例的存储装置，指令分析/控制部24从存储器单元阵列21向可并行访问的第2数据寄存器25传送数据，地址变换部26将CPU1访问存储器单元阵列21时输出的逻辑地址变换为第2数据寄存器25的物理地址后，输出到第2数据寄存器25，从而，CPU1可随机访问存储器单元阵列21中存储的数据，可提高搭载存储装置的便携电话等的处理速度。
另外，因为CUP1可随机访问存储器单元阵列21中存储的数据，所以可将实现便携电话主要功能的程序等存储在存储器单元阵列21中，不必搭载单独的程序存储器。因此，可削减便携电话等部件的成本和安装面积。
应认为此次公开的实施例在所有方面仅是示例，而不是限制性的。本发明的范围不是上述说明的那样，而由权利要求的范围来示出，期望与包含权利要求范围同等含义和范围内的所有变更。

Claims (10)

1.一种存储装置，包含：
存储器单元阵列(21)；
数据寄存器(25)，暂时存储上述存储器单元阵列(21)的数据，可从外部并行访问；
输入输出缓冲器(23)，将从外部输入的串行数据变换为并行数据；
指令分析/控制部(24、27)，分析由上述输入输出缓冲器(23)变换为并行数据的指令，控制上述存储器单元阵列(21)与上述数据寄存器(25)之间的数据传送；和
地址变换部(26)，将从外部输入的逻辑地址变换为上述数据寄存器(25)的物理地址后，输出到上述数据寄存器(25)。
2.根据权利要求1所述的存储装置，其中：
上述存储装置还包含地址变换表，在上述存储器单元阵列(21)的每个区域中登录上述存储器单元阵列(21)的逻辑开头地址、上述存储器单元阵列(21)的逻辑末尾地址、和上述数据寄存器(25)的物理开头地址，
上述地址变换部(26)根据从外部输入的逻辑地址与上述地址变换表中登录的逻辑开头地址的减法结果、登录在上述地址变换表中的逻辑末尾地址与上述从外部输入的逻辑地址的减法结果、和登录在上述地址变换表中的物理开头地址，算出上述数据寄存器(25)的物理地址。
3.根据权利要求1所述的存储装置，其中：
上述存储装置还包含数据缓冲器(22)，与上述数据寄存器(25)不同，暂时存储上述存储器单元阵列(21)的数据，
上述输入输出缓冲器(23)在将上述数据缓冲器(22)中存储的数据变换为串行数据后，输出到外部。
4.根据权利要求3所述的存储装置，其中：
上述指令分析/控制部(24)一旦从上述输入输出缓冲器(23)接收第1数据传送指令，则在向上述数据缓冲器(22)传送上述存储器单元阵列(21)的数据后，将上述数据缓冲器(22)中存储的数据传送到上述数据寄存器(25)。
5.根据权利要求3所述的存储装置，其中：
上述指令分析/控制部(24、27)一旦从输入上述输出缓冲器(23)接收第2数据传送指令，则在向上述数据缓冲器(22)传送上述数据寄存器(25)的数据后，将上述数据缓冲器(22)中存储的数据传送到上述存储器单元阵列(21)。
6.一种存储装置的控制方法，该存储装置包含：存储器单元阵列(21)；和数据寄存器(25)，暂时存储上述存储器单元阵列(21)的数据，可从外部并行访问，该控制方法包含如下步骤：
将从外部输入的串行数据变换为并行数据的指令；
分析上述指令，控制上述存储器单元阵列(21)与上述数据寄存器(25)之间的数据传送；和
将从外部输入的逻辑地址变换为上述数据寄存器(25)的物理地址后，输出到上述数据寄存器(25)。
7.根据权利要求6所述的存储装置的控制方法，其中：
将上述从外部输入的逻辑地址变换为上述数据寄存器(25)的物理地址后，输出到上述数据寄存器(25)的步骤包含如下步骤：根据上述从外部输入的逻辑地址与事先登录的上述存储器单元阵列(21)的逻辑开头地址的减法结果、事先登录的上述存储器单元阵列(21)的逻辑末尾地址与上述从外部输入的逻辑地址的减法结果、和事先登录的上述数据寄存器(25)的物理开头地址，算出上述数据寄存器(25)的物理地址。
8.根据权利要求6所述的存储装置的控制方法，其中：
上述存储装置还包含数据缓冲器(22)，与上述数据寄存器(25)不同，暂时存储上述存储器单元阵列(21)的数据，
上述存储装置的控制方法还包含将上述数据缓冲器(22)中存储的数据变换为串行数据后，输出到外部的步骤。
9.根据权利要求8所述的存储装置的控制方法，其中：
上述分析指令，控制上述存储器单元阵列(21)与上述数据寄存器(25)之间的数据传送的步骤包含如下步骤：一旦接收第1数据传送指令，则在向上述数据缓冲器(22)传送上述存储器单元阵列(21)的数据后，将上述数据缓冲器(22)中存储的数据传送到上述数据寄存器(25)。
10.根据权利要求8所述的存储装置的控制方法，其中：
上述分析指令，控制上述存储器单元阵列(21)与上述数据寄存器(25)之间的数据传送的步骤包含如下步骤：一旦接收第2数据传送指令，则在向上述数据缓冲器(22)传送上述数据寄存器(25)的数据后，将上述数据缓冲器(22)中存储的数据传送到上述存储器单元阵列(21)。
CN01815760A 2001-07-17 2001-07-17 存储装置 Pending CN1459112A (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2001/006191 WO2003009301A1 (en) 2001-07-17 2001-07-17 Storage device

Publications (1)

Publication Number Publication Date
CN1459112A true CN1459112A (zh) 2003-11-26

Family

ID=11737558

Family Applications (1)

Application Number Title Priority Date Filing Date
CN01815760A Pending CN1459112A (zh) 2001-07-17 2001-07-17 存储装置

Country Status (5)

Country Link
US (1) US20040078513A1 (zh)
EP (1) EP1408508A1 (zh)
JP (1) JPWO2003009301A1 (zh)
CN (1) CN1459112A (zh)
WO (1) WO2003009301A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1326036C (zh) * 2003-12-25 2007-07-11 松下电器产业株式会社 数据处理装置、数据处理方法和编译装置及编译方法
CN1926616B (zh) * 2004-01-19 2011-09-14 特科2000国际有限公司 使用存储器地址映射表的便携式数据存储设备

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4015867B2 (ja) * 2002-03-27 2007-11-28 松下電器産業株式会社 アドレス信号出力装置
TWI224259B (en) * 2003-09-08 2004-11-21 Via Tech Inc Method and related apparatus for clearing data in a memory device
US7490182B2 (en) * 2005-04-08 2009-02-10 Panasonic Corporation Switching control circuit provided with serial to parallel converter and storage unit, and radio communication apparatus using the same
US7747833B2 (en) * 2005-09-30 2010-06-29 Mosaid Technologies Incorporated Independent link and bank selection
EP2037461A3 (en) * 2007-09-12 2009-10-28 Samsung Electronics Co., Ltd. Multi-layered memory devices
US9594679B2 (en) * 2008-05-01 2017-03-14 Sandisk Il Ltd. Flash cache flushing method and system
US8713248B2 (en) * 2009-06-02 2014-04-29 Nokia Corporation Memory device and method for dynamic random access memory having serial interface and integral instruction buffer
KR102577999B1 (ko) * 2018-05-31 2023-09-14 에스케이하이닉스 주식회사 집적 회로
US12130755B2 (en) 2021-09-07 2024-10-29 Micron Technology, Inc. Serial interface for an active input/output expander of a memory sub-system

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW324101B (en) * 1995-12-21 1998-01-01 Hitachi Ltd Semiconductor integrated circuit and its working method
JPH11242629A (ja) * 1997-10-09 1999-09-07 Matsushita Electric Ind Co Ltd メモリシステム
JP2000048567A (ja) * 1998-05-22 2000-02-18 Mitsubishi Electric Corp 同期型半導体記憶装置
JP2000163313A (ja) * 1998-11-30 2000-06-16 Ricoh Co Ltd プログラム読出し制御装置およびシステム
JP4046877B2 (ja) * 1998-12-14 2008-02-13 株式会社ルネサステクノロジ 一括消去型不揮発性メモリおよび携帯電話
US6396744B1 (en) * 2000-04-25 2002-05-28 Multi Level Memory Technology Flash memory with dynamic refresh

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1326036C (zh) * 2003-12-25 2007-07-11 松下电器产业株式会社 数据处理装置、数据处理方法和编译装置及编译方法
CN1926616B (zh) * 2004-01-19 2011-09-14 特科2000国际有限公司 使用存储器地址映射表的便携式数据存储设备

Also Published As

Publication number Publication date
WO2003009301A1 (en) 2003-01-30
EP1408508A1 (en) 2004-04-14
JPWO2003009301A1 (ja) 2004-11-11
WO2003009301A9 (en) 2003-05-01
US20040078513A1 (en) 2004-04-22

Similar Documents

Publication Publication Date Title
CN1154049C (zh) 双端口管道两级高速缓冲存储器系统
CN1120415C (zh) 合并多个未完成的装入未命中指令的系统和方法
CN1341242A (zh) 高速处理器系统,使用该系统的方法和记录介质
CN1885277A (zh) Dram芯片设备以及包括该设备的多芯片封装
CN1516030A (zh) 重排多个数据存取指令的方法与装置
CN1700188A (zh) 用于控制非易失性存储器的控制器
CN1222951C (zh) 闪速存储器的实时处理方法
CN1732446A (zh) 存储器控制器和用于对存储器写入的方法
CN1459112A (zh) 存储装置
CN114860632B (zh) 存储器控制器以及伺服器
CN101297276A (zh) 具有本地执行功能和存储功能的大容量存储设备
CN1650259A (zh) 具有非易失性存储器的集成电路以及用于从所述存储器中取数据的方法
CN1260629C (zh) 具有动态存储器配置的电子周边卡
CN1278249C (zh) 用于多个读取请求的存储器控制
CN113377279A (zh) 数据存储装置与数据处理方法
US20250181502A1 (en) Memory system and a method for garbage collection of the memory system
TWI509617B (zh) 快閃記憶體裝置及快閃記憶體的資料存取方法
CN113138950B (zh) 在串联连接的电子装置之间提前发送完成的计算系统
CN1304957C (zh) 基于移动存储的计算机系统磁盘同步写性能提高方法
CN1269043C (zh) 内存地址的重新映射方法
CN110865952B (zh) 利用缓存优化dma传输
CN1109301C (zh) 显示存储器控制设备
US20240303196A1 (en) Memory device and method for scheduling block request
CN107577612A (zh) 具有嵌入式大容量存储装置的移动装置中的数据存储
US20230236969A1 (en) Hinting Mechanism for Efficient Accelerator Services

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication