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CN1444240A - 陶瓷电子元件及其制造方法 - Google Patents

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Abstract

制造例如叠片陶瓷电容器等陶瓷电子元件的方法。在支持体的表面上形成第一陶瓷涂层。然后，在第一陶瓷涂层的表面上形成内极。然后，在第一陶瓷涂层的表面上形成第二陶瓷涂层以覆盖上述内电极。在此情况下，设第一陶瓷涂层的陶瓷颗粒的平均粒径为α1，第一陶瓷涂层厚度为T1，第二陶瓷涂层的陶瓷颗粒的平均粒径为α2，第二陶瓷涂层厚度为T2时，满足α1≤α2、0.05＜α1≤0.35μm、及T1＜T2、0＜T1＜1.5μm的条件。结果，能提供不易产生短路不良和耐电压不良等结构缺陷的陶瓷电子元件，特别是叠片陶瓷电容器。

Description

陶瓷电子元件及其制造方法
技术领域
本发明涉及陶瓷电子元件及其制造方法。
背景技术
作为制造电容器和压电元件等陶瓷电子元件的一种方法地知道了，用刮刀法在支持体上将陶瓷涂料形成片状地制成生片，在其上通过丝网印刷形成电极浆料。陶瓷涂料包含陶瓷粉、有机粘合剂、增塑剂和溶剂等，电极浆料包含有钯、银、镍等导电粒子。
在得到层叠结构的情况下，将形成了电极浆料层的生片层叠成期望的层叠结构，经过冲压切断工序得到未处理陶瓷片。将这样得到的未处理陶瓷片进行脱粘合剂处理，之后在1000℃～1400℃进行烧结，在得到的烧结体上形成银、银-钯、镍、铜等端电极，由此得到陶瓷电子元件。
在上述的制造方法中，例如，在制造叠片陶瓷电容器时，为了谋求小型化和大容量化，采用使每一层的陶瓷涂层的厚度薄、叠片数多的办法。例如，也开发出了使陶瓷涂层的厚度在3μm左右，其叠片数为800层以上的叠片陶瓷电容器。
其中，在制造以叠片陶瓷电容器为代表的陶瓷电子元件时，在形成其内电极时，现有的一般方法是在具有挠性的带状支持体的表面涂覆陶瓷涂料形成陶瓷涂层之后，印刷内电极浆料。支持体由聚对苯二甲酸乙二酯(PET)薄膜等构成。
陶瓷涂料使用将丙烯酸树脂和丁缩醛树脂等有机粘合剂、有机溶剂、增塑剂和陶瓷粉未混合，涂料化后的物质。
内电极浆料使用由有机溶剂使有机粘合剂的树脂溶解后的媒介物，使Ag、Pd、Ni或Cu等的导电性金属粉末在该媒介物中分散，根据情况添加粘度调整用稀释剂进行调制。
作为媒介物中的有机溶剂，使用松油醇和丁酮等，作为粘合剂，使用乙基纤维素或硝化纤维素等纤维素系树脂，或者丁基丙烯酸甲酯或甲基丙烯酸甲酯等的丙烯酸系树脂。此外，作为稀释剂，使用芳香烃和脂肪烃等。
但是，按照现有的制造方法，在涂覆在支持体上的陶瓷涂层上印刷了上述组份的内电极浆料时，包含在内电极浆料中的松油醇和丁酮等有机溶剂使包含在陶瓷涂层中的丙烯酸树脂和丁缩醛树脂等有机粘合剂溶解了。该现象被称作片层腐蚀。
片层腐蚀一发生，从支持体上剥离陶瓷涂层的操作就变得困难。此外，有时也在陶瓷涂层上产生孔和皱纹，使用这样的陶瓷涂层制造成叠片陶瓷电容器的情况下，或产生内电极导通的短路不良，或耐电压不良，更进一步有产生得不到目的静电电容等致命缺陷的危险。
作为回避该问题的手段，有在支持体上直接印刷内电极之后，在其上涂覆陶瓷糊形成陶瓷涂层，然后，与内电极一起，从支持体上剥离陶瓷涂层的方法(例如，日本专利第2136761号)。
但是，在该方法中，由于对支持体内电极和陶瓷涂层的贴附性变强，因此不产生破绽(孔、皱纹、或破裂等发生的情况)而剥离陶瓷涂层的操作就变得极为困难。
也考虑到在支持体的表面涂覆使剥离容易的剥离剂(以下称作剥离剂)，在剥离剂的表面上形成内电极和陶瓷涂层的办法，在该情况下，将能避免剥离的困难性。
但是，在剥离剂的表面印刷了内电极时，由于两者间的亲和性低，因此，在内电极上，由其表面张力的凝聚作用而内电极图形的形状零乱，就得不到规定的特性。
发明内容
本发明的目的是提供一种能防止片层腐蚀、不易产生短路不良和耐电压不良等结构缺陷的叠片陶瓷电容器等陶瓷电子元件。
本发明的再一个目的是提供一种即使使陶瓷涂层薄，也能使发生剥离困难和成品的特性不良等的机率明显小的高精度和高可靠性的陶瓷电子元件的制造方法。
本发明的进一步目的是提供一种使由电极引起的叠片间阶梯明显小且使可靠性提高的陶瓷电子元件的制造方法。
根据第一观点的制造方法和电子元件
为达到上述目的，根据本发明第一方面的陶瓷电子元件制造方法的特征在于，它包括：
在支持体的表面上形成第一陶瓷涂层的工序；
在第一陶瓷涂层的表面上形成内电极的工序；
覆盖该内电极地在第一陶瓷涂层的表面上形成第二陶瓷涂层的工序，
当设第一陶瓷涂层的陶瓷颗粒的平均粒径为α1、第一陶瓷涂层厚度为T1、第二陶瓷涂层的陶瓷颗粒的平均粒径为α2、第二陶瓷涂层厚度为T2时，满足
α1≤α2、0.05＜α1≤0.35μm、及
T1＜T2、0＜T1＜1.5μm的条件。
在本发明中，最好从上述支持体上剥离第一陶瓷涂层、上述内电极和第二陶瓷涂层的叠片体。
在本发明中，最好将从上述支持体上剥下的多片上述叠片体按第一陶瓷涂层与第二陶瓷涂层接触的关系依次层叠。
在本发明中，通过满足α1≤α2，能构成细致的充填密度高的第一陶瓷涂层。因此，能尽可能地回避电子元件的陶瓷涂层中的气孔和耐电压不良等结构缺陷。
此外，利用满足0.05＜α1≤0.35μm，能减轻制造工序中的片层腐蚀，能降低短路不良率和耐电压不良率。再者，若仅从所谓的构成细致的充填密度高的第一陶瓷涂层的观点看，平均粒径α1小为好，但若平均粒径α1变得比0.05μm小，就有制作陶瓷涂层时的陶瓷涂料的分散性恶化，变得不能形成均匀的陶瓷涂层的倾向。
另外，通过满足T1＜T2，能尽可能地回避根据第一陶瓷涂层厚度T1的厚度增大，例如，能尽可能地回避是叠片陶瓷电容器中的电容层的陶瓷涂层(T1+T2)的厚度增大，能确保取得电容等电特性。
再有，通过满足0＜T1＜1.5μm，能降低因制造工序中的片层腐蚀而产生的短路不良率和耐电压不良率。虽然一旦第一陶瓷涂层厚度T1变为1.5μm以上，则短路不良率降低，但是有耐电压不良率变高的倾向。层厚T1是烧结前陶瓷涂层的厚度，但在烧结完陶瓷基体的情况下，由于陶瓷涂层的厚度收缩，因此，即使在烧结后，也必定满足上述的厚度条件。
在本发明制造方法中，在支持体的表面上形成第一陶瓷涂层，然后，在第一陶瓷涂层的表面印刷内电极，然后，在支持体的表面上形成第二陶瓷涂层以覆盖内电极。因此，就能将第一陶瓷涂层、内电极和第二陶瓷涂层的组合叠片体作为一组，将它从支持体上剥离。因此，作为不易产生破绽等的叠片体进行处理，能尽可能地回避因破绽而产生的脱层、气孔和耐电压不良等结构缺陷。
此外，由于在支持体的表面上形成第一陶瓷涂层，然后，在第一陶瓷涂层的表面用印刷等形成内电极，因此从支持体上剥离叠片体后，第一陶瓷涂层的剥离面就变为一个平坦的平面。此外，第二陶瓷涂层进入规定图形的内电极间的间隙中，第二陶瓷涂层的表面也变得平坦。因而，利用将该平坦的面作为层叠面进行使用，就能回避因阶梯而产生的脱层、气孔和耐电压不良等结构缺陷。
并且，因为在支持体的表面上形成第一陶瓷涂层，然后，在第一陶瓷涂层的表面印刷内电极，所以在支持体上涂覆剥离剂，能使第一陶瓷涂层容易剥离。此外，即使是几μm的极薄的第一陶瓷涂层，也能使其不产生破绽而准确地从支持体上剥离。因此，能尽可能地回避由剥离时的第一陶瓷涂层的破绽引起的脱层、气孔和耐电压不良等结构缺陷。
另外，由于内电极形成在第一陶瓷涂层之上，因此与在剥离剂的表面印刷内电极的情况不同，也没有内电极形状因其表面张力而零乱的现象。
最好使用挤压式涂覆头涂覆陶瓷涂料。陶瓷涂料的供给量最好由质量流量计和计量泵进行控制。本发明的制造方法特别适合于制造叠片陶瓷电容器。
最好α1＜α2。利用使α1＜α2，本发明的效果提高。
最好T1+T2≤6μm并且T1+T2≤4μm更好。通过设定在这样的范围内，不仅维持本发明的效果，而且能降低内电极间的层间厚度，有助于静电电容的提高。
根据本发明第一方面的陶瓷电子元件制造方法能高效率地制造根据本发明第一方面的陶瓷电子元件。
根据本发明第一方面的陶瓷电子元件具有：
层叠陶瓷涂层构成的陶瓷基体；和
在上述陶瓷基体的内部，各自通过上述陶瓷涂层层叠的多个内电极，
存在于相邻的一对上述内电极之间的上述陶瓷涂层中的至少一个是第一陶瓷涂层与第二陶瓷涂层的层叠结构，
设第一陶瓷涂层的陶瓷颗粒的平均粒径为α1，第一陶瓷涂层厚度为T1，第二陶瓷涂层的陶瓷颗粒的平均粒径为α2，第二陶瓷涂层厚度为T2时，满足：
α1≤α2、0.05＜α1≤0.35μm、及
T1＜T2、0＜T1＜1.5μm。
最好存在于相邻的一对上述内电极之间的每个上述陶瓷涂层是第一陶瓷涂层与第二陶瓷涂层的层叠结构。
或者，存在于相邻的一对上述内电极之间的上述陶瓷涂层中的一部分由第二陶瓷涂层单独构成。
根据第二观点的制造方法和电子元件
根据本发明第二方面的陶瓷电子元件制造方法包括：
在支持体的表面上形成第一陶瓷涂层的工序；
在第一陶瓷涂层的表面上形成内电极的工序；
覆盖该内电极地在第一陶瓷涂层表面上形成第二陶瓷涂层的工序；
在第二陶瓷涂层表面上形成与该内电极不同的另一层内电极的工序；
在第二陶瓷涂层的表面上形成第三陶瓷涂层以覆盖上述另一层内电极，构成叠片体的工序；
从上述支持体剥离上述叠片体，将剥离得到的多片上述叠片体按照在邻接的两个叠片体中，包含在一个叠片体中的第一陶瓷涂层与包含在另一个叠片体中的第三陶瓷涂层接触的关系，依次层叠上述叠片体的工序，
当设第一陶瓷涂层的陶瓷颗粒的平均粒径为α1，第一陶瓷涂层厚度为T1，第二陶瓷涂层的陶瓷颗粒的平均粒径为α2，第二陶瓷涂层厚度为T2，第三陶瓷涂层的陶瓷颗粒的平均粒径为α3，第三陶瓷涂层厚度为T3时，满足：
α1≤α2、α1≤α3、
0.05＜α1≤0.35μm、
T1＜T2、T1＜T3、及
0＜T1＜1.5μm。
通过满足α1≤α2、α1≤α3，能有效地回避气孔和耐电压不良等结构缺陷。
此外，利用满足0.05＜α1≤0.35μm，能减轻制造工序中的片层腐蚀，能降低短路不良率和耐电压不良率。
另外，通过满足T1＜T2、T1＜T3，能尽可能地回避根据第一陶瓷涂层厚度T1的厚度增大，例如，能确保叠片陶瓷电容器中的取得电容等电特性。
此外，通过满足0＜T1＜1.5μm，能降低因制造工序中的片层腐蚀而产生的短路不良率和耐电压不良率。虽然第一陶瓷涂层厚度T1一变为1.5μm以上，短路不良率就降低，但是耐电压不良率变高。层厚T1是烧结前陶瓷涂层的厚度。在烧结完陶瓷基体的情况下，由于陶瓷涂层的厚度收缩，因此，即使在烧结后，也必定满足上述的厚度条件。
在本发明的制造方法中，在支持体的表面上形成第一陶瓷涂层，然后，在第一陶瓷涂层的表面印刷内电极，然后，在第一陶瓷涂层的表面上形成第二陶瓷涂层以覆盖内电极。然后，在第二陶瓷涂层的表面印刷内电极，然后，在第二陶瓷涂层的表面上形成第三陶瓷涂层以覆盖其上的内电极，构成叠片体。然后，从支持体上剥离叠片体。因此，作为不易产生破绽等的叠片体进行处理，能尽可能避免因破绽而产生的脱层、气孔和耐电压不良等结构缺陷。
此外，因为在支持体的表面上形成第一陶瓷涂层，然后，在第一陶瓷涂层的表面用印刷等形成内电极，所以从支持体上剥离叠片体后，第一陶瓷涂层的剥离面就变成一个平坦面。因而，利用将该平坦的剥离面作为层叠面进行使用，就能回避因阶梯而产生的脱层、气孔和耐电压不良等结构缺陷。
并且，因为在支持体的表面上形成第一陶瓷涂层，然后，在第一陶瓷涂层的表面印刷内电极，所以在支持体上涂覆剥离剂，能容易地剥离第一陶瓷涂层。并且，即使是几微米的极薄第一陶瓷涂层，也能使其不产生破绽而准确地从支持体上剥离。因此，能尽可能地回避由剥离时的第一陶瓷涂层的破绽引起的脱层、气孔和耐电压不良等结构缺陷。
由于内电极形成在第一陶瓷涂层之上，因此与在剥离剂的表面印刷内电极的情况不同，没有内电极形状因其表面张力而零乱的现象。
将剥离得到的多片上述叠片体依次层叠，以使在邻接的两个叠片体中，包含在一个叠片体中的第一陶瓷涂层与包含在另一个叠片体中的第三陶瓷涂层接触。因此，就决定了在各叠片群的相互之间，细致的充填密度高的第一陶瓷涂层介于内电极之间，因此能降低短路不良率和耐电压不良率。
最好使用挤压式涂覆头涂覆陶瓷涂料。陶瓷涂料供给量最好由质量流量计和计量泵进行控制。本发明制造方法特别适用于制造叠片陶瓷电容器。
最好α1＜α2和α1＜α3。通过设定在这样范围内，加强本发明效果。
最好T1+T3≤6μm，T1+T3≤4μm更好。最好T2≤6μm，T2≤4μm更好。通过设定在这样的范围内，能维持本发明的效果并且能降低内电极间的层间厚度，有助于静电电容的提高。
此外，T1+T3最好实质上等于T2。通过这样设定，能使内电极间的层间厚度均匀。
根据本发明第二方面的陶瓷电子元件的制造方法能高效率地制造根据本发明第二方面的陶瓷电子元件。
根据本发明第二方面的陶瓷电子元件具有：
层叠陶瓷涂层构成的陶瓷基体；和
在上述陶瓷基体的内部，各自通过上述陶瓷涂层层叠的多个内电极，
存在于相邻的一对上述内电极之间的上述陶瓷涂层中的至少一个是第一陶瓷涂层与第三陶瓷涂层的层叠结构，
存在于相邻的一对上述内电极之间的上述陶瓷涂层中的剩余的上述陶瓷涂层由第二陶瓷涂层单独构成，
当设第一陶瓷涂层的陶瓷颗粒的平均粒径为α1、第一陶瓷涂层厚度为T1、第二陶瓷涂层的陶瓷颗粒的平均粒径为α2、第二陶瓷涂层厚度为T2、第三陶瓷涂层的陶瓷颗粒的平均粒径为α3、第三陶瓷涂层厚度为T3时，满足：
α1≤α2、α1≤α3、
0.05＜α1≤0.35μm、
T1＜T2、T1＜T3、及
0＜T1＜1.5μm。
最好在各自是由第一陶瓷涂层与第三陶瓷涂层的层叠结构构成的邻接的一对陶瓷涂层的相互之间存在一个以上由第二陶瓷涂层单独构成的陶瓷涂层。在该情况下，能增加各叠片单元(叠片群)中的总厚度，能减少层叠叠片单元的次数。
附图说明
参照附图，对本发明的另外的特征及其作用效果进行更详细的说明。在此，
图1是根据本发明的一个实施方式的且作为陶瓷电子元件的叠片陶瓷电容器的截面图。
图2是示意表示图1所示叠片陶瓷电容器的内部结构的放大截面图。
图3是根据本发明的一个实施方式的叠片陶瓷电容器制造方法的示意截面图。
图4是由图3所示制造工序得到的第一陶瓷涂层的平面示意图。
图5是示意表示图4所示第一陶瓷涂层的结构的截面图。
图6是在图3所示工序之后的工序的平面图。
图7是示意表示由图6所示工序得到的第一陶瓷涂层和内电极的结构的截面图。
图8是图6所示工序之后的工序的截面示意图。
图9是由图8所示制造工序得到的第二陶瓷涂层的平面示意图。
图10是在图8所示工序之后的工序的平面图。
图11是示出由图10所示制造工序得到的第二陶瓷涂层的示意图。
图12是在图11所示工序之后的工序的示意图。
图13是在图12所示工序之后的工序的示意图。
图14是示出图13中示出的工序之后的工序的示意图。
图15是示意表示本发明其它实施方式的叠片陶瓷电容器的内部结构的放大截面图。
图16是图15的变形例的放大截面图。
图17是图15所示叠片陶瓷电容器的制造过程的剖面示意图。
图18是图17之后的工序的截面示意图。
图19是图18之后的工序的截面示意图。
图20是图19之后的工序的截面示意图。
具体实施方式
第一实施方式
首先，对本发明的陶瓷电子元件进行说明。作为本发明的陶瓷电子元件，例示有压电元件、PTC热敏电阻、NTC热敏电阻或可变电阻等，但本发明的陶瓷电子元件不限于这些，可以适用于在陶瓷基体内部通过陶瓷涂层层叠有多个内电极的所有的陶瓷电子元件。在以下的说明中，就适用于叠片陶瓷电容器的情况说明本发明。
如图1所示，叠片陶瓷电容器包括由介电陶瓷构成的陶瓷基体1和在该陶瓷基体1内部通过介电陶瓷涂层(也称作陶瓷涂层)层叠的多个内电极21和22。内电极21和22各自隔开间隔，埋设在陶瓷基体1的内部。图1示出叠片陶瓷电容器，邻接的内电极21和22互反的一端分别与配置在陶瓷基体1的互反的两端上的端电极31和32导通连接，构成叠片电容器电路。
图2是模式地示出图1中示出的叠片陶瓷电容器的内部结构的放大截面图。为图示方便，中间部分省略示出。内电极21和22各自在一面的一侧与第一陶瓷涂层110接触，在另一面的一侧与第二陶瓷涂层120接触。在实施方式中，第一陶瓷涂层110和第二陶瓷涂层120共同由介电陶瓷构成。
如图2所示，第一陶瓷涂层110的陶瓷平均粒径α1、其层厚T1、第二陶瓷涂层120的陶瓷平均粒径α2、层厚T2满足
α1≤α2、0.05＜α1≤0.35μm、及
T1＜T2、0＜T1＜1.5μm。
然后，以第一陶瓷涂层110、内电极21或22、第二陶瓷涂层120的组合为一组，这样的许多组按第一陶瓷涂层110与第二陶瓷涂层120接触的关系依次层叠。叠片数按照必须满足的外形尺寸和要求的电容值等进行选择。例如，在得到100μF的电容值时，有时达到几百层。陶瓷涂层能够得到具有与内电极数对应的叠片数，能取得与其对应的电容的叠片陶瓷电容器。
此外，因为第一陶瓷涂层110的陶瓷平均粒径α1和第二陶瓷涂层120的陶瓷平均粒径α2满足α1≤α2，所以能构成细致的充填密度高的第一陶瓷涂层110。因此，能尽可能地回避气孔和耐电压不良等结构缺陷。
另外，因为第一陶瓷涂层110的陶瓷平均粒径α1满足0.05＜α1≤0.35μm，所以能降低短路不良率和耐电压不良率。
另外，因为第一陶瓷涂层110的层厚T1和第二陶瓷涂层120的层厚T2满足T1＜T2，所以能尽可能地回避根据第一陶瓷涂层110的层厚T1的厚度增大，例如，能尽可能地回避叠片陶瓷电容器中的电容层的厚度增大，能确保取得电容等电特性。具体地说，按照陶瓷基体的长×宽为3.2×1.6(mm)的尺寸能实现100μF的叠片陶瓷电容器。
因为第一陶瓷涂层110的层厚T1满足0＜T1＜1.5μm，所以不会产生短路不良和耐电压不良。虽然第一陶瓷涂层110的层厚T1一变为1.5μm以上，短路不良率就降低，但是有耐电压不良率变高的倾向。再者，层厚T1是烧结前陶瓷涂层的厚度。在烧结完陶瓷基体的情况下，由于成为陶瓷涂层的陶瓷涂层的厚度收缩，因此，就必定满足上述的厚度条件。
下面，参见图3～图14，对根据本发明的一个实施方式的陶瓷电子元件制造方法进行说明。
首先，如图3～图5所示，用涂覆装置5在支持体6的表面涂覆陶瓷涂料，形成具有层厚T1(参见图5)的第一陶瓷涂层110。
形成第一陶瓷涂层110为层厚T1满足0＜T1＜1.5μm。虽然一旦第一陶瓷涂层110的层厚T1变为1.5μm以上，短路不良率就降低，但是有耐电压不良率变高的倾向。
支持体6使用具有挠性的有机树脂薄膜，具体地说，使用聚对苯二甲酸乙二酯薄膜(PET薄膜)。
支持体6考虑第一陶瓷涂层110的剥离，最好在陶瓷涂层的成形面上施行剥离处理。剥离处理可以利用在支持体6的一个面上薄薄地涂例如由Si等构成的剥离用膜来进行。利用施行这样的剥离处理，能容易地从支持体6上剥离成形在支持体6之上的第一陶瓷涂层110。
陶瓷涂料可以使用将丙烯酸树脂和丁缩醛树脂等有机粘合剂、有机溶剂、增塑剂和陶瓷粉末混合并涂料化后的物质。
包含在用于构成第一陶瓷涂层110的陶瓷涂料中的陶瓷颗粒的平均粒径α1在0.05μm＜α1≤0.35μm的范围。若平均粒径α1变得比0.05μm小，就有制作陶瓷涂料时的陶瓷涂料的分散性恶化，变得不能形成均匀的陶瓷涂层的倾向。
构成第一陶瓷涂层110的陶瓷颗粒的平均粒径α1进一步满足α1≤0.35μm。若在这样范围内，就能降低短路不良和耐电压不良。陶瓷颗粒的平均粒径α1一超过0.35μm，就有容易发生短路不良和耐电压不良的倾向。这意味着在陶瓷颗粒的平均粒径α1为0.35μm的附近存在能减轻片层腐蚀影响的临界点。平均粒径α1和α2可以看作在烧结的前后大致相同。
当第一陶瓷涂层110的涂覆形成时，作为涂覆装置5，可以使用挤压式涂覆头、刮刀法或内卷法等。其中挤压式涂覆头特别理想。
图示实施方式示出使用挤压式涂覆头作为涂覆装置5的例子。若使用挤压式涂覆头的涂覆装置5，就能得到面精度非常高且厚度偏差少的均匀的第一陶瓷涂层110。
图3示出的挤压式涂覆头5包括用于陶涂料排除的裂口51、上流侧喷嘴52、下流侧喷嘴53、陶瓷涂料积存装置54、向陶瓷涂料积存装置供给的口55。这样的挤压式头是周知的。在图3中，参照标记F1示出支持体6的移动方向。
在得到压电元件、PTC热敏电阻、NTC热敏电阻或可变电阻等陶瓷电子元件时，作为陶瓷粉体，使用压电陶瓷材料、正特性陶瓷材料、负特性陶瓷材料或压电非线性陶瓷材料的任一种。
然后，在经过了用于使第一陶瓷涂层110干燥的干燥工序等必要的工序之后，如图6和图7所示，在第一陶瓷涂层110的表面印刷内电极21和22。用于内电极21和22的内电极浆料可以使用现有已知的材料。具体地说，使用由有机溶剂使有机粘合剂溶解了的媒介物，使Ag、Pd、Ni或Cu等导电性金属粉末分散在该媒介物中，根据情况添加粘度调整用稀释剂进行调制。作为媒介物中的有机溶剂，使用松油醇和丁酮等，作为粘合剂，使用乙基纤维素或硝化纤维素等的纤维素系树脂，或者丁基丙烯酸甲酯或甲基丙烯酸甲酯等的丙烯酸系树脂。此外，作为稀释剂，使用芳香烃和脂肪烃等。
本发明的情况中，即使将上述组份的内电极浆料涂覆在第一陶瓷涂层110上形成了内电极21和22，第一陶瓷涂层110也不容易受由包含在内电极浆料中的有机溶剂产生的片层腐蚀。推测为这是由于使包含在用于构成第一陶瓷涂层110的陶瓷涂料中的陶瓷颗粒的平均粒径α1在0.05μm＜α1≤0.35μm的范围内，片层腐蚀被阻碍的缘故。
因而，根据本发明，不仅没有从支持体上剥离第一陶瓷涂层110的操作变得困难的情况，而且也没有在第一陶瓷涂层110上发生孔和皱纹的情况。因此，在回避短路不良和耐电压不良的同时，能确保规定的静电电容。
内电极21、22作为一群图形来形成。内电极21、22可以按在例如30cm×30cm的区域GR1～GR3(参见图6)内规则地排列几千个内电极21、22这样的图形来形成。作为印刷手段，也可以适用除通常的丝网印刷之外的凹版印刷等。
如上所述，由于内电极21、22形成在第一陶瓷涂层110之上，因此与在剥离剂的表面印刷内电极21、22的情况不同，也没有内电极21、22的形状因其表面张力而零乱的状况。
然后，经过了内电极干燥工序等之后，如图8～图11所示，在第一陶瓷涂层110的表面上形成第二陶瓷涂层120以覆盖内电极21、22。第二陶瓷涂层120也可以使用利用挤压式涂覆头的涂料装置5来形成。
构成第二陶瓷涂层120的陶瓷涂料的组份最好与构成第一陶瓷涂层110的陶瓷涂料相同，但包含在陶瓷涂料中的陶瓷颗粒的平均粒径α2对于包含在用于构成第一陶瓷涂层110的陶瓷涂料中的陶瓷颗粒的平均粒径α1，选定为满足α1≤α2。
利用满足条件α1≤α2，一方面能构成细致的充填密度高的第一陶瓷涂层110，另一方面能得到根据第二陶瓷涂层120的必要的厚度。因此，能尽可能地回避气孔和耐电压不良等结构缺陷。
如上所述，第一陶瓷涂层110的平均粒径α1选定为在0.05μm以下。若从所谓的阻碍片层腐蚀使耐电压提高的观点来看，平均粒径α1小为好，但平均粒径α1一变得比0.05μm小，就有制作陶瓷涂料时的陶瓷涂料的分散性恶化，变得不能形成均匀的陶瓷涂层的倾向。
第二陶瓷涂层120的层厚T2对于第一陶瓷涂层110的层厚T1形成为满足T1＜T2。利用满足该关系，限制第一陶瓷涂层110的层厚T1，能尽可能地回避根据第一陶瓷涂层110的层厚T1的厚度增大，例如，能尽可能地回避叠片陶瓷电容器中的电容层的厚度增大，能确保取得电容等电特生。
在制造小型且大电容的叠片陶瓷电容器的情况下，在能确保所需的耐电压的范围内，层厚T1、T2之和(T1+T2)尽量薄为好，作为一例，在得到具有3.2×1.6(mm)平面形状的100μF的叠片陶瓷电容器时，理想的是，层厚T1、T2之和(T1+T2)最好设定在6μm以下，在4μm以下更好。这是因为，在使内电极间的层间厚度薄地增大静电电容的同时，有助于整体尺寸的小型化。
规定第二陶瓷涂层120的层厚T2选定成满足T1＜T2，且以层厚T1比1.5μm小为前提，上述厚度之和(T1+T2)集中在6μm以下或4μm内。再者，如图11所示，通过涂覆第二陶瓷涂层120，在内电极21和22之间也充填第二陶瓷涂层120，确保第二陶瓷涂层120表面的平滑性，有助于层叠时的阶梯的消除。第二陶瓷涂层120的表面是与第一陶瓷涂层110的表面接触的部分，确保该部分表面的平滑性有助于叠片体的阶梯的消除，能使叠片数多。这些在后述的第二实施方式中也是一样的。但是，在后述的第二实施方式中，与第一陶瓷涂层110的表面接触的部分是第三陶瓷涂层130(参见图15或图16)的表面。
然后，经过了干燥工序等必要的工序之后，将第一陶瓷涂层110、内电极21和/或22、以及第二陶瓷涂层120的组合叠片体作为一组，将它从支持体6上剥离。这样，如图12所示，能得到第一陶瓷涂层110、内电极21和/或22、第二陶瓷涂层120的组合叠片体组。
在本实施方式中，将第一陶瓷涂层110、内电极21和/或22、以及第二陶瓷涂层120的组合叠片体作为一组，就能将它从支持体6上剥离。因此，作为不易产生破绽等的叠片体进行处理，能尽可能地回避因破绽而产生的脱层、气孔和耐电压不良等结构缺陷。
此外，在本实施方式中，在支持体的表面上形成第一陶瓷涂层110，然后，在第一陶瓷涂层110的表面印刷内电极21、22。因此，在从支持体上剥下第一陶瓷涂层110时，第一陶瓷涂层110的剥离面就变为一个平坦面。
然后，图6的每个区域GR1～GR3(参见图6)进行冲切，如图13所示，将第一陶瓷涂层110、内电极21或22、以及第二陶瓷涂层120的组合叠片体作为一组，在承受台7之上，仅依次层叠冲切后的叠片体必要的组数。当各组层叠时，按在邻接的叠片体中，第一陶瓷涂层110与第二陶瓷涂层120接触的关系体次进行层叠。
将如上所述得到的叠片体如图14所示，由压力机8进行加热压接。
在此，因为第一陶瓷涂层110的陶瓷平均粒径α1和第二陶瓷涂层120的陶瓷平均粒径α2满足α1≤α2，所以能构成细致的充填密度高的第一陶瓷涂层110。因此，能尽可能地回避气孔和耐电压不良等结构缺陷。
此外，第一陶瓷涂层110的剥离面为一个平坦的平面。因而，利用将该平坦的剥离面作为层叠面进行使用，能回避因阶梯而产生的脱层、气孔和耐电压不良等结构缺陷。
之后，利用切断叠片体，得到叠片未处理片。将得到的叠片未处理片在规定的温度条件下进行脱粘合剂处理之后进行烧结，再烧结端电极，就形成陶瓷电子元件。
脱粘合剂和烧结的条件是现有周知的。例如，在280℃进行12小时的脱粘合剂，在还原气氛中用1300℃烧结2小时。在烧结后得到的叠片体上形成端电极31，32。端电极31，32的材质和形成方法也是现有已知的。例如，定铜为主要成份，在N2+H2中用800℃烧结30分钟，进行电镀。
下面，参照实验数据说明本发明陶瓷电子元件的效果。
根据本发明的制造方法，按照长×宽的尺寸为3.2×2.5(mm)制造出叠片数为100层的叠片陶瓷电容器。在制造工序中，定第一和第二陶瓷涂层110和120的厚度之和(T1+T2)的目标值为4μm，在该范围内，改变第一陶瓷涂层110的厚度T1和第二陶瓷涂层120的厚度T2，另外，在本发明的范围内改变陶瓷涂料的平均粒径α1和α2，生成了不同的叠片陶瓷电容器。将它们作为实施例1～4。
另一方面，在本发明的范围之外，改变第一陶瓷涂层110的厚度T1和第二陶瓷涂层120的厚度T2，另外，改变陶瓷涂料的平均粒径α1和α2，生成了不同的叠片陶瓷电容器的样品。将得到的叠片陶瓷电容器的样品作为比较例1～3。此外，制造出仅具有第一陶瓷涂层，不具有第二陶瓷涂层的叠片陶瓷电容器的样品。该样品是在支持体上涂覆陶瓷涂层，在其上形成内电极，将其依次层叠而形成的，是现有的一般制造方法的适用例。将该样品作为比较例4。
对于上述的实施例1～4和比较例1～4，测定短路不良率和耐电压不良率。耐电压不良率是通过外加50V直流电压，绝缘电阻在1×104Ω以下就判断为不良，求出该不良的发生个数的比例而得到的。此外，短路不良率是通过外加50V直流电压，绝缘电阻在1×104Ω以下就判断为不良，求出该不良的发生个数的比例而得到的。供实验的样品数N对于各实施例和各比较例是100个。
对于实施例1～4和比较例1～4，将得到的短路不良率和耐电压不良率的测定结果与陶瓷涂层的厚度T1和T2、平均粒径α1和α2同时在表1中示出。
          【表1】
     第一陶瓷涂层     第二陶瓷涂层   短路不良率(％)     耐电压不良率(％)
    α1(μm)     T1(μm)     α2(μm)     T2(μm)
    实施例1     0.35     1.0     0.35     3.0   6     5
    实施例2     0.20     1.0     0.35     3.0   3     4
    实施例3     0.20     0.6     0.35     3.4   2     3
    实施例4     0.20     1.0     0.20     3.0   1     1
    比较例1     0.35     *1.5     0.35     2.5   11     9
    比较例2     0.35     *2.0     0.35     *2.0   15     10
    比较例3     *0.50     1.0     0.50     3.0   41     17
    比较例4     0.35     *4.0     -      -   35     21
如表1所示，在支持体上涂覆陶瓷涂层，在其上形成了内电极，将其依次层叠得到的现有样品的比较例4中，示出短路不良率竟达到35％，耐电压不良率也高达21(％)。
在具有第一陶瓷涂层和第二陶瓷涂层但厚度T1、T2和陶瓷颗粒的平均粒径α1、α2不按本发明的特定关系、即不满足
α1≤α2、0.05＜α1≤0.35μm、及
T1＜T2、0＜T1＜1.5μm中的某个条件的比较例1～3中，示出短路不良率在11％～41％的范围内，耐电压不良率也高达9～17(％)。
对此，满足上述关系的本发明实施例1～4集中在短路不良率为1～6(％)的范围内、耐电压不良率为1～5(％)的范围内，与比较例1～4相比，本发明实施例的优势明显。
如上所述，根据本发明，能得到下面这样的效果。
(a)能提供一种不易产生短路不良和耐电压不良等结构缺陷的陶瓷电子元件，特别是提供一种叠片陶瓷电容器。
(b)能提供一种即使使陶瓷涂层薄，也能使产生剥离的困难性和制品的特性不良等的概率明显小的高精度和高可靠性的陶瓷电子元件的制造方法。
(c)能提供一种使由电极引起的叠片间的阶梯明显小，使可靠性提高的陶瓷电子元件的制造方法。
第二实施方式
下面，对根据本发明的其它实施方式的叠片陶瓷电容器进行说明。
图15是示意表示根据本发明第二实施方式的叠片陶瓷电容器的内部结构的放大截面图。为图示方便，中间部分省略示出。根据此实施方式的叠片陶瓷电容器的整体截面图与图1示出的相同，具有陶瓷基体1、内电极21、22和端电极31，32。但是，在本实施方式中，如图15所示，陶瓷基体1包括第一陶瓷涂层110、第二陶瓷涂层120和第三陶瓷涂层130。再者，若从在相邻一对内电极21、22之间的陶瓷涂层中的至少一个是层叠结构的角度看，本实施方式中的第三陶瓷涂层130对应于第一实施方式中的第二陶瓷涂层120。
第一陶瓷涂层110与内电极21的一个面一侧接触。第二陶瓷涂层120与第一陶瓷涂层110所不邻接的另一个内电极22接触。
第三陶瓷涂层130与第二陶瓷涂层120所接触的另一个内电极22的另一面邻接。
第一～第三陶瓷涂层110～130和内电极21、22构成第一陶瓷涂层110为最下层，第三陶瓷涂层130为最上层的各叠片群(叠片单元)C1、C2、…Cn。
叠片群C1～Cn是n个。叠片群C1～Cn的数n是任意的。每个叠片群C1～Cn按第一陶瓷涂层110与第三陶瓷涂层130通过内电极21或22相邻的关系进行层叠。
第一陶瓷涂层110、第2和第三陶瓷涂层120和130由相同的材料构成，但陶瓷平均粒径和厚度相互不同。即，第一陶瓷涂层110的陶瓷平均粒径α1、层厚T1、第二陶瓷涂层120的陶瓷平均粒径α2、层厚T2、第三陶瓷涂层130的陶瓷平均粒为α3、层厚T3满足：
α1≤α2或α3、
0.05＜α1≤0.35μm、
T1＜T2或T3、及
0＜T1＜1.5μm的关系。
陶瓷基体1包括第一陶瓷涂层110、第二陶瓷涂层120和第三陶瓷涂层130。第一陶瓷涂层110与内电极21的一个面一侧接触。第二陶瓷涂层120与第一陶瓷涂层110所接触的内电极21的另一面一侧接触，并且与第一陶瓷涂层110所不接触的另一个内电极22的一个面接触。第三陶瓷涂层130与第二陶瓷涂层120所接触的内电极22的另一面接触。
第一～第三陶瓷涂层110～130和内电极21、22构成第一陶瓷涂层110为最下层，第三陶瓷涂层130为最上层的各个叠片群C1～Cn。
并且，叠片群C1～Cn各自按第一陶瓷涂层110与第三陶瓷涂层130相邻的关系进行层叠。根据该结构，细致的充填密度高的第一陶瓷涂层110介于各叠片群C1～Cn相互之间，因此能降低短路不良率和耐电压不良率。
第一～第三陶瓷涂层110～130的陶瓷平均粒径α1～α3满足α1≤α2或α3。根据该结构，能进一步有效地回避气孔和耐电压不良等结构缺陷。
此外，第一陶瓷涂层110的陶瓷平均粒径α1满足0.05＜α1≤0.35μm。利用满足该条件，能减轻制造工序中的片层腐蚀，能降低短路不良率和耐电压不良率。
另外，第一～第三陶瓷涂层110～130的层厚T1～T3满足T1＜T2或T3。根据该条件，能尽可能地回避根据第一陶瓷涂层110的层厚T1的陶瓷涂层的厚度增大，能确保叠片陶瓷电容器中的取得电容等电特性。
第一陶瓷涂层110的层厚T1满足0＜T1＜1.5μm。若在该范围，能降低因制造工序中的片层腐蚀而产生的短路不良率和耐电压不良率。不导致短路不良和耐电压不良。虽然第一陶瓷涂层110的层厚T1一变为1.5μm以上，短路不良率就降低，但是有耐电压不良率变高的倾向。层厚T1是烧结前陶瓷涂层的厚度。在烧结完陶瓷基体的情况下，由于形成陶瓷涂层的陶瓷涂层的厚度收缩，因此即使在烧结后，也必定满足上述的厚度条件。
图16是示意表示图1所示叠片陶瓷电容器的另一例子的内部结构的放大截面图。在图中，对与图1和图15中出现过的结构部分相同的结构部分记相同的参照标记。该实施方式的特征在于，定第二陶瓷涂层120和内电极21和22的组合为多个。在图示实施例中，第二陶瓷涂层120和内电极22和21的组合是两个，但也可以进一步增加。在该图16中示出的实施方式的情况下也能得到与图15中示出的实施方式相同的作用效果。
下面，对图1所示的实施方式的叠片陶瓷电容器的制造方法进行说明。
首先，如图3～图5所示，用涂覆装置5在支持体6的表面涂覆陶瓷涂料，形成具有层厚T1(参见图5)的第一陶瓷涂层110。图3～图5示出的工序与上述的第一实施方式相同，因此省略其说明。
然后，经过用于使第一陶瓷涂层110干燥的干燥工序等必要的工序之后，如图6和图7所示，在第一陶瓷涂层110的表面印刷内电极21和22。图6和图7示出的工序也与上述的第一实施方式相同，所以省略其说明。
然后，经过内电极干燥工序之后，如图8～图11所示，在第一陶瓷涂层110的表面上形成第二陶瓷涂层120以覆盖内电极21、22。图8～图11示出的工序也与上述的第一实施方式相同，所以省略其说明。
然后，经过用于使第二陶瓷涂层120干燥的干燥工序等必要的工序之后，如图17所示，在第二陶瓷涂层120的表面印刷内电极21、22。用于内电极21、22的内电极浆料与上述的相同。图17是在形成在第一陶瓷涂层110上的两个内电极21、22中的在内电极21之上切断的放大截面图。在以下附图中也按照同样的表示方式。
然后，经过了内电极干燥工序之后，如图18所示，在第二陶瓷涂层120的表面上形成第三陶瓷涂层130以覆盖内电极21和/或22。构成第三陶瓷涂层130的陶瓷涂料不仅可以与用于第一和第二陶瓷涂层110和120的陶瓷涂料相同，也可以不同。
如图16所示，在设第二陶瓷涂层和内电极的组合为多个的情况下，在形成第三陶瓷涂层130之前，多次形成第二陶瓷涂层120和内电极22(或21)的组合。实际上，从消除阶梯的观点出发，第二陶瓷涂层120最好为2～3层。
包含在构成第三陶瓷涂层130的陶瓷涂料中的陶瓷颗粒的平均粒径α3对于包含在用于构成第一陶瓷涂层110的陶瓷涂料中的陶瓷颗粒的平均粒径α1，选定为满足α1≤α3，平均粒径α3不仅可以与包含在第二陶瓷涂层120中的陶瓷涂料的平均粒径α2相同，也可以不同。
第三陶瓷涂层130的厚度T3与第一陶瓷涂层110的厚度T1有关地为T1＜T3。层厚T3不仅可以与第二陶瓷涂层120的厚度T2相同，也可以不同。
在第三陶瓷涂层130同第一陶瓷涂层110的关系中，对于平均粒径α1的平均粒径α3应该满足的条件和对于层厚T1的层厚T3应该满足的条件是出于与第二陶瓷涂层120的平均粒径α2和层厚T2的应该满足的条件相同的目的进行设定的。
如上所述，所谓第一陶瓷涂层110和第三陶瓷涂层130就等于是接触层叠地形成在内电极21、22之间的一介电层(陶瓷涂层)。此外，第二陶瓷涂层120等于是单独形成在内电极21、22之间的一层介电层(陶瓷涂层)。
在制造小型大电容叠片陶瓷电容器的情况下，所谓的层厚T1和T3之和(T1+T3)及层厚T2最好在能确保各自所需的耐电压的范围内尽量薄。例如，在得到具有3.2×1.6(mm)平面形状的100μF的叠片陶瓷电容器时，理想的是，层厚T1和T3之和(T1+T3)最好设定6μm以下，在4μm以下更好。此外，就层厚T2而言，最好也设定6μm以下，在4μm以下更好。这是因为，利用使内电极间的层间厚度薄，能使静电电容增大的同时，有助于整体尺寸的小型化。此外，(T1+T3)最好实际上等于T2。
第三陶瓷涂层130的层厚T3选定为满足T1＜T3，且以层厚T1比1.5μm小为前提，上述厚度之和(T1+T3)集中在6μm以下或4μm内。
然后，在经过干燥工序等必要工序后，以第一陶瓷涂层110、内电极21、第二陶瓷涂层120、内电极22和第三陶瓷涂层130的组合叠片体为一组，将它从支持体6上剥下。图19示出剥下后的叠片体。虽然图未示出，但在内电极21的形成面上并存着内电极22(参见图6)，在内电极22的形成面上并存着内电极21(参见图6)。
在本实施方式中，如上所述，将第一陶瓷涂层110、内电极21、第二陶瓷涂层120、内电极22和第三陶瓷涂层130的组合的叠片体作为一组。并且，能从支持体6上(参见图18)整个地剥离这一组叠片体。因此，能作为不易产生破绽等的叠片体进行处理，能尽可能地回避因破绽而产生的脱层、气孔和耐电压不良等结构缺陷。
此外，因为在支持体的表面上形成第一陶瓷涂层110，然后，在第一陶瓷涂层110的表面印刷内电极21和22，所以，将它们从支持体6上剥离后，第一陶瓷涂层110的剥离面就变为一个平坦的平面。
然后，图6的每个区域GR1～GR3(参见图6)进行冲切，如图20所示，在承受台7之上，仅依次层叠冲切后的叠片体必要的组数。当各组层叠时，按在邻接组的叠片体中，第一陶瓷涂层110与第二陶瓷涂层120接触的关系依次进行层叠。
将如上所述得到的叠片体如图20所示，由压力机8进行加热压接。
在此，第一陶瓷涂层110的剥离面为一个平坦的平面。因而，利用将该平坦的剥离面作为层叠面进行使用，能回避因阶梯而产生的脱层、气孔和耐电压不良等结构缺陷。
之后，利用切断得到叠片未处理片。将得到的叠片未处理片在规定的温度条件下进行脱粘合剂处理之后，进行烧结，再烧结端电极，形成陶瓷电子元件。
脱粘合剂和烧结的条件、端电极的形成和电镀膜的形成是现有周知的，与第一实施方式相同，所以省略其说明。
下面，参照实验数据说明根据此实施方式的陶瓷电子元件的效果。
根据本实施方式的制造方法，按照长×宽的尺为3.2×2.5(mm)制造出叠片数为100层的叠片陶瓷电容器。在制造工序中，改变第一～第三陶瓷涂层110～130的厚度T1～T3，另外，在本发明的范围内改变陶瓷涂料的平均粒径α1～α3，制造出不同的叠片陶瓷电容器。将得到的叠片陶瓷电容器的样品作为实施例21～24。
另一方面，在本发明的范围之外，改变第一～第三陶瓷涂层110～130的厚度T1～T3，另外，改变陶瓷涂料的平均粒径α1～α3，制造出不同的叠片陶瓷电容器的样品。将得到的叠片陶瓷电容器的样品作为比较例21～23。此外，将在支持体上涂覆陶瓷涂层，在其上形成内电极，将其依次层叠而得到的现有的一般制造方法的适用例涉及的样品作为比较例24。
对于上述实施例21～24和比较例21～24，测定短路不良率和耐电压不良率。测定方法与上述第一实施方式中的实验例相同，所以省略其说明。
对于实施例21～24和比较例21～24，表2示出了得到的短路不良率和耐电压不良率的测定结果、陶瓷涂层的厚度T1-T3、平均粒径α1-α3。
【表2】
第一陶瓷涂层 第二陶瓷涂层 第三陶瓷涂层 短路不良率(％) 耐电压不良率(％)
α1(μm)  T1(μm) α2(μm) T2(μm) α3(μm) T3(μm)
实施例21  0.35  1.0  0.35  4.0  0.35  3.0 6 5
实施例22  0.20  1.0  0.35  4.0  0.35  3.0 3 4
实施例23  0.20  0.6  0.35  4.0  0.35  3.4 3 2
实施例24  0.20 1.0  0.20  4.0  0.20  3.0 1 2
比较例21  0.35 *1.5  0.35  4.0  0.35  2.5 13 9
比较例22  0.35 *2.0  0.35  4.0  0.35 *2.0  16  11
比较例23 *0.50  1.0  0.50  4.0  0.50  3.0  47  21
比较例24  0.35 *4.0   -   -   -   -  40  17
如表2所示，在支持体上涂覆陶瓷涂层，在其上形成内电极，将其依次层叠的现有成品的比较例24中，示出短路不良率竟达到40％，耐电压不良率也高达17(％)。
在具有第一陶瓷涂层和第二陶瓷涂层但厚度T1、T2和陶瓷颗粒的平均粒径α1、α2不按照本发明特定关系、即不满足
α1≤α2或α3、0.05＜α1≤0.35μm、及
T1＜T2或T3、0＜T1＜1.5μm中的某个条件的比较例21～23中，示出短路不良率在13％～47％的范围内，耐电压不良率也高达9～21(％)。
对此，满足上述关系的本发明实施例21～24集中在短路不良率为1～6(％)的范围内、耐电压不良率为2～5(％)的范围内，与比较例21～24相比，本发明实施例的优势明显。
如上所述，根据本发明的实施方式能得到下面这样的效果。
(a)能提供一种不易产生短路不良和耐电压不良等结构缺陷的陶瓷电子元件，特别是提供一种叠片陶瓷电容器。
(b)能提供一种即使陶瓷涂层薄也能使产生剥离的困难性和制品的特性不良等的概率明显小的高精度和高可靠性的陶瓷电子元件的制造方法。
(c)能提供一种使由电极引起的叠片间的阶梯明显小，使可靠性提高的陶瓷电子元件的制造方法。
再有，本发明不限定于上述的实施方式和实施例，可以在本发明的范围内做各种各样的变形。

Claims (25)

1.陶瓷电子元件的制造方法，其特征在于，它包括：
在支持体的表面上形成第一陶瓷涂层的工序；
在第一陶瓷涂层的表面上形成内电极的工序；
覆盖该内电极地在第一陶瓷涂层表面上形成第二陶瓷涂层的工序，
当设第一陶瓷涂层的陶瓷颗粒的平均粒径为α1、第一陶瓷涂层厚度为T1、第二陶瓷涂层的陶瓷颗粒的平均粒径为α2、第二陶瓷涂层厚度为T2时，满足
α1≤α2、0.05＜α1≤0.35μm、及
T1＜T2、0＜T1＜1.5μm的条件。
2.如权利要求1所述的陶瓷电子元件的制造方法，其特征在于，α1＜α2。
3.如权利要求1所述的制造方法，其特征在于，包括从上述支持体上剥离第一陶瓷涂层、上述内电极和第二陶瓷涂层的叠片体的工序。
4.如权利要求3所述的制造方法，其特征在于，将从上述支持体上剥下的多片上述叠片体按照第一陶瓷涂层与第二陶瓷涂层接触的关系依次层叠。
5.如权利要求1所述的陶瓷电子元件的制造方法，其特征在于，T1+T2≤6μm。
6.陶瓷电子元件的制造方法，其特征在于，它包括：
在支持体的表面上形成第一陶瓷涂层的工序；
在第一陶瓷涂层的表面上形成内电极的工序；
覆盖该内电极地在第一陶瓷涂层表面上形成第二陶瓷涂层的工序；
在第二陶瓷涂层表面上形成与该内电极不同的另一层内电极的工序；
覆盖该另一层内电极地在第二陶瓷涂层表面上形成第三陶瓷涂层并由此构成叠片体的工序；
从上述支持体上剥离上述叠片体并将剥下的多片上述叠片体按照在相邻两个叠片体中的一个叠片体所含的第一陶瓷涂层与另一个叠片体所含的第三陶瓷涂层接触的关系来依次层叠上述叠片体的工序，
当设第一陶瓷涂层的陶瓷平均粒径为α1、第一陶瓷涂层厚度为T1、第二陶瓷涂层的陶瓷颗粒的平均粒径为α2、第二陶瓷涂层厚度为T2、第三陶瓷涂层的陶瓷颗粒的平均粒径为α3、第三陶瓷涂层厚度为T3时，满足：
α1≤α2、α1≤α3、
0.05＜α1≤0.35μm、
T1＜T2、T1＜T3、及
0＜T1＜1.5μm。
7.如权利要求6所述的陶瓷电子元件的制造方法，其特征在于，α1＜α2和α1＜α3。
8.如权利要求6所述的陶瓷电子元件的制造方法，其特征在于，T1+T3≤6μm。
9.如权利要求8所述的陶瓷电子元件的制造方法，其特征在于，T2≤6μm。
10.如权利要求8所述的陶瓷电子元件的制进方法，其特征在于，T1+T3实质上等于T2。
11.如权利要求1所述的制造方法，其特征在于，它是制造叠片陶瓷电容器的制造方法。
12.如权利要求6所述的制造方法，其特征在于，它是制造叠片陶瓷电容器的制造方法。
13.陶瓷电子元件，其特征在于，它具有：
由层叠陶瓷涂层构成的陶瓷基体；和
在上述陶瓷基体的内部，各自通过上述陶瓷涂层层叠的多个内电极，
存在于相邻的一对上述内电极之间的上述陶瓷涂层中的至少一个是第一陶瓷涂层与第二陶瓷涂层的层叠结构，
当设第一陶瓷涂层的陶瓷颗粒的平均粒径为α1、第一陶瓷涂层厚度为T1、第二陶瓷涂层的陶瓷颗粒的平均粒径为α2、第二陶瓷涂层厚度为T2时，满足：
α1≤α2、0.05＜α1≤0.35μm、及
T1＜T2、0＜T1＜1.5μm。
14.如权利要求13所述的陶瓷电子元件，其特征在于，存在于相邻的一对上述内电极之间的每个上述陶瓷涂层是第一陶瓷涂层与第二陶瓷涂层的层叠结构。
15.如权利要求13所述的陶瓷电子元件，其特征在于，存在于相邻的一对上述内电极之间的上述陶瓷涂层中的一部分是由第二陶瓷涂层单独构成的。
16.如权利要求13所述的陶瓷电子元件，其特征在于，α1＜α2。
17.如权利要求13所述的陶瓷电子元件，其特征在于，T1+T2≤6μm。
18.如权利要求13所述的陶瓷电子元件，其特征在于，上述电子元件是叠片陶瓷电容器。
19.陶瓷电子元件，其特征在于，它具有：
层叠陶瓷涂层构成的陶瓷基体；和
在上述陶瓷基体的内部，各自通过上述陶瓷涂层层叠的多个内电极，
存在于相邻的一对上述内电极之间的上述陶瓷涂层中的至少一个是第一陶瓷涂层与第三陶瓷涂层的层叠结构，
存在于相邻的一对上述内电极之间的上述陶瓷涂层中的剩余的上述陶瓷涂层由第二陶瓷涂层单独构成，
当设第一陶瓷涂层的陶瓷颗粒的平均粒径为α1、第一陶瓷涂层厚度为T1、第二陶瓷涂层的陶瓷颗粒的平均粒径为α2、第二陶瓷涂层厚度为T2、第三陶瓷涂层的陶瓷颗粒的平均粒径为α3、第三陶瓷涂层厚度为T3时，满足：
α1≤α2、α1≤α3、
0.05＜α1≤0.35μm、
T1＜T2、T1＜T3、及
0＜T1＜1.5μm。
20.如权利要求19所述的陶瓷电子元件，其特征在于，α1＜α2和α1＜α3。
21.如权利要求19所述的陶瓷电子元件，其特征在于，T1+T3≤6μm。
22.如权利要求21所述的陶瓷电子元件，其特征在于，T2≤6μm。
23.如权利要求21所述的陶瓷电子元件，其特征在于，T1+T3实质上等于T2。
24.如权利要求19所述的陶瓷电子元件，其特征在于，上述电子元件是叠片陶瓷电容器
25.如权利19所述的陶瓷电子元件，其特征在于，在各自由第一陶瓷涂层与第三陶瓷涂层的层叠结构构成的相邻的一对陶瓷涂层之间，存在一个以上由第二陶瓷涂层单独构成的陶瓷涂层。
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