CN1331193C

CN1331193C - 形成半导体器件的方法

Info

Publication number: CN1331193C
Application number: CNB031451241A
Authority: CN
Inventors: 拉杰史·S·纳伊尔; 贾·侯塞因; 武石黑; 默罕默德·伊马姆
Original assignee: Semiconductor Components Industries LLC
Current assignee: Semiconductor Components Industries LLC
Priority date: 2002-07-16
Filing date: 2003-06-19
Publication date: 2007-08-08
Anticipated expiration: 2023-06-19
Also published as: CN1474435A; TWI276224B; US6589845B1; TW200406918A; HK1062957A1

Abstract

本发明涉及一种形成半导体器件(10、40、45、50)的方法，该方法在第一区域(12)中形成多个P和N条带(16、17)，其用与基片(11)相反的导电型形成。多个P和N条带有助于提供低导通电阻。第一区域的一部分(15)在P和N条带下方并且防止半导体器件把高电压施加到漏区。底层(41)和顶层(48)进一步减小半导体器件的导通电阻。

Description

形成半导体器件的方法

技术领域

本发明一般涉及电子电路，特别涉及形成半导体器件的方法及其结构。

背景技术

在过去，半导体工业使用各种技术来制造具有低导通电阻和高击穿电压的晶体管。一种具体的技术使用多个设置在P型半导体基片上P和N型条带。这种结构的一个例子公开于在2000年8月1日授予TatsuhikoFujihira的美国专利6,097,063中，其名称为“具有多个并行漂移区的半导体器件”。当这种器件具有被连接为一个高端驱动器时，通常出现锁定(latch-up)情况，并且该晶体管被损毁或破坏。另一个问题是在该器件被制造之后通常发生导通电阻改变。为了获得可用的导通电阻，该条带必须加深和变窄，导致制造成本的增加。一般来说，该深度大于两微米，而宽度大于半微米。这种高宽比使得该器件难以制造。

相应地，需要一种具有低导通电阻的晶体管，其还可以被连接作为一个高端驱动器，并且不会锁定或者损毁或破坏该晶体管，这减小制造成本，并且在制造之后导通电阻不会漂移。

发明内容

本发明提供了一种形成晶体管的方法，其中包括：提供第一导电型的基片；在该基片的表面的一部分上形成第二导电型的第一区域；在第一区域的第一部分中形成包括多个第二导电型的条带的漂移条带，其中每个第二导电型的条带至少在两侧上与第一导电型的条带相邻，该步骤包括形成垂直延伸到第一区域中的所述多个第二导电型的条带，所述漂移条带穿过第一区域向着晶体管的沟道区横向延伸第一距离并且终止在所述漂移条带的横向端；以及形成与所述漂移条带的所述横向端横向间隔第二距离的沟道区，其中所述第一区域的第二部分介于所述漂移条带的所述横向端和所述沟道区之间。

附图说明

图1示出根据本发明在一个制造阶段的半导体器件的一个实施例的放大截面等大部分的示意图；

图2为根据本发明在一个后续制造阶段的图1的半导体器件的示意图；

图3为示出根据本发明的图2的半导体器件的放大截面等大部分的示意图；

图4为示出根据本发明的图2的半导体器件的第三实施例的放大截面等大部分的示意图；

图5为示出根据本发明的图2的半导体器件的第四实施例的放大截面等大部分的示意图；

图6为示出根据本发明的半导体器件的另一个实施例的放大截面等大部分的示意图；以及

图7为示出根据本发明的图2的半导体器件的第五实施例的放大截面等大部分的示意图。

为了简单和清楚地示出，在该图中的元件不一定按照比例来描绘，并且在不同的附图中的相同参考标号表示相同的元件。另外，众所周知的步骤和元件的描述和细节被省略，以简化该描述内容。

具体实施方式

本说明书包括一种形成具有低导通电阻和高击穿电压的半导体器件的方法。

图1示意地示出在一个早期制造阶段的半导体器件的一个实施例的放大截面等大部分的示意图。器件10包括一个半导体基片11，其具有第一导电型，最好为P型。与第一导电型的导电性相反的第二导电型的第一区域12形成在基片11的表面上，并且延伸到基片11。如一般示出对于第一区域12的两个交替边界的虚线所示，第一区域12可以通过各种技术来形成，包括形成在基片11的表面上的一个层面，例如，通过在基片11的表面上形成一个外延层，或者形成一个阱或掺杂区。在该优选实施例中，通过本领域普通技术人员所公知的离子注入或者扩散技术使第一区域12被形成为一个N型阱。

图2示出在形成各种其他元件之后的后续制造阶段的半导体器件10的放大截面等大部分的示意图。器件10包括漏极或漏区27、具有形成一个沟道区26的部分的阱13、形成在该阱13中的源极或源区18以及有助于对器件10提供低导通电阻和高击穿电压的一组漂移条带14。

低导通电阻向器件10提供大电流载流容量，高击穿电压允许在采用高电压的应用中使用器件10。器件10也具有低电阻率，使得器件10具有小的所需导通电阻或者所需功率消耗水平。通常难以或者高成本地制造具有高击穿电压和低导通电阻的半导体器件。低导通电阻通常通过低电阻电流路径来实现，并且由于需要高电荷密度来获得低电阻，因此低电阻区域一般具有低击穿电压。但是，形成器件10的方法提供高击穿电压和低导通电阻。

漏区27形成在第一区域12的表面上并且延伸到其内部。通过众所周知的技术，例如离子注入、扩散和其他类似的技术，漏区27被形成为第二导电型。漏区27的注入浓度一般较高，以提供对漏电极28的低电阻连接。

漂移条带14形成在第一区域12的第一部分中。漂移条带14通过形成包括与第二导电型的第二条带17相邻的第一导电型的条带16的多个交替条带而产生。在该优选实施例中，每个条带17具有在每侧相邻的一个相邻条带16，因此每个条带17在两个条带16之间。在另一个实施例中，外部条带可以是条带17或者条带16。所有条带16和17一般被形成为延伸第一距离或者一个横向距离21，如一个箭头所示，从附近的漏区27横过第一区域12到达阱13和源区18。每个条带16和17具有高度22和宽度23，其足以容纳所需的电荷浓度和相关的掺杂浓度，如在下文中所示。一般来说，条带14具有不小于二比一(2∶1)的高宽比，并且最好大于三比一(3∶1)。一般来说，对于特定的制造处理来说高度22尽可能地大，以提供最低电阻，并且宽度23对于特定的高度22来说尽可能地小，以提供最大条带14的组装密度。漂移条带14形成在第一区域12中，从而第一区域12的部分15(一般由一个箭头所示)在漂移条带14之下。

阱13由在第一区域12中的第一导电型所形成，特别是在形成漂移条带14之后。源区18被形成为阱13中的第二导电型的一个区域。在第一区域12中形成阱13和源区18有助于在各种应用中使用器件10，包括通常被称为高端驱动器应用的那些应用。一种可选地的源增强区19可以被形成在阱13中，与源区18相邻，以减小在器件10中的寄生效应。阱13、源区18和可选的增强区19通过本领域普通技术人员所公知的半导体处理技术而形成。源区18被设置为与阱13的边缘相距第二距离，以在阱13中形成沟道区26。源区18和阱13的边缘之间的第二距离的长度形成用于沟道区26的沟道长度。阱13与漂移条带14的第一端20横向相距第三距离30，从而通常由一个箭头所示的第一区域12的第3部分被置于阱13和漂移条带14的端部20之间。栅极绝缘体25被形成为至少覆盖沟道区26并且可以在源区18的一部分上延伸。绝缘层29被形成在器件10的一部分上，并且开口形成在其中，以促进形成与漏区27相接触的漏电极28和与源区18相接触的源电极33和可选的增强区19。栅极34被形成为覆盖绝缘体25和沟道区26，并且栅电极31被形成为与栅极34电接触。漏区27与条带14相距距离36，通常由一个箭头所示，以形成在漏区27和条带14之间的第一区域12。

第三部分24提高器件10的击穿电压。如果条带14的与阱13相邻，则在栅绝缘体25下方的区域的峰值电场比阱13与条带14相分离的情况更大。第三部分24被形成以提供该分离。并且，阱13一般处于地电势，以及条带14处于较高电势，因此，如果阱13接触条带17，则在交叉点处形成一个耗尽区，并且该耗尽区减小电场在阱13的区域上扩张的能力。则通常被称为夹断效应。结果，部分24使得阱13与条带17相分离，以使得峰值电场最小化，并且还使得的夹断效应最小化。分离量或距离30的数值被选择以使得峰值表面电场最小化。在该区域下方的栅电极31特别是在栅绝缘体25的下方出现该峰值表面电场(以及在开始击穿之前可以施加的最大电压)。距离30应当至少大约0并且特别是大约1μm。

由于第一区域12和基片11是相反导电型的，因此沿着两个区域的界面上形成P-N结和相关的耗尽区。器件10一般与几个其他半导体器件(未在图2中示出)一同形成在基片11上，因此，基片11通常被连接到最低电压，例如地电势，以保证其他半导体器件的操作。由第一区域12和基片11所形成的耗尽区阻挡电流从漏区27和漂移条带14流到基片11，从而使得器件10与基片11以及可能形成在基片11上的其他器件(未示出)相绝缘，从而避免对器件10的损坏。当器件10处于截止状态时，高电压被施加在漏区27和源区18之间。由于区域13被包含在阱12内部，因此器件10可以被用于例如高端驱动器应用这样的应用中。

由于条带16和17为相反导电型，P-N结和相关耗尽区被形成在每个条带16和条带17之间的界面上并且延伸到该条带中。条带17与第一区域12的导电型相同，因此当器件10处于导通状态时，条带17和第一区域12支持流过器件10的电流。本领域的普通技术人员将认识到在该导通状态中，从漏区27到源区具有一个电压降，这导致沿着漏区27附近的漂移条带14具有一些微小的耗尽。通过提供到另一条降低器件10的导通电阻的导电路径，第一区域12有助于使该微小的耗尽最小化。当器件10导通时，电流从漏区27通过条带17以及通过第一区域12的部分15，然后通过第三部分24流到沟道区26，然后流到源区18。第一区域12和条带17形成多个相平行路径并且作用类似于都并联在一起以支持电流的电阻器。由于并联形式的电阻器形成一个等效电阻器，其具有比在该并联路径中的最大电阻器更低的阻值，增加由第一区域12形成的电阻器降低器件10的总导通电阻。当器件10截止时，条带16和17之间的耗尽区有助于移动电荷载流子的耗尽条带16和17。另外，如上文所述，由于与基片11相互作用，区域12也被移动电荷载流子所耗尽。移动电荷载流子的耗尽区12和条带16和17减小在器件10内的峰值电场，从而增加击穿电压并且防止对器件10的损坏。另外，耗尽区有助于使得区域12和条带16和17被掺杂为较高的掺杂浓度，用于所需的击穿电压，从而降低条带17的电阻率以及器件10的导通电阻。没有该耗尽区，则区域12和条带17将必须具有较低的掺杂浓度和相关的较高电阻率，以获得相同的击穿电压。

在漏区27和条带14之间的区域12的第四部分有助于对器件10提供一个低导通电阻。源区至漏区的电压被认为大于3至5伏(3-5V)，在漏区27附近可能有夹断效应，并且该夹断效应减小电流容量，从而增加导通电阻。通过使漏区27与条带14相距距离36，该夹断效应以及相应的导通电阻被减小。距离36被选择以根据导通状态的电压降用最小的电阻率提供所需的击穿电压，从而使得器件10变为紧凑。距离应当至少大于0并且一般应当大约为从漏区27至源区18的整个距离的20％至40％(20-40％)，并接最好为至少该距离的1/4至1/3。

除了距离21、距离30、距离36、高度22和宽度23之外，条带16和17以及第一区域12的电荷浓度和掺杂浓度被选择以在器件10的截止状态中使得条带16和17耗尽，并且还提供导通电阻和击穿电压之间的平衡。类似地，区域12的电荷浓度被选择以为基片11提供最大的耗尽区，并且提供低导通电阻。基片11一般具有大约5E13至5E15个原子/cm³，并且最好为大约1E14至2E14个原子/cm³。区域12沿着其深度大约具有1E12至3E12个原子/cm²的电荷浓度，并且最好为1E12个原子/cm²以有助于提供区域12和基片11的所需耗尽。在一个实施例中，器件10用作为其半导体材料的硅所形成，用于耗尽一个区域的最大电荷浓度被认为是大约2E12个原子/cm²的电荷乘以结合区域的结的数目。例如，每个条带17在每个条带16的每一侧具有一个P-N结，因此对于每个条带17需用两个P-N结。在这种情况中，在每个条带17中，沿着其宽度23的最大电荷浓度大约为4E12个原子/cm²。因此，条带17和内部条带16具有大约4E12个原子/cm²的最大电荷浓度，并且一般被形成为大约2E12个原子/cm²的电荷浓度。在外部或漂移条带14外侧的条带16具有大约2E12个原子/cm²以及一般为1E12个原子/cm²的最大电荷浓度，因为它们仅仅由一个结所结合。本领域的普通技术人员将认识到形成指定的电荷浓度是一个所需的目标，并且实际电荷浓度可能由与制造的变化而变化，但是实际电荷浓度相对于指定的电荷浓度的变化应当不大于百分之五(5％)。

在使用器件10作为一个高端驱动器的一个例子中，器件10是一个N沟道横向晶体管，其具有P型基片11和阱13以及N型源区18和漏区27。在本例中，一个高电压，例如在500和700伏(500-700V)之间的一个电压，可以施加到漏区27，并且一个低电压，例如0伏，可以施加到源区18。在本实施例中，器件10被形成为具有在500和700伏之间的(500-700V)一个击穿电压。为了支持这样一个击穿电压，宽度23被形成为1和3微米之间(1-3微米)，高度22为3至10微米(3-10微米)，并且漂移条带14具有大约十二个(12)条带17。并且在本实施例中，距离21为40至60微米(40-60微米)，以在较大距离上扩展该电压，并且有助于在小面积上提供高击穿电压。在本实施例中，由于该结由基片11和条带16所形成，因此第一区域12被形成为具有大约1E12个原子/cm²并且被耗尽。

图3示意地示出作为在图2描述中说明的半导体器件10的另一个实施例的半导体器件40的等大部分的放大截面视图。半导体器件40包括在第一区域12或者区域12的表面上的第一导电型所形成的一个附加底层41，以及下层漂移条带14。除了飘移条带之外，底层41被形成为邻接以及实际接触和电接触第一区域12。底层41主要被形成为用于形成第一区域12并且通过例如离子注入或者掺杂剂扩散或者有选择地外延淀积等等任何公知技术而形成。在一个实施例中，底层41被形成为在第一区域12中的一个阱，并且条带17基本上形成在该阱的一部分中，保留该阱的相邻部分以形成条带16。由于底层41与条带17的导电型相反，因此底层41沿着与每个覆盖条带17的界面形成一个附加的P-N结，并且提供一个相关的耗尽区，其从该界面垂直延伸到条带17中。该附加的P-N结对条带17提供三个耗尽区，一个从条带16的每侧获得，并且一个从层面41的底部获得。这三个耗尽区有助于耗尽移动电荷载流子的条带14和部分15。条带17现在具有较高的电荷浓度和相关的掺杂浓度，从而进一步降低每个条带17的电阻率，并且降低器件40的导通电阻。在本实施例中，条带17被形成为具有在大约2E12个原子/cm²和4E12个原子/cm²之间的电荷浓度，并且最好为大约3E12个原子/cm²。第一区域12现在具有两个耗尽区，一个从与基片11的界面延伸，并且另一个从与底层41的界面延伸。结果，第一区域12的电荷浓度增加，并且在大约1E12个原子/cm²和3E12个原子/cm²之间，最好为大约2E12个原子/cm²，从而进一步降低第一区域12的电阻率并且进一步降低器件40的导通电阻。

图4示意地示出作为图2的描述中说明了半导体器件10的另一个实施例的半导体器件45个放大截面等大部分。半导体器件45包括在漂移条带14的表面上由第一导电型所形成的一个附加顶层48。顶层48一般在形成漂移条带14之后形成，并且通过例如离子注入或者外延淀积等等公知技术而形成。绝缘层29随后形成在顶层48上。顶层48形成与漂移条带14实际接触和电接触。由于顶层48与条带17的导电型相反，因此顶层48沿着与每个下层条带17的界面形成一个附加的P-N结，并且提供一个相关的耗尽区，其从该界面垂直延伸到条带。该附加的P-N结有助于耗尽移动电荷载流子的条带14。条带17现在具有三个耗尽区，一个从每侧获得，并且一个从层面48获得，从而使得条带具有较高的电荷浓度并且有助于掺杂浓度，从而进一步降低每个条带17的电阻率，并且降低器件45的导通电阻。在本实施例中，条带17被形成为具有在大约2E12个原子/cm²和4E12个原子/cm²之间的电荷浓度，并且最好为大约3E12个原子/cm²。顶层48使得漂移条带14从绝缘层29分离。陷入在绝缘层中的电荷可以使得器件的导通电阻在该器件被制造之后发生改变。顶层48防止器件使受到陷入在层面29中的任何电荷的影响，并且对器件45提供一个稳定的导通电阻。

图5示意地示出在图2的描述中说明的半导体器件10的另一个实施例的半导体器件50的放大截面等大部分的示意图。半导体器件50包括在图3的描述中说明的底层41以及在图4的描述中说明的顶层48。底层41在漂移条带14的下方并且形成与漂移条带14和与第一区域12的电接触。顶层48在飘移条带14的上方并且形成与漂移条带14的电接触。底层41和顶层48都形成沿着与每个条带17的界面的P-N结，并且提供一个相关的耗尽区，其从该界面延伸到每个条带17中。这两个附加的P-N结有助于耗尽移动电荷载流子的条带14。条带17现在具有四个耗尽区，一个来自每一侧、一个来自底部、以及一个来自顶部。这四个耗背景背景00的一个实施例的放大截面等大部分。应半导体器件100被形成为类似于并且功能类似于在图4的描述中所述的器件，但是，器件100被形成而没有在图1、2、3和4的描述中说明的区域12。器件100包括由在图2的描述中说明的条带16和17所构成的漂移条带14。半导体器件100还包括在图4的描述中说明的顶层48。顶层48覆盖飘移条带14并且形成与飘移条带14的电接触。顶层48一般随后形成，以形成飘移条带14，并且通过例如离子注入或者外延淀积等等任何公知技术所形成。绝缘层29随后形成在顶层48上。顶层48形成与飘移条带14的实际接触和电接触。由于顶层48与条带17的导电型相反，因此顶层48沿着与每个下层条带17的界面形成一个附加P-N结并且提供从该界面垂直延伸到条带17中的一个相关耗尽区。该附加P-N结有助于耗尽移动电荷载流子的条带14。条带17具有三个耗尽区，一个来自每一侧，并且一个来自顶层48，从而使得条带17具有较高的电荷浓度和相关的掺杂浓度，从而进一步降低每个条带17的电阻率以及降低器件100的导通电阻。顶层48防止器件100受到陷入在层面29中的任何电荷的影响，并且对该器件100提供一个稳定的导通电阻。

图7示意地示出作为图2的描述中说明的半导体器件10的另一个实施例的半导体器件55的放大截面等大部分。半导体器件55被形成为类似于并且功能类似于在图2的描述中所述的器件10，但是，器件55由缩短的第一区域12所形成，使得阱10形成在与区域12相邻的一部分基片11中，而不是形成在区域12中。器件55可以用于包括除了高端驱动器应用之外的各种类型的应用。

目前已经提供一种新的方法。形成在漂移区和基片之间的第一区域有助于在高端驱动器应用中使用该器件。形成覆盖漂移区的顶层和在漂移区下方的底层进一步减小导通电阻以及增加击穿电压。形成在飘移条带和绝缘层之间的顶层减小在该器件制造之后的导通电阻飘移。

尽管本发明已经根据特定的优选实施例的描述，但是显然半导体领域的普通技术人员显然可以作出许多变型和改变。例如，该描述关于N沟道MOS晶体管，但是可以对P沟道MOS的晶体管形成具有相反导电型的类似结构。另外，本发明已经对于特定的晶体管结构进行描述，但是本发明可以直接应用于其他结构包括垂直晶体管，以及双CMOS晶体管、金属半导体FET(MESFET)、HFET、IGBT和其他晶体管结构。

Claims

1.一种形成晶体管的方法，其中包括：

提供第一导电型的基片；

在该基片的表面的一部分上形成第二导电型的第一区域；

在第一区域的第一部分中形成包括多个第二导电型的条带的漂移条带，其中每个第二导电型的条带至少在两侧上与第一导电型的条带相邻，该步骤包括形成垂直延伸到第一区域中的所述多个第二导电型的条带，所述漂移条带穿过第一区域向着晶体管的沟道区横向延伸第一距离并且终止在所述漂移条带的横向端；以及

形成与所述漂移条带的所述横向端横向相距第二距离的沟道区，其中所述第一区域的第二部分介于所述漂移条带的所述横向端和所述沟道区之间。

2.根据权利要求1所述的方法，其中在第一区域的第一部分中形成该漂移条带的步骤包括：形成多个第二导电型的条带作为该晶体管的漂移区的一部分。

3.根据权利要求1所述的方法，其中在该第一区域的第一部分中形成包括多个第二导电型的条带的漂移条带的步骤包括：形成所述多个第二导电型的条带中的每个条带，使得在每一侧和顶部与第一导电型的条带相邻接。

4.根据权利要求1所述的方法，其中在该第一区域的第一部分中形成包括多个第二导电型的条带的漂移条带的步骤包括：形成所述多个第二导电型的条带中的每个条带，使得在每一侧和底部与第一导电型的条带相邻接。

5.根据权利要求1所述的方法，其中在该第一区域的第一部分中形成包括多个第二导电型的条带的漂移条带的步骤包括：形成所述多个第二导电型的条带中的每个条带，使得在每一侧和底部以及顶部与第一导电型的条带相邻接。

6.根据权利要求1所述的方法，其中在该第一区域的第一部分中形成漂移条带的步骤包括：在第一区域的第一段中形成所述漂移条带，其中第一区域的第二段在该漂移条带下方。

7.根据权利要求1所述的方法，其中在该第一区域的第一部分中形成漂移条带的步骤包括：在第一区域的第一段中形成所述漂移条带和形成在该漂移条带下方的第一区域的第二段，形成在该漂移条带和所述沟道区之间的第一区域的第三段，以及形成在该漂移条带和该晶体管的漏区之间的第一区域的第四段。