CN1328850C - 巢状斩波电路及斩断模拟输入信号以供取样的方法 - Google Patents
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Abstract
一个巢状斩波电路包含了一个与输入端耦合并且被一对非重迭的时钟所控制的第一斩波部分，其中第一斩波部分的输出端与第二斩波部分的输入端相连接。第二斩波部分由一对非重迭并且互相呈周期性反相的时钟所控制，而巢状斩波电路与三角积分调节器电路耦合，其中周期性反相的时钟则对正及负输入信号取样之后再将此取样提供至第一斩波部分的输入端。另一种可以斩断模拟输入信号以供取样的方法也同时提出。
Description
技术领域
本发明涉及斩波电路(chopper circuitry)，特别是一种能减少因斩波开关输入端之间的不匹配而产生的残留噪声(residual noise)的斩波电路。
背景技术
在模拟数字转换器的应用上，三角积分调节器(delta-sigma modulator)的准确性及可行性使得它在许多的电路应用上受到欢迎，例如声频编码电路(audio codec circuits)、通讯电路(communication circuits)、感应器电路(sensorcircuits)以及测试设备电路(instrumentation circuits)。而三角积分调节器(delta-sigma modulator)的工作效能则和因开关、运算放大器以及数字电路所产生的输入噪声有关。此噪声会降低输入信号的动态范围。
在低频带中，闪烁噪声的增加是和频率的减少成正比的，而在相对的低频带中则是由补偿值(offset)来主导噪声，特别是在系统工作效能被限制的感应器电路电路接口里。在常用技术中，相关双取样(correlated doublesampling)、自我校正运算放大器(self-calibrating operational amplifiers)以及斩波稳定技术(chopper-stabilized techniques)均用来处理这类的噪声。这些技巧被归类成自动归零(autozeroing)以及斩波(chopping)两大类，并可用于放大器及积分器。
在Y.H.Chang，T.C.Wu以及C.Y.Wu所著的文章“Chopper-stabilizedsigma-delta modulator，”IEEE ISCAS，pp.1286-1289，May 1993中提到斩波三角积分调节器(delta-sigma modulator)加上传统的运算放大器能够对低频噪声具有更好的免疫力，可是斩波同时也因开关之间的电荷注入不匹配而产生了残留噪声(residual noise)。开关的导通(又称为ON)及截止(又称为OFF)也对三角积分调节器(delta-sigma modulator)的输入端产生了脉冲。这些高频开关信号会随着输入信号进入调节器而降低了系统的SNDR及解析力。
另一个方法则是由A.Bakker、K.Thiele及J.H.Huijsing在“A CMOSnested-chopper instrumentation amplifier with 100-nV offset，”IEEEJ.Solid-State Circuits，vol.35.12，pp.1877-1883，Dec.2000这篇文章所提出。它提到一个巢状斩波放大器(nested-chopper amplifier)会降低残留噪声(residual noise)，如果使用在三角积分调节器(delta-sigma modulator)上则会消除OP AMP的补偿值(offset)及相关的低频噪声。但是，前端的调节器仍然会受到取样开关之间的不匹配所产生的高频噪声所影响。
另一种方法由C.B.Wang在“A 20bit 25kHz delta-sigma A/D converterutilizing frequency-shaped chopper stabilization scheme，”IEEE customintegrated circuits conference，pp.9-12，2000这篇文章所提出，频组斩波稳定三角积分模拟数字转换器(frequency-shaped chopper stabilized delta-sigmaA/D converter)可用来去除时钟脉冲噪声(clock spike noise)。斩波时钟(chopperclock)由输入伪随机时钟(pseudo-random clock)至一个数字滤波器所产生，该数字滤波器在DC以及半取样频率(half sampling frequency)有两个零。并且时钟噪声并不会在指定频带出现。
取样自输入开关的自动归零(autozeroing)方法中的高频噪声会被折返至指定频带内；同样地，斩波技术的优点便在于其在三角积分调节器(delta-sigma modulator)的应用上有比自动归零(autozeroing)方法更低的噪声。
因此，在未来，我们将需要一种可以有效地降低在执行输入信号的模拟数字转换时所产生的噪声的电路或方法。
发明内容
本发明为解决以上问题而提出使用巢状斩波三角积分调节器(delta-sigma modulator)作为解决办法，因斩波开关输入端之间的不匹配所产生的残留噪声(residual noise)可使用封闭电路来降低。而本发明可应用于许多方面，如制程、系统或装置。
因此，本发明提供一种巢状斩波电路，其包括：一第一斩波部分，该部分耦接于输入端，并且被一对第一及第二非重迭时钟所控制；以及一第二斩波部分，耦接于上述第一斩波部分，上述第一斩波部分的输出端接至上述第二斩波部分的输入端，而上述第二斩波部分被一对第一及第二斩波时钟所控制，用以控制S1、S2、S3、S4开关，当上述第一非重迭时钟及第一斩波时钟导通时，或上述第二非重迭时钟及第二斩波时钟导通时，上述S1及S4开关导通，而当上述第一非重迭时钟及第二斩波时钟导通时，或上述第二非重迭时钟及第一斩波时钟导通时，上述S2及S3开关导通；其中上述第一及第二非重迭时钟由上述数个斩波时钟所组成，上述第一及第二非重迭时钟并互相呈周期性的反相。
本发明还提供一种巢状斩波电路，其包括：一第一斩波部分，该部分耦接于输入端，其中第一斩波部分有两个被第一非重迭时钟所控制的外部开关和两个被第二非重迭时钟所控制的内部开关；以及一第二斩波部分，耦接于上述第一斩波部分，其中上述第一斩波部分的输出端接至上述第二斩波部分的输入端；其中上述第二斩波部分拥有被一对斩波时钟所控制的S1、S2、S3、S4开关，上述第一非重迭时钟与上述第二非重迭时钟由上述数个斩波时钟所组成并呈周期性的反相，而上述第一非重迭时钟的相位与上述第二非重迭时钟的相位成反相，当上述第一非重迭时钟及第一斩波时钟导通时，或上述第二非重迭时钟及第二斩波时钟导通时，上述S1及S4开关导通，而当上述第一非重迭时钟及第二斩波时钟导通时，或上述第二非重迭时钟及第一斩波时钟导通时，上述S2及S3开关导通。
本发明还提供一种可以斩断模拟输入信号以供取样的方法，其包括：接收一输入信号；当输入端有信号时，一对周期性地互相反相的第一及第二非重迭时钟会进入第一斩波部分；另一对的第一及第二斩波时钟会进入第二斩波部分，用以控制S1、S2、S3、S4开关，上述第一及第二非重迭时钟则是由无数个斩波时钟所组成；上述模拟输入信号会通过第一斩波部分及第二斩波部分，而其连续地周期性的反相的特性则能在上述模拟输入信号的正向及反向周期上取样，当上述第一非重迭时钟及第一斩波时钟导通时，或上述第二非重迭时钟及第二斩波时钟导通时，上述S1及S4开关导通，而当上述第一非重迭时钟及第二斩波时钟导通时，或上述第二非重迭时钟及第一斩波时钟导通时，上述S2及S3开关导通。
几种具体性的应用将公开如下。
首先我们需要一个巢状斩波电路(nested chopper circuit)，其中包含了一个与输入端耦合并且被一对非重迭的时钟(non-overlapping)所控制的第一斩波部分。一第二斩波部分与第一斩波部分耦合，而第一斩波部分的输出端与第二斩波部分的输入端相连接，其中第二斩波部分由一对非重迭并且互相呈周期性反相的时钟所控制。这对时钟由数个斩波时钟所组成。
巢状斩波电路(nested chopper circuit)与三角积分调节器(delta-sigmamodulator)电路耦合，而其中周期性反相的时钟则对正及负输入信号取样之后再将此取样提供至第一斩波部分的输入端。一对非重迭的时钟是由ФA及ФB所组成，而一对斩波时钟则由Ф11及Ф12所组成。此斩波时钟控制第二斩波部分的S1、S2、S3、S4开关，而这些开关在和非重迭时钟一起运作时有下列逻辑：S1&S4：ФA·Ф11+ФB·Ф12；S2&S3：ФA·Ф12+ФB·Ф11。
第一斩波部分有两个被第一非重迭时钟所控制的外部开关和两个被第二非重迭时钟所控制的内部开关，而第二斩波部分则有被一对斩波时钟所控制的4个开关，其中第一非重迭时钟与第二非重迭时钟呈周期性的反相。
本发明提供了一种可以中断模拟输入信号以供取样的方法。当输入端有信号时，一对呈周期性反相的非重迭时钟会进入第一斩波部分另一对呈周期性反相的斩波时钟会进入第二斩波部分。其中，非重迭时钟是由无数个斩波时钟所组成。输入信号在第一斩波部分及第二斩波部分中被执行，并且在输入信号的正向及反向周期上进行取样。
为让本发明之上述目的、特征、和优点能更明显易懂，下文特举若干较佳实施例，并配合所附图示，作详细说明如下：
附图说明
图1表示本发明的巢状斩波三角积分调节器(delta-sigma modulator)的电路图。
图2(a)表示一对非重迭时钟与斩波时钟的运作相对图。
图2(b)表示被另一斩波所解调之后的脉冲。
图2(c)及2(d)表示在一对非重迭时钟与斩波时钟下运作的开关。
图3表示一个有热噪声以及运算放大器的二次微分的巢状斩波三角积分调节器(delta-sigma modulator)的示范图。
图4表示另一个有热噪声以及运算放大器的二次微分的巢状斩波三角积分调节器(delta-sigma modulator)的示范图。
图5表示一个输入信号为-6dB，5.78125kHz、取样频率为2.56MHz以及最高值0.5μV的斩波尖脉冲的dB对Hz图。
图6表示SNDR对输入振幅图。
具体实施方式
如图1所示的巢状斩波器100，其拥有被两个由数个斩波周期所组成的非重迭时钟ФA及ФB所控制的开关A及B。而斩波100′(如图3及4所示)是由时钟Ф11及Ф12所控制。巢状斩波器100包含了一个与输入端耦合的第一斩波部分104。上述第一斩波部分104则由一对非重迭的时钟ФA及ФB所所控制，而第二斩波部分102耦合于第一斩波部分104。第一斩波部分104的输出端与第二斩波部分102的输入端相接，并且第二斩波部分由斩波时钟Ф11及Ф12所控制。其中一对非重迭的时钟ФA及Ф是由数个斩波时钟所组成并且互相成周期性的反相。
相关的脉冲如图2A所示，而被另一斩波解调之后的尖脉冲如图2B所示。在常用技术中，一个拥有传统时钟的巢状斩波因为输入信号的双频率位移会在该信号进入调节器之前发生而无法直接接到调节器的前端。因此，建立在以斩波稳定技术的巢状斩波器100被公开出可用于三角积分调节器(delta-sigma modulator)上。
首先，输入信号被先前斩波调变至高频带。然后，传送信号至高频噪声的三角积分调节器(delta-sigma modulator)，以及用下列的斩波电路来解调此一信号。为了克服因先前斩波而产生的残留噪声(residual noise)而在此使用了如图1所示之巢状斩波三角积分调节器(nested chopper delta-sigmamodulator)。因斩波开关而产生的噪声尖脉冲(noise spike)被反转成一种可调谐的的周期，所以平均残留噪声(average residual noise)被减少或消除而使得调节器的SNR有所改善。
如图2A所示的时间图，正向及逆向信号交互地输入至调节器。因此，当ФA在ON时，s1及s4的控制信号是Ф11，而s2及s3的控制信号是Ф12。关于开关的状态请参考图2C及图2D。
为了维持斩波稳定调节器(chopper-stabilized modulator)的运作，巢状斩波器的时钟根据本发明做了更改。在图1的104中，当ФA在ON时，巢状斩波器100的作用便与一个单一斩波电路相同。如图2C所示，在102a中，s1及s4在相角是Ф11时为ON；在102b中，s2及s3在相角是Ф12时为ON。如图2D所示，在104b中，ФB是ON。为了维持正向及逆向信号交互地输入至调节器，102b中的s2及s3在相角是Ф11时为ON，而102a中的s1及s4在相角是Ф12时为ON。因此，s1、s2、s3、s4的控制逻辑为：
S1&S4：ФA·Ф11+ФB·Ф12
S2&S3：ФA·Ф12+ФB·Ф11
所以巢状斩波三角积分调节器(nested chopper delta-sigma modulator)能够减少残留噪声(residual noise)并拥有较低的低频噪声。因为巢状斩波三角积分调节器(nested chopper delta-sigma modulator)的构造以及操作上的简单化而使得本领域的技术人员可将它运用在CMOS集成电路上。
图3显示了一个具有热噪声(thermal noise)以及运算放大器噪声的二次微分巢状斩波三角积分调节器(delta-sigma modulator)的方块图。图标之热噪声110为第一谐振器以及运算放大器的非线性输出端的热噪声以及运算放大器噪声，而巢状斩波器100则在DSM(delta-sigma modulator)的第一运算放大器之前。在图4中，巢状斩波器100移到运算放大器的输出端，而上述开关可因运算放大器的虚地输入端而简化至单一NMOS开关。然而，回馈应该包含了可以更正回馈正负向的类斩波逻辑。
图5表示一个输入信号为-6dB，5.78125kHz、取样频率为2.56MHz以及最高值0.5μV的斩波尖脉冲的dB对Hz图。本图有三种范例。首先，图示最上面为常用技术之一个有残留噪声(residual noise)的斩波稳定DSM。其次，图示中间为本发明之一个有残留噪声(residual noise)的巢状斩波DSM。最后，图示最下面为一个没有残留噪声(residual noise)的完美斩波稳定DSM。如图所示，第二范例的残留噪声(residual noise)在较低频带中比第一范例要低。因此，本发明能有效压抑不需要的输入合成噪声。图6为SNDR vs.输入振幅图，其中本发明的巢状斩波DSM的尖峰SNDR在22.05khz频宽为69.9dB而在8khz频宽为86.3dB。
本发明也适用于各种与计算机相关并且需要物质数量上巧妙使用的操作，如数据储存于计算机。通常这些数量经由电子或电磁信号而能储存、转换、合成、比较、以及巢状斩波器100所定义的连接或接口，而这些巧妙的使用则常常定义为制造、认证、决定以及比较。
虽然本创作已于较佳实施例公开如上，然其并非用以限定本发明，任何本领域的技术人员，在不脱离本发明的精神和范围内，仍可作些许的更动，因此本发明的保护范围为后附的权利要求书所界定。
Claims (8)
1.一巢状斩波电路，其特征在于，包括：
一第一斩波部分，该部分耦接于输入端，并且被一对第一及第二非重迭时钟所控制；以及
一第二斩波部分，耦接于上述第一斩波部分，上述第一斩波部分的输出端接至上述第二斩波部分的输入端，而上述第二斩波部分被一对第一及第二斩波时钟所控制，用以控制S1、S2、S3、S4开关，当上述第一非重迭时钟及第一斩波时钟导通时，或上述第二非重迭时钟及第二斩波时钟导通时，上述S1及S4开关导通，而当上述第一非重迭时钟及第二斩波时钟导通时，或上述第二非重迭时钟及第一斩波时钟导通时，上述S2及S3开关导通；
其中上述第一及第二非重迭时钟由上述数个斩波时钟所组成，上述第一及第二非重迭时钟并互相呈周期性的反相。
2.如权利要求1所述的巢状斩波电路，其特征在于上述巢状斩波电路耦接于一三角积分调变器。
3.如权利要求1所述的巢状斩波电路，其特征在于上述互相周期性反相的时钟则对正及负输入信号取样之后再将此取样提供至第一斩波部分的输入端。
4.一巢状斩波电路，其特征在于，包括：
一第一斩波部分，该部分耦接于输入端，其中第一斩波部分有两个被第一非重迭时钟所控制的外部开关和两个被第二非重迭时钟所控制的内部开关；
以及一第二斩波部分，耦接于上述第一斩波部分，其中上述第一斩波部分的输出端接至上述第二斩波部分的输入端；
其中上述第二斩波部分拥有被一对斩波时钟所控制的S1、S2、S3、S4开关，上述第一非重迭时钟与上述第二非重迭时钟由上述数个斩波时钟所组成并呈周期性的反相，而上述第一非重迭时钟的相位与上述第二非重迭时钟的相位成反相，当上述第一非重迭时钟及第一斩波时钟导通时，或上述第二非重迭时钟及第二斩波时钟导通时，上述S1及S4开关导通，而当上述第一非重迭时钟及第二斩波时钟导通时，或上述第二非重迭时钟及第一斩波时钟导通时，上述S2及S3开关导通。
5.如权利要求4所述的巢状斩波电路，其特征在于上述巢状斩波电路耦接于一三角积分调变器。
6.如权利要求4所述的巢状斩波电路，其特征在于互相呈周期性反相的时钟能够提供取样给上述第一斩波部分的输入端所需的正及负输入信号。
7.一种可以斩断模拟输入信号以供取样的方法，其特征在于，包括：
接收一输入信号；
当输入端有信号时，一对周期性地互相反相的第一及第二非重迭时钟会进入第一斩波部分；
另一对的第一及第二斩波时钟会进入第二斩波部分，用以控制S1、S2、S3、S4开关，上述第一及第二非重迭时钟则是由无数个斩波时钟所组成；
上述模拟输入信号会通过第一斩波部分及第二斩波部分，而其连续地周期性的反相的特性则能在上述模拟输入信号的正向及反向周期上取样，当上述第一非重迭时钟及第一斩波时钟导通时，或上述第二非重迭时钟及第二斩波时钟导通时，上述S1及S4开关导通，而当上述第一非重迭时钟及第二斩波时钟导通时，或上述第二非重迭时钟及第一斩波时钟导通时，上述S2及S3开关导通。
8.如权利要求7所述的一种可以斩断模拟输入信号以供取样的方法，其特征在于，还包括：
将上述第二斩波部分的输出端耦接于一三角积分调变器。
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Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5148166A (en) * | 1990-04-06 | 1992-09-15 | General Electric Company | Third order sigma delta oversampled analog-to-digital converter network with low component sensitivity |
| CN1304202A (zh) * | 1999-10-15 | 2001-07-18 | 精工爱普生株式会社 | 斩波电路、斩波电路控制方法、斩波式充电电路、电子器件和计时(timeke－eping)装置、 |
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Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5148166A (en) * | 1990-04-06 | 1992-09-15 | General Electric Company | Third order sigma delta oversampled analog-to-digital converter network with low component sensitivity |
| CN1304202A (zh) * | 1999-10-15 | 2001-07-18 | 精工爱普生株式会社 | 斩波电路、斩波电路控制方法、斩波式充电电路、电子器件和计时(timeke－eping)装置、 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CX01 | Expiry of patent term |
Granted publication date: 20070725 |
|
| CX01 | Expiry of patent term |