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CN1327640C - 数据传输的速率匹配方法和装置 - Google Patents

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CN1327640C CNB2004100620072A CN200410062007A CN1327640C CN 1327640 C CN1327640 C CN 1327640C CN B2004100620072 A CNB2004100620072 A CN B2004100620072A CN 200410062007 A CN200410062007 A CN 200410062007A CN 1327640 C CN1327640 C CN 1327640C
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Abstract

在一个由预定交织过程(50，53，62)交织的数据比特矩阵内通过删除冗余数据比特或重复从这个矩阵得出的数据比特使数据比特的速率与所需速率匹配的方法和装置包括：确定(70)需删除或重复的比特的模式；以与交织过程相反的方式对所述模式内的每个比特的地址进行解码(72)，产生这些比特在经交织的数据比特矩阵内的相应地址；以及按照相应地址删除或重复(76)经交织的数据比特中的相应比特。地址解码以与从未交织的数据比特矩阵产生经交织的数据比特的地址编码(53)相同的方式执行。

Description

数据传输的速率匹配方法和装置
技术领域
本发明与用于通信系统的速率匹配和信道交织技术有关。
背景技术
众所周知，在采用前向纠错(FEC)的通信系统中对数据进行交织，以便在解交织后使差错分布均匀有利于纠错。通常，这种交织利用一个块交织器对各数据块进行交织。所谓涡轮型编码(turbo coding，即并置卷积编码)利用了一个交织器，接在两个卷积编码器的输入端之间，而这两个卷积编码器分别根据交织前、后的输入数据产生相应的奇偶校验比特。随着对采用涡轮型编码的关注日益增强，特别是在无线通信系统中，也已产生对交织器形式的关注。
所谓第三代CDMA(码分多址)无线通信系统也正在开发之中。这种系统需要一个信道或帧际交织器，对各个与无线电帧持续时间(通常为10ms)相应的块内的数据进行交织或置换。在这种系统中，信道交织器可以配置在速率匹配功能执行之前或之后。速率匹配功能用来使各种数据率与无线电帧速率匹配，通常需要缩减(删除)或重复一些数据码元，在这种情况下是数据比特。所希望的是，删除或重复的比特在解交织后的帧内分布尽量均匀，间距尽量大，而且容易实现，对诸如帧长、帧数和收缩率之类的变量相对独立。
1999年3月19日Men Tong等人递交的加拿大专利申请NO.2,268,283“交织数据的交织器和方法”(“Data Interleaver andMethod of Interleaving Data”)提出了一种能用来提供上述信道交织的交织数据方法和数据交织器。本发明所提出的速率匹配特别适用于这种信道交织后的数据，而且也能用于其他形式的交织数据。本发明还改善了这种信道交织的各种应用。
发明内容
就一个方面来说，本发明提供了一种通过在经预定交织过程交织的数据比特矩阵中删除一些冗余数据比特或重复一些数据比特使数据比特的速率与所需速率匹配的方法，这种方法包括下列步骤：确定为了提供所述所需数据率在未交织的数据比特矩阵内需删除或重复的比特的模式；以与交织过程相反的方式对所述比特模式中的每个比特的地址进行解码，产生所述比特在经交织的数据比特矩阵内的相应地址；以及根据所述地址删除或重复经交织的数据比特中的相应比特。
特别有利和在实际上可能是必需的是，地址解码应以与根据未交织数据比特矩阵产生经交织的数据比特的地址编码相同的方式执行。这在本发明的方法的一些优选实施例中由于采用按照
行置换Ir(K)＝[αrK+fc(I)]modNr
列置换Ic(I)＝[αcI+fr(K)]modNc
对一个由Nr行和Nc列构成的逐行表示需交织的数据比特的矩阵的行和列进行的置换显得更为方便，其中：Ir(K)表示一个行标为K的数据比特，K为一个从1至Nr的整数，αr为一个整数，fc(I)为列标I的非零函数，I为一个从1至Nc的整数，Ic(I)表示一个列标为I的数据比特，αc为一个整数，fr(K)为零或行标K的函数，而modNr和modNc分别表示模Nr和模Nc的算术运算，经交织的数据比特从该矩阵逐列得出。
通常认为这样选择是最佳的：fc(I)＝mI+[Nr+1]mod2，其中：m为一个整数，m近似等于Nr/Nc，fr(K)＝2K+[Nc+1]mod2，而αr为小于Nr/log2(log2(Nr))的最大素数。
本发明还提出了用来执行上述方法的速率匹配装置。
另一方面，本发明提出了一种交织数据比特的方法，这种方法包括对一个由Nr行和Nc列构成的逐行表示需交织的数据比特的矩阵的行和列按照
行置换Ir(K)＝[αrK+fc(I)]modNr
列置换Ic(K)＝[αcI+fr(K)]modNc
进行置换，其中：Ir(K)表示一个行标为K的数据比特，K为一个从1至Nr的整数，αr为一个整数，fc(I)＝mI+[Nr+1]mod2为列标I的非零函数，I为一个从1至Nc的整数，Ic(I)表示一个列标为I的数据比特，αc为一个整数，fr(K)＝2K+[Nc+1]mod2，而mod2、modNr和modNc分别表示模2、模Nr和模Nc的算术运算，经交织的数据比特从该矩阵逐列得出。
本发明还提出了一种执行这种方法的数据交织器。
本发明另一方面提供了一种通过删除编码的数据比特，包括系统比特的编码比特和奇偶校验比特来交织和匹配并置卷积编码数据的方法，包括交织从奇偶校验比特分离的系统比特和从交织后的奇偶校验比特中删除奇偶校验比特来提供速率匹配。
再一方面，本发明提出了一种对并置卷积编码数据通过重复包括系统比特和奇偶校验比特的编码数据比特进行交织和速率匹配的方法，这种方法包括下列步骤：将系统比特与奇偶校验比特分别交织；以及以比任何重复经交织的系统比特中的一些系统比特大的重复因子重复经交织的奇偶校验比特中的一些奇偶校验比特来提供速率匹配。
本发明还提出了执行这些方法的编码、交织和速率匹配装置。
又一方面，本发明还涉及一种以下面结合图4所述的方式对经交织和速率匹配的一些数据流进行混洗的方法和将这方法递推应用于多于两个这种数据流的情况。
附图说明
从以下结合附图的说明中可以对本发明有更深入的理解。在这些附图中：
图1例示了一种在第三代CDMA通信系统中进行业务多路复用和信道交织的已知配置；
图2为有关已知速率匹配算法的流程图；
图3例示了一种按照本发明的一个实施例设计的交织器和速率匹配装置的实现方式；
图4列于与图2相同的页内，示出了图1中第二级交织的混洗情况的流程图；以及
图5示出了图1所示配置中为了对经涡轮型(并置卷积)编码的数据进行信道交织和速率匹配而修改的部分。
具体实施方式
参见图1，图中例示了在第三代CDMA无线电通信系统中进行业务多路复用和信道交织的已知配置。这种配置包括一个业务多路复用器10，用来将分别通过各业务块12(图中只示出其中一个)提供的多个称为主流业务或QoS(业务质量)信道的数据信号流多路合并在一起。每个业务块12的输入端14上分别加有多个输入构成信号，例如它们可以是诸如语音、数据和多媒体信号之类的任何类型的信号。这些信号可以具有任意的传输率、帧长和其他参数。这些输入信号在块16内加了各自的CRC(循环冗余校验)码后由传送信道多路复用器18多路合并在一起。多路合并后的信号由分段块20分段后分别在各FEC(前向纠错)编码块22内受到FEC编码。经编码的信号由多路复用器24多路合并。
多路合并后的信号在块26内受到速率匹配处理(缩减(删除)冗余数据码元(比特)或重复数据码元(比特))，使得数据率与帧持续期为10ms的无线电通信速率(空间接口速率)相匹配。主要是为了使相邻的比特分开以减小由于无线电信道衰落而引起的差错的有害影响，数据比特由第一交织器28交织，第一交织器28也称为信道或帧际交织器，因为它用来置换各有10ms的数据比特的块。虽然在图1中交织器28示为在速率匹配块26之后，但如下面将要说明的那些这两个功能块的位置是可以互换的，来自多路复用器24的经多路合并的信号加到信道交织器28，而信道交织器28输出的经交织的信号送至速率匹配块26。例如，这两个功能块对于从一个中心站下行传输信号的情况可以是图1所示次序，而对于向中心站上行传输信号的情况可以是相反的次序。
在通过功能块26和28后，所得到的经速率匹配和交织的信号相继由分段块30和32进行无线电帧分段和物理信道分段，产生由多路复用器10进行多路合并的信号。多路复用器10输出的信号由第二交织器34交织，它的输出在分段和映射块36内分段后映射成一些专用的物理信道，以众所周知的方式通过CDMA无线电通信通路传输。
第一交织器28可以具有足够好的性能，使得第二交织器34可以省去或只执行简单的混洗操作，例如如下面所说的那样。这是所希望的，特别是由于否则第二交织器34就有可能使每个可以按各自经速率匹配的数据流和QoS最佳化的第一交织器28所执行交织在性能上有所恶化。
因此，第一交织器28以一个提供良好的随机散布特性的代数交织器的形式来实现。每个QoS信道的多个编码比特块或数据传送帧映射为一个二维矩阵，以线性同余律对这个矩阵的行和列进行置换，实现交织功能。最大交织深度和时间跨度可以通过搜索一组最佳参数来确定。这样，这种交织器就具有比较简单的形式，而没有已知交织器的诸如需要一个大容量的存储器来存储查找表或不能完全适应速率匹配功能之类的缺点。
虽然下面的说明针对一个矩阵的行和列，但应当指出的是，这只是为了方便和清晰，行和列可以互换而不会改变交织器的功能，实际上如下面所述，交织器的操作等效于控制对存储数据比特的线性存储器的存储单元的读、写寻址，并没有将所存储的比特在存储单元之间作任何实际移动。
如在前面所列为参考的专利申请中所述，交织器26的作用是实现以下三个步骤：
1.将Nc个各长为Nr个数据比特的编码数据比特块表示为一个具有Nr行为Nc列的矩阵；
2.按照
行置换Ir(K)＝[αrK+fc(I)]modNr
列置换Ic(I)＝[αcI+fr(K)]modNc
对这个矩阵的行和列进行置换，其中：Ir(K)表示一个行标为K的数据比特，K为一个从1至Nr的整数，αr为一个是整数的行置换参数，fc(I)为列标I的正值函数，I为一个从1至Nc的整数，Ic(I)表示一个列标为I的数据比特，αc为一个是整数的列置换参数，fr(K)为行标K的正值函数，而modNr和modNc分别表示模Nr和模Nc的算术运算；以及
3.从矩阵逐列得出经交织的数据比特。
步骤1可以稍加修改，使得一个给定的矩阵列数能适合不同的数据传送帧数。例如，矩阵列数Nc=8，而数据传送帧数可以是Nc/γ，其中γ＝1，2，4或8，因此矩阵具有Nr/γ行，而步骤3相应修改成每个无线电帧要读出矩阵的γ列。为了说明简明起见，以下假设γ＝1，Nc＝8。
对于步骤2，行置换参数αr选为小于[Nr/Iog2(Iog2(Nr))]的最大素数，列置换参数αc选为小于[Nc]的最大素数，函数fc(I)＝mI+[Nr+1]mod2，其中m为一个等于[Nr/Nc]，而函数fr(K)＝2K+[Nc+1]mod2符号。是指向下取整，而
Figure C20041006200700101
是指向上取整。可以理解，[Nr+1]mod2在Nr为奇数时等于0，而在Nr为偶数时等于1。同样，[Nc+1]mod2在Nc为奇数时等于0，而在Nc为偶数时等于1。这样，函数fc(I)和fr(K)中的这两部分就简化为在相应的Nr或Nc为偶数时加1。
如上所述，速率匹配在数据传送帧的长度大于无线电帧的长度时缩减(删除)一些冗余数据比特(由于有FEC编码块22而形成的比特冗余)，最大缩减比为无线电帧长的20％。相反，如果数据传送帧的长度小于无线电帧的长度，就重复传送帧中的一些比特，以达到速率匹配。希望速率匹配尽可能分开，使得缩去的比特之间相隔的距离最大，并且使得每个无线电帧内的缩去比特数均衡，也就是说，将缩去的这些比特均匀地分布在各无线电帧内，而且相隔距离最大。
在如图1所示的速率匹配块26配置在信道交织器28之前的情况下，可以采用如图2所示的已知速率匹配方法。
参见图2，对于每个分有Ni比特长的无线电帧，在方框40内确定一个整数y，y＝Nr-Ni。在需要缩减的情况下y大于0(正数)，在需要重复的情况下y小于0(复数)，而在既不需要缩减也不需要重复的情况下y等于0。在后一种情况下，流程就进至停止方框41。由图2所示的各个步骤可见，对于比特重复(y＜0，示于图2中的右分支)和对于比特缩减(y＞0，示于图2中的左分支)的处理基本上是相同的，除了用|y|和重复来代替y和缩减，因此下面仅对缩去情况进行详细说明。
如果y＞0，就需要在传送帧的Nr个比特中缩去y个比特，以产生无线电帧的Ni个比特。在这种情况下，在方框42，将一个参数e初始化为起始偏移eOS，它以任何对这个特定无线电帧来说是所需的方式确定；并将行计数γ初始化为1。在方框43，确定是否γ≤Nr。如果是，就在方框44将e的值减去2y。在后继的判决方框45确定是否e≤0。如果是，就在方框46将行γ内的这个比特缩减掉，再在方框47将e的值增加2Nr，在方框48将行计数器γ加1后，返回判决方框43。如果方框45的判决结果是否定的(即e＞0)，则经方框48将行计数器γ加1后返回方框43，而没有任何缩减或改变e值的操作。如果方框43的判决结果是否定的(即γ＞Nr)，就表明已经到达帧尾，因此流程进至停止方框41结束。
然而，在速率匹配块26配置在信道交织器28之后的情况下，速率匹配要对经置换(交织)的比特流进行，因此速率匹配问题就相当复杂。通常，信道交织和速率匹配过程的要求是不一致的。
具体地说，设计一个适当而又满足最佳化的在经信道交织处理后的比特矩阵内缩减或重复比特的速率匹配模式是一项非常复杂甚至是不实际的任务。本发明通过为交织前的矩阵提供一个适当而又满足最佳化的缩减或重复比特的速率匹配模式，再利用一个解交织或解码过程确定需在信道交织器的输出端缩减或重复的相应比特，从而避免了这一难题。这个过程由于解交织或解码过程能如下面将进一步说明那样用与交织过程完全相同的结构来实现因此更为方便。为了方便和清晰起见，在以下说明中将交织前(或者说解交织后)的比特矩阵称为自然矩阵NM，而将交织后的比特矩阵称为随机化矩阵RM。
图3示出了按照本发明的一个实施例设计的信道交织器28和速率匹配块26的实现情况。如图3所示，交织器28包括一个分为两半的工作存储器50，这两半以已知方式交替地保证读、写存储器，每一半存储矩阵内的NrNc个数据比特，这些数据比特与矩阵的逐行结构相应线性地写入存储器。模Nr的行计数器51根据时钟信号C1K进行计数，提供表示行标K的读数。计数器51的进位输出送至提供表示列标I的读数的模Nc的列计数器52。计数器51和52的读数K和I送至图3中虚线所围的地址编码器53。具体地说，列计数器52的读数送至分别还加有参数αc和m的乘法器54和55，相应产生分别表示αcI和mI的积，而行计数器51的读数送至分别还加有整数2和参数αr的乘法器56和57，相应产生分别表示2K和αrK的积。加法器58将乘法器54和56的输出相加，再根据Nc是偶数还是奇数有选择地相应加上1或0，而加法器58的输出由模运算功能块59变换成模Nc形式，从而完成上述的列置换。加法器60将乘法器55和57的输出相加，再根据Nr是偶数还是奇数有选择地相应加上1或0，而加法器60的输出由模运算功能块61变换成模Nr形式，从而完成上述行置换。模运算功能块59和61可以各包括比较和减法功能。功能块59和61的输出在读地址组合器62内组合成一个地址，用来从存储器50读出经交织的序列内的相应比特。如图3所示，读地址经如下面要说明的那样配置的开关63送至存储器50。
如果行数Nr是2的乘方，地址组合器62就能将模运算功能块61的输出作为送至存储器50的读地址的低位比特而将模运算功能块59的输出作为送至存储器50的读地址的高位比特，这相当于地址组合器62将功能块61的输出与Nr倍的功能块59的输出相加。
可能需要交织不是Nc整数倍的任意长度的帧内的数据比特。在这种情况下，将矩阵的行数选择成能纳入需交织的所有数据比特，而存储器50内的最后少数(少于Nc)存储单元不予写入。为了从经交织的数据比特中略去这些存储单元的数据比特，图3的交织器28还包括一个解码器64，用来检测地址组合器62的读地址输出中的这些存储单元的地址，一旦检测到就打开开关63，阻止从存储器50读这些存储单元中的数据。为了保证来自存储器50的经交织的数据比特具有恒定的数据输出率，图3的交织器28还包括一个由时钟信号CLK定时的FIFO(先进先出)存储器65，通过这个FIFO经交织的数据比特送至交织器的输出线66。FIFO 65在每个交织操作开始时予充填，具有足以容纳不读从而要略去的存储单元的数据比特的长度(例如最长达Nc个比特)。
线66上的经交织的数据比特送至也示于图3的速率匹配功能块26。这个速率匹配功能块包括还加有时钟信号CLK的速率匹配地址产生器70、地址分离器71、地址解码器72、缓存器73、比较器74和数据比特选择器75，将经速率匹配的数据输出加到线76上。与为保证交织器28具有恒定的数据比特率输出而配置FIFO 65类似，速率匹配功能块26也可以包括一个FIFO或其他缓存器(未示出)，用来保证输出线76输出的数据比特具有恒定的速率。
速率匹配地址产生器70按照为这个过程确定的缩减或重复模式在它的输出端产生每个缩减或重复比特在自然矩阵NM内的地址，如下面进一步要说明的那样。这个地址由地址分离器71分离为高有效位和低有效位部分，这操作为上述读地址组合器62的操作的逆操作。因此，如果行数Nr是2的乘方，地址分离器71就能简单地将产生器70输出的地址比特直接分离为高位比特和低位比特，相当于将来自产生器70的地址除以Nr，产生一个整数商和一个余数，分别构成地址分离器71的两个输出。
地址解码器72执行的是地址编码器53的逆操作。如前面所指出的那样，如果采用上述代数交织过程，解交织器的结构可以与交织器的结构完全相同，从而地址解码器72与地址编码器53完全相同。因此，在图3中没有详细示出地址解码器72的结构，它与图3中所示的地址编码器53的结构完全相同。可以理解，交织和解交织互补操作的这种结构相同的特征对于实现这些功能是相当有利的，可以使实现得到简化。
地址解码器72的输出经存储器73缓存后送至比较器74，与信道交织器28的行计数器51和列计数器52的当前读数K和I分别进行比较，在所比较的值相同时将一个选择器控制信号加到线77上。因此，每当线66上的比特需缩减或重复时就产生这样的选择器控制信号加到线77上。对于不需缩减或重复比特的其他时间，加在线77上的控制信号控制选择器75在时钟信号CLK的同步下将从线66送至选择器75的三个输入端的一个中间输入端(见图3)的比特送至它的输出线76。相反，每当需重复或缩减比特时，线77上的控制信号控制选择器75根据由加到选择器75的另一个控制输入P/R确定的需重复还是缩减将它的上输入端或下输入端(见图3)上的比特送至它的输出线。选择器75的上输入端与输出线76连接，以提供重复的比特，而选择器的下输入端没有连接，因此用于缩减比特。如前面所指出的那样，输出线76上的数据比特送至一个缓存器(未示出)，以使经交织和速率匹配的数据比特以恒定的输出数据比特率输出。
由于有速率匹配功能块26内解码器72所提供的地址解码，速率匹配地址产生器70能用以上结合图2所述方式通过普通矩阵地址直接确定所需的缩减或重复的模式，利用以所需方式确定的单个参数eOS优化这个模式。例如，这个参数可以按式eOS＝[2py+1]mod2Nr确定，其中，如前面所说明的那样，y为矩阵每列需缩减或重复的比特数，而p为矩阵的从0至7的列标(对于Nc＝8的情况)。
下面的表1、2和3详细示出了这个例子，按上述对8个名有10个比特的数据传送帧进行交织，要求达到最大缩减比20％，以产生各有8个比特的经信道交织和速率匹配的无线电帧(总共要在80个比特中缩减或删除16个比特)。因此，Nc＝8，而Nr＝10。表1例示了这80个从0编到79的数据比特逐行输入到一个行标K从1至10、列标I从1至8的10×8自然矩阵内的排列情况。
    1
    1     2     3     4     5     6     7     8
K     1     0     1     2     3     4     5     6     7
    2     8     9     10     11     12     13     14     15
    3     16     17     18     19     20     21     22     23
    4     24     25     26     27     28     29     30     31
    5     32     33     34     35     36     37     38     39
    6     40     41     42     43     44     45     46     47
    7     48     49     50     51     52     53     54     55
    8     56     57     58     59     60     61     62     63
    9     64     65     66     67     68     69     70     71
    10     72     73     74     75     76     77     78     79
表1
经上述那样信道交织后得到的随机化矩阵如下面的表2所示。
    1
    1     2     3     4     5     6     7     8
K     1     57     40     79     62     45     28     11     74
    2     35     18     1     64     23     6     69     52
    3     13     76     59     42     25     8     47     30
    4     71     54     37     20     3     66     49     32
    5     73     56     15     78     61     44     27     10
    6     51     34     17     0     39     22     5     68
    7     29     12     75     58     41     24     63     46
    8     7     70     53     36     19     2     65     48
    9     9     72     31     14     77     60     43     26
    10     67     50     33     16     55     38     21     4
表2
经上述那样速率匹配后，随机化矩阵每列缩减2个比特，共缩减16个比特，按速率匹配算法产生的模式得到的经缩减的随机化矩阵如下面的表3所示：
    1
    1     2     3     4     5     6     7     8
K     1     57     40     79     62     45     28     74
    2     35     18     1     23     6     69     52
    3     13     76     59     42     8     30
    4     71     37     20     3     66     49
    5     73     56     15     78     44     27     10
    6     51     17     0     39     22     5
    7     12     58     41     24     63     46
    8     7     70     53     36     19     65     48
    9     72     14     77     60     43     26
    10     67     50     33     55     21     4
表3
经信道交织和速率匹配的数据比特从表3中逐列读出，即按次序[57，35，…，51，7，67，40，…，26，4]读出。所缩减的比特是2，9，11，16，25，29，31，32，34，38，47，54，61，64，68和75，最大的缩减距离为9(25-16)，而最小的缩减距离为1(32-31)，这样小的最小缩减距离表明这个具体实例并不是最佳的，所希望的是最小缩减距离能比较大。可以理解，能采用许多其他确定这些参数特别是参数eOS的方式优化缩减过程。
如前面所指出的那样，希望第二交织器34的操作不影响第一交织器28所达到的性能。为此，最好第二交织器34减弱为只执行简单的混洗操作，交织具有不同的QoS的数据流，同时保持每个QoS数据流的第一交织器28达到的散布特性。
图4示出了能有益地用于交织通过图1中的业务多路复用器10提供的由各自业务块12如上面所述那样得出的两个由经交织的无线电帧构成的数据流的比特的比特混洗算法的流程图。假设一个具有各由N1个比特构成的帧的流为TQ1，另一个具有各由N2个比特构成的帧的流为TQ2，而N1≥N2，图4示出了流TQ2的比特怎样插入流TQ1的情况。
参见图4，最初，在方框82参数e初始化为N1，而计数器γ初始化为1.在方框83，确定是否γ≤N1，如果是，在方框84将e的值减小2N2.在下一个判决方框85确定是否e≤0，如果是，在方框86将流TQ2的下个比特插入流TQ1后，在方框87将e的值增大2N1，在方框88计数器γ加1，然后返回判决方框83。如果在方框85的判决结果是否定的(即e＞0)，就通过方框88将计数器γ加1后返回方框83，而没有任何比特插入或改变e值的操作。如果在方框83的判决结果是否定的(即γ＞N1)，这表示已经到达帧的结束处，于是程序进至停止方框81结束。
对于多于两个数据流的情况，对于后继的这些数据流递推地应用同样的过程。从以上的说明和图4所示情况可以看出，这个过程的各个步骤与图2的缩减和重复过程的步骤直接有关，使得实现这种递推混洗过程可以特别方便。
如上面所指出的那样，为达到所需速率匹配而对比特的缩减施加于由于由编码器22提供的FBC编码而具有冗余的数据比特。一种优选形式的编码是所谓的涡轮型(并置卷积)编码，经编码的数据比特包括称为系统数据比特S的输入数据比特本身以及由分别对输入数据比特和对经交织的输入数据比特进行操作的卷积编码器提供的奇偶校验比特P1和P2。在涡轮型编码器内通常缩减奇偶校验比特P1和P2，以提供一个速率满足要求的涡轮编码器。对于由涡轮型编码器构成的编码器22来说，必需保证后面的速率匹配功能块26不缩减任何系统比特S，而只缩减奇偶校验比特P1和/或P2。在需重复的情况下，业已确定，如果奇偶校验比特P1和P2的重复是系统比特S的重复的2或3倍左右，就可提供性能增益。
为此，在图5中示出了图1的配置中为了对由涡轮型编码所得的数据进行信道交织和速率匹配所作的修改部分。参见图5，构成FEC编码器22之一的涡轮型编码器示于虚线所围的方框90内。如所周知，它包括一个交织输入数据比特的涡轮型码交织器(turbo codeinterleaver)91和两个分别对交织前、后的输入数据比特进行操作从而产生奇偶校验比特P1和P2的卷积编码器92。输入数据比特也送至编码器的输出端，作为系统比特S。还可以有一个缩减块(未示出)，用来只选择某些奇偶校验比特P1和P2送至编码器输出端。
图5中示出的不是如前面所说明的那样的单个信道交织器，而是分别为系统比特流和奇偶校验比特流配置的各个信道交织器93。如图5所示，有三个信道交织器93，但可以理解，由于奇偶校验比特P1和P2的流能够合并在一起，因此只需配置两个信道交织器，一个负责系统比特流，而另一个负责奇偶校验比特流。图5中信道交织器93的其他输入表示多个信道的系统和奇偶校验比特流的多路复用，相应于图1中的多路复用器24。
信道交织器93后的速率匹配功能块示于虚线所围的方框94内。缩减功能块95只对经信道交织的奇偶校验比特流执行比特缩减，然而重复功能块96可以对奇偶校验和系统比特流执行比特重复，因此有一个选择器97示为相应耦合这些经信道交织的比特。缩减和重复可以是如前面所述的那样。可以理解，在这方面图5所示只是图解性地表示不对系统比特进行缩减的原理，而不是示出速率匹配功能的实际实现情况。也可以理解，例如，缩减和重复按需要只对奇偶校验比特流进行，以提供所需的速率匹配，而不对系统比特流进行任何的缩减或重复。
虽然以上说明对于其中所说明的各个过程涉及的是独立的功能和单元，但可以理解，在许多情况下这些过程能用一个或多个数字信号处理器或其他集成电路的功能来实现。
虽然以上对本发明的具体实施例作了说明，但可以理解，其中可加以种种修改、变化和调整，这并不偏离如在权利要求书中所给出的本发明的专利保护范围。

Claims (23)

1.一种通过删除包括系统比特和奇偶校验比特的编码数据比特而对并置卷积编码的数据进行交织和速率匹配的方法，所述方法其特征在于：
对系统比特与奇偶校验比特分别进行交织；
从经交织的奇偶校验比特中删除奇偶校验比特，提供速率匹配；和
不从交织的系统比特中删去任何系统比特。
2.根据权利要求1的方法，其中奇偶校验比特包括两个奇偶校验比特流，交织产生两个交织后的奇偶校验比特流，而删除奇偶校验比特的步骤包括，从每个交织后的奇偶校验比特流中删除奇偶校验比特。
3.根据权利要求1或2的方法，其中速率匹配也包括重复编码的数据比特，而重复编码数据比特包括：以比任何重复经交织的系统比特中的系统比特大的重复因子，重复经交织的奇偶校验比特中的奇偶校验比特。
4.一种通过删除包括系统比特和奇偶校验比特的编码数据比特对并置卷积编码的数据进行交织和速率匹配的装置，所述装置其特征在于：
对系统比特与奇偶校验比特分别进行交织的装置；和
一种装置，用来从经交织的奇偶校验比特中删除奇偶校验比特，而不从交织的系统比特中删去任何系统比特以提供速率匹配。
5.根据权利要求4的装置，其中编码数据包括两个奇偶校验比特流，用来分别产生交织的系统比特和奇偶校验比特的装置被配置成提供两个经交织的奇偶校验比特流，而用来删除奇偶校验比特的装置被配置成从每个经交织的奇偶校验比特中删除奇偶校验比特。
6.根据权利要求4或5的装置，还包括一种装置，用来以比任何重复经交织的系统比特中的一些系统比特大的重复因子，重复经交织的奇偶校验比特中的一些奇偶校验比特。
7.根据权利要求4或5的装置，还包括用来产生包括系统比特和奇偶校验比特的编码数据的并置卷积编码器。
8.一种通过删除包括系统比特和奇偶校验比特的编码数据比特，对并置卷积编码的数据进行交织和速率匹配的方法，包括步骤：分别交织系统比特和奇偶校验比特(93)，从交织的奇偶校验比特中删除奇偶校验比特，而不从交织的系统比特中删除系统比特，以此提供速率匹配。
9.一种通过删除包括系统比特和奇偶校验比特的编码数据比特对并置卷积编码的数据进行交织和速率匹配的方法，包括步骤：分别交织系统比特和奇偶校验比特(93)，和以比任何重复经交织的系统比特中的系统比特大的重复因子，重复经交织的奇偶校验比特中的奇偶校验比特，以此提供速率匹配。
10.一种交织包括系统比特和奇偶校验比特的交织和速率匹配方法，包括步骤：
交织编码数据以产生一个经交织的系统比特流和至少一个经交织的奇偶校验比特流；和
从所述至少一个经交织的奇偶校验比特流中删除奇偶校验比特而不从经交织的系统比特流中删除任何系统比特。
11.如权利要求10的方法，其中有两个经交织的奇偶校验比特流，并从每个所述经交织的奇偶校验比特流中删除奇偶校验比特以提供速率匹配。
12.如权利要求10的方法，还包括通过并置卷积编码产生编码数据的步骤。
13.根据权利要求10，11或12的方法，其中速率匹配也包括重复编码的数据比特，和其中重复编码的数据比特包括以比任何重复经交织的系统比特中的系统比特大的重复因子，重复经交织的奇偶校验比特中的奇偶校验比特。
14.一种用来交织和速率匹配包括系统比特和奇偶校验比特的编码数据的装置，包括
交织装置，它根据编码数据产生一个经交织的系统比特流和至少一个经交织的奇偶校验比特流；和
速率匹配装置，配置成删除该至少一个经交织的奇偶校验比特流的奇偶校验比特，而不删除经交织的系统比特流的系统比特，由此提供速率匹配。
15.根据权利要求14的装置，其中交织装置配置成产生两个经交织的奇偶校验比特流，而速率匹配装置配置成从所述两个经交织的奇偶校验比特流的每个中删除奇偶校验比特，来提供速率匹配。
16.根据权利要求14或15的装置，还包括一个并置卷积编码器，用来产生编码数据。
17.根据权利要求14或15的装置，还包括重复装置，用来以比任何重复经交织的系统比特中的系统比特大的重复因子，重复经交织的奇偶校验比特中的奇偶校验比特。
18.一种交织和速率匹配并置卷积编码数据的方法，包括交织所述编码的数据比特和通过缩减一些编码的数据比特来速率匹配该经交织的编码数据比特的步骤，其中编码数据比特包括系统比特(S)和奇偶校验比特(P1，P2)，其特征在于：
提供多个独立交织的数据流进行速率匹配，该独立交织的数据流包括一个有经交织的系统比特的数据流和至少一个包括交织的数据比特的数据流；速率匹配步骤包括缩减只来自包括经交织的奇偶校验比特的该至少一个流的比特。
19.权利要求18的方法，其中经交织的奇偶校验比特流是在交织步骤产生的，而速率匹配步骤包括缩减来自包括交织的奇偶校验比特的两个数据流的奇偶校验比特。
20.一种交织和速率匹配并置卷积编码数据的方法，包括交织所述编码的数据比特和通过重复一些编码的数据比特来速率匹配该经交织的编码数据比特的步骤，其中编码数据比特包括系统比特(S)和奇偶校验比特(P1，P2)，其特征在于：
提供多个独立交织的数据流进行速率匹配，该独立交织的数据流包括一个有经交织的系统比特的数据流和至少一个包括交织的数据比特的数据流；速率匹配步骤包括以比任何重复经交织的系统比特中的系统比特大的重复因子，重复包括经交织的奇偶校验比特的该至少一个数据流的奇偶校验比特。
21.一种用来交织和速率匹配并置卷积编码数据比特的装置，包括用来交织编码的数据比特的交织装置(93)和用来缩减一些该交织的编码数据比特的速率匹配装置(94)，其中该编码的数据比特包括系统比特(S)和奇偶校验比特(P1，P2，)，其特征在于：
该速率匹配装置配置成接收多个分别交织的比特流，该比特流包括一个包括经交织的系统比特的数据流和至少一个包括经交织的奇偶校验比特的数据流，和该速率匹配装置用来只缩减来自所述至少一个包括经交织的奇偶校验比特的数据流。
22.根据权利要求21的装置，其中交织装置(93)配置成产生两个包括交织的奇偶校验比特的数据流，而速率匹配装置(94)配置成缩减来自包括经交织的奇偶校验比特的两个数据流。
23.一种用来交织和速率匹配并置卷积编码数据比特的装置，包括用来交织编码的数据比特的交织装置(93)和用来重复一些该交织的编码数据比特的速率匹配装置(94)，其中该编码的数据比特包括系统比特(S)和奇偶校验比特(P1，P2，)，其特征在于：
该速率匹配装置配置成接收多个分别交织的比特流，该比特流包括一个包括经交织的系统比特的数据流和至少一个包括经交织的奇偶校验比特的数据流，和该速率匹配装置用来重复以比任何重复经交织的系统比特中的系统比特大的重复因子，重复包括经交织的奇偶校验比特的该至少一个数据流的奇偶校验比特。
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