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CN1326323C - 多相比较器 - Google Patents

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CN1326323C CNB02823099XA CN02823099A CN1326323C CN 1326323 C CN1326323 C CN 1326323C CN B02823099X A CNB02823099X A CN B02823099XA CN 02823099 A CN02823099 A CN 02823099A CN 1326323 C CN1326323 C CN 1326323C
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Abstract

本发明关于一具有一第一差动级(2)与一再生级(4A、4B)的多相比较器，该第一差动级(2)在一第一时钟相位中放大一输入信号并将其传输给一负载元件(5A)，以及该再生级(4A)进一步放大该输入信号。为了增加有效比较相位，建议提供一第一开关电路布线(3)，其可任选地将该第一差动级(2)的输出(AM、AP)连接至多个负载电路(5A、5B)的输入(RMi、RPi)；至少两个连接到负载电路(5A、5B)及开关电路布线(3)的再生级(4A、4B)；与一时钟控制的第二开关电路布线(6)，用于将一可连接与可断开操作电流馈送给该至少两个再生级(4A、4B)，以这样一种方式驱动第一与第二开关电路布线(3、6)诸开关，使得该再生级(4A、4B)以一种时间偏移的方式工作。

Description

多相比较器
技术领域
本发明涉及一种多相比较器电路。更具体地说，本发明涉及用于在吉赫兹范围内进行信号评估的多相比较器电路。
背景技术
一已知比较器的一个一般的比较器拓扑示于图1。该比较器包括一电流源M1，该电流源M1在每种情况下可通过一开关电路布线M2A、M2B，交替地与两个差动级2，4之一连接。该第一差动级2包括晶体管M3A、M3B，以及用于放大在一第一时钟相位出现于信号输入IM、IP的差动信号的服务。该出现于节点A、B处的已放大的差动信号，最后在第二时钟相位通过第二差动级4进一步放大，该第二差动级4包括晶体管M4A、M4B。
该时钟相位由具有晶体管M2A、M2B的开关电路布线3指定。该时钟信号在第一时钟相位是CLK＝1，CLKB＝0，在第二时钟相位是CLK＝0，CLKB＝1。
在文献中通常称该第一时钟相位为“采样相位”，以及称该第二时钟相位为“再生相位”。因而，该第二差动级也通常被称为再生级。
在其输出A，B处，该差动级2，4连接至一公共负载元件5。该负载元件5可包括两个电阻，例如，如图1a所示。在一比较器现行的CMOS实现情况下，可向该负载元件5提供工作于三极管区的PMOS晶体管，如图1所示。在这种情况下，向PMOS晶体管的门终端提供一适合设置该工作点的电压。
在图1c中，该负载元件5包括交叉连接的PMOS晶体管。作进一步变化，例如图1a与图1b所示的一并联电路同样可作为负载元件5。
此比较器拓扑的缺点为，在相对高的时钟频率处，特别是几个吉赫兹时，因为再生级进一步放大出现于节点A与B间微弱差动信号的再生过程所需时间，在频率升高时变得更短，误码率大大上升。甚至使用该开关元件的优化尺寸，从再生时间常数τ可得出一个基本速度限制
其中C是该比较器节点A、B之一的电容，gm是该再生级4的晶体管M4A、M4B的跨导。
该再生时间常数τ同样可理解为一给定半导体制程的工艺常数。虽然该最小再生时间常数可由一给定制程的最佳电路措施获得，但是其不能得到进一步改善，因而代表着根据图1所示的该比较器的工作速度的一个基本限制。
在再生相位中，该比较器A、B节点处的电压差Vab依照
Figure C0282309900052
规律升高。其中Bbeg是源自该再生相位初始端节点A、B处的放大相位的电压差，而treg是该再生相位的持续时间。
一数字开关级通常安排在如图1所示该比较器的下游。误码发生于当该再生相位已消逝后，而Vab还未变大到可靠地转换连接在下游的数字开关级之时。后者(数字开关级)通常是一个RS触发器，其输入端需要置位/复位脉冲具有充分大的幅值及充分长的持续时间，否则该触发器不转换或不呈现一个亚稳状态。在这两种情况下，一个不正确的决定因而可导致误码。
这些误码原则上可仅通过选择再生时间treg大大高于再生时间常数τ来避免，实际上一般通过一个10-15的因子来控制，该因子在特定要求的系统中甚至要更高。因此，对于一个给定误码率及一给定半导体制程，因为受treg＞10…15τ的选择限制，所以不可超越该比较器的一特定时钟速率。
许多当代通信系统在吉比特/秒范围的数据速率范围内，遭遇此技术上强加的限制。甚至需要比较器可在吉赫兹时钟频率范围内，以非常低的误码率工作。用如图1所示的已知比较器电路，甚至在当代用以100纳米通道间隔的CMOS制程情况下，所需时钟速率例如4吉赫兹往往都达不到，或仅可用一通常不可接受的高误码率达到。
一个可能的输入信号时钟速率为几个吉赫兹的比较器，如图2所示。在这种情况下，这里图1中两个(也可更多个)比较器并联工作，每种情况都用反相时钟CLK，CLKB，使得对于时钟CLK的同一时钟速率，导致一个双倍有效比较速率，在n个比较器情况下，导致一个n倍有效比较速率。
完全可以使用一个多重比较器的此实施例，但出现了许多问题。第一个问题是第一差动级2的重复意味着输入节点IM、IP上的电容性负载也加倍。同样为了获得相同信号带宽，结果电流必须大于双倍的前级电流。实际上，这通常导致了一不可接受的功率消耗。
第二个问题是带有晶体管M3A、M3B与M3A’、M3B’的双数个第一差动级2，2’的实际上通常总是不同的偏移电压，造成在采样信号频谱中一时钟频率音频上升。特别是当这样一个比较器用在一快速模数(A/D)转换器，例如一个闪存ADC，因此削弱了该ADC(模数转换器)的所谓SFDR(“无失真动态范围”)。
发明内容
所以本发明的目的是提供一个比较速率大大提高同时避免了上述缺点的比较器。
本发明的本质概念在于提供给该比较器多个再生级，该多个再生级并联连接并由一第一开关电路布线与一第二开关电路布线驱动，该并联再生级以这种方式驱动，使其以一种时间偏移方式工作。
如此一多相比较器电路因而包括：
-一第一差动级，将该信号输入馈送给它，
-一第一开关电路布线，其可任选地将该第一差动级的输出连接至多个负载电路的输入，
-至少两个再生级，每一再生级连接至其中一个负载电路与第一开关电路布线上，
-一个时钟控制的第二开关电路布线，其目的是为了将一可连接及可断开的操作电流馈送给至少两个再生级，
-该第一与第二开关电路布线的开关，以这样一种方式驱动，使得该再生级以一时间偏移方式工作。
按照本发明的一个较佳具体实施例，提供一个用于供应给该比较器的电流源，其中该电流源连接至第一差动级的一公共参考点。
较佳地，该第一或第二开关电路布线包括多个充当时钟控制开关的晶体管，该晶体管较佳地由一第二电流源供电。
在带有两个再生级的比较器电路的一个具体实施例中，较佳地，该第一与第二电路布线用自一个单一时钟信号所产生的两个时钟相位来计时。该两个时钟相位较佳地由该时钟信号与其反相信号生成。
按照本发明一个较佳的具体实施例，该第一或第二开关电路布线的开关可作为MOS晶体管形成，特别可作为NMOS晶体管形成。
在具有两个再生级的比较器电路的一个具体实施例中，较佳地，该第一与第二开关电路布线的开关由至少两个不交迭的时钟相位计时，使得该第一差动级的输出永远仅连接至一个负载元件。
在具有三个或更多个再生级的比较器的一个具体实施例中，较佳地，该第一与第二开关电路布线的开关由三个或更多交迭的时钟相位计时，使得该第一差动级的输出偶尔同时连接至两个或更多个负载元件。
较佳地，该再生级的输出信号通过一个门电路传递到一个公共存储单元，例如一个RS触发器，从而使得在输出处，一比较器结果以一个有效比较速率出现，该比较速率由各差动级与再生级的比较速率总和计算出来。
为了获得甚至更高的有效比较速率，较佳地，该再生级的输出信号通过门电路成组组合，并传递到多个存储单元，因而在输出处，该比较结果以一个对应于一部分有效比较速率的速度出现。
较佳地，该门电路具有一个稳定电路，其目的是稳定一信号电平，特别是门电路中惯有的，并将馈送给该存储单元的低电平信号。
较佳地，该门电路包含多个晶体管，该多个晶体管的控制输入连接至该再生级的输出。
在对比较速率要求特别严格的情况时，也可能为每一再生级提供一专用的存储元件。
附图说明
本发明以下将参照附图示例作更加详细的解释，其中：
图1显示一按照现有技术的比较器；
图1a、1b、1c显示一负载元件的示范性具体实施例；
图2显示一多相比较器的一个可能具体实施例；
图3显示一根据本发明的一示范性具体实施例的一多相比较器的较佳具体实施例；
图4显示一根据本发明的一多相位比较器的一具体拓扑的示范性具体实施例；
图5显示在如图3所示比较器的节点处的信号轮廓图；
图6显示在如图4所示比较器不同节点处的信号轮廓图；
图7显示在如图4所示比较器不同节点处的信号轮廓图；
图8显示在如图4所示比较器不同节点处的信号轮廓图；以及
图9显示一包括复位信号在内的整个时钟系统的纵览。
具体实施方式
关于图1与图2的描述，参考该描述的介绍。
图3显示一多相比较器的一较佳具体实施例，其具有一第一差动级2(输入差动级)，与多个交叉并联连接的差动级4A、4B(再生级)。该差动级2、4A、4B由一电流源M1供电，该电流源连接至该输入差动级2的一公共参考节点VSB。在该具体实施例中，该信号输入IM、IP传输至该输入差动级2。在当前这种情况下，该输入信号IM、IP出现于两个NMOS晶体管M3A、M3B的控制输入端。
电流源1，这里以一NMOS晶体管形式图示出来，工作时用一时钟VGN1设置其工作点。
该多相比较器进一步包括一第一开关电路布线3，其具有多个担当时钟控制开关的晶体管M5A-M5D，其中该晶体管可任选地将该输入差动级2的输出节点对AM、AP连接至两个负载电路5A、5B的输入节点RP1、RM1与RP2、RM2。
一方面，该再生级4A、4B分别连接至第一开关电路布线3的两个开关M5A、M5C与M5B、M5D，另一方面，其连接至一相关联的负载电路5A、5B(节点RP1、RM1与RP2、RM2)。
该两个交叉连接差动级4A、4B分别包括两个NMOS晶体管M4A、M4B与M4A’、M4B’。该两个交叉连接差动级由一电流源7供电，在该电流源7与该再生级4A、4B之间提供一个第二开关电路布线，该开关电路布线可连接与断开该再生级4A、4B的操作电流。
该第二开关电路布线6包括一分立的晶体管M7A、M7B，其担当每个再生级4A、4B的开关作用。
为了解释该比较器的功能，下面参考图5。
图5中央显示两相位操作节点RP1、RM1的信号轮廓图。两个时钟相位之间具有本质区别，称为“采样相位”A与“再生相位”R。在采样相位A中，呈现于输入IM、IP处的差动信号首先传输至节点RM1、RP1。在此情况下，第一开关电路布线3的开关M5A、M5C以低阻抗方式切换，维持如下等式恒为真：PH1＝CLK＝1。
在再生相位R的开端，因此节点RM1、RP1处出现一相对小的信号，(由于幅值小其在信号轮廓图中根本不可辨别)，该信号最终在再生相位R中，由交叉连接差动级4A放大，如图5所示。在这种情况下，如下等式恒为真：PH1＝CLK＝0及/PH1＝CLKB＝1。
在图3中，第一开关电路布线3与第二开关电路布线6的时钟控制开关M5A、M5D与M7A、M7B的切换时钟，由PH1、PH2、PH3、/PH1、/PH2、/PH3表示。一时钟相位CLK及其补CLKB满足所述再生级4A、4B与负载电路5A、5B的两个设计。为了简要说明如何将本发明的原理通过相应提供更多开关晶体管扩展为任意多个负载元件5A、5B与交叉连接差动级4A、4B，已对第三时钟相位PH3与/PH3作了描述。
在此情况下，该时钟相位PHx可假定任意相位角彼此相关并且不相交迭或相互交迭。在至少三个相互交迭时钟相位情况下，从有益意义上讲，结果是将源自节点AN、AP的放大输入信号同时连接至多个负载元件5A、5B，这将导致一个插值，因为偏离了负载元件5A、5B，因此导致其在频谱中减小了音频。
若所阐述的多相比较器仅为两相位设计，则一个单一时钟信号CLK及其补信号CLKB足够形成两个所需时钟相位PH1、PH2。在这种情况下，下列关系式恒为真：PH1＝CLK、PH2＝CLKB、/PH1＝CLKB、/PH2＝CLK。
该时钟CLK与CLKB也在图5中阐明，其中可看到其轮廓图沿全然相反方向移动。
图5中最上面的曲线图显示了双相位情况下节点RP2、RM2处信号的瞬时轮廓图。若由CLK＝PH1指定的时钟信号为高，该输入差动级2的输出节点对AN、AP通过担当开关作用的晶体管M5A、M5B，连接至负载电路5A的节点RM1、RP1。其已放大的输入信号IM、IP因而传输至节点RM1、RP1。在该曲线图中，该信号具有一小得不可辨认的幅值。
然后若由CLK＝PH1指定的时钟信号变低，担当开关的晶体管M5A、M5C关掉。同时，逆时钟信号CLKB变高，且交叉连接的差动级M4A、M4B通过晶体管M7A接收一来自电流源M6的操作电流，该晶体管M7A由信号CLKB＝/PH1再生操作起点接通，在该曲线图中，后者可由如下事实看出：节点RP1、RM1处电压叉开并在再生时间内达到事实上的全逻辑电平。
而现在在节点RM1、RP1处给定CLK＝PH1＝0＝低，该再生操作发生，该输入差动级2的输出节点AM、AP通过担当开关的晶体管M5B、M5D，连接至第二负载电路5B的节点对RM2、RP2。从而在那里给出放大后的输入信号IM、IP。
然后若由CLK＝PH1所指定的时钟信号再次变高，已放大输入信号通过该开关M5A、M5C再次传输至节点对RM1、RP1。通过由CLK＝/PH2接通的晶体管M7B，然后源自电流源M6的操作电流馈送给交叉连接的差动级M4A’、M4B’，于是该再生过程在节点RM2、RP2处发生。
在所提议的比较器电路中，由于有效比较速率可相应增加，使得采样(放大)相位与再生相位因而分布于至少两个再生级4A、4B与负载元件5A、5B之间。
通过使用一多相位时钟系统，与对应多重开关M5X，与负载5X，与再生级4X，可依照时钟相位数倍乘放大相位或再生相位时间周期。
在输入节点IP、IM处不会发生电容的倍增，因为输入差动级2本身未倍增。既然已给定适当电路大小，则有效偏移电压的最大比例本质上由输入差动级门限电压的差来决定，该分布不会导致频谱中的有害音频，或者说有害音频小得足以忽略不计。
图4显示了一个本发明的实际具体实施例，其中图3中所述的该多相比较器在KOMP块中实现，更多功能块REC、Gating与RSFF完善了用于一具有一高时钟速率的通信系统的该比较器。也可包含在某种意义上场合特定的其他不同附加功能块。
功能块RES包含一系列复位晶体管8，其在较慢时钟频率时也可省略，并且该晶体管使能节点RMi、Rpi的一预先定义的复位。结果会擦除电路中任何先前历史的记忆，使得在放大相位期间，节点RPi、RMi的沉降时间也可不完全，因为先前再生操作的残余，不会立即引起几个剧烈信号恶化。
功能块Gating的作用是，为一下游的存储元件RSFF，将节点RPi、RMi处的信号带到全逻辑电平，并为了将这些信号连接至下游的RS触发器14，允许及时分别选择合适点。
可见，功能块Gating包含多个晶体管11，再生级4的输出信号RMi、RPi输送至该晶体管11的控制输入。最后，在节点Si、Ri处，以一相当大的信号电平，生成预定供给连接于下游的RS触发器的信号。为确保在一节点Si、Ri处的低电平不为扰动影响，提供一具有多个晶体管的稳定电路9，其可将该扰动趋散至地。为此目的在门终端VGN2处设置一电压，使该稳定电路9的该晶体管可自节点Si、Ri处汲取一电流，该电流小于源自接通晶体管11的电流，且小得足以防止节点Si、Ri处的波动。
图6与图7的每种情况，分别阐明整个电路的二分之一个相关信号。
图8显示该比较器的最终输出信号LP、LM如何组成，并且也显示该信号CLK、GateB1、CLKB、GateB2是一具有较的有效比较速率大大降低的四相位时钟。这一四时钟相位可源自一环形振荡器例如PLL(相同步逻辑)。
最后，图9显示了包括该复位信号在内的整个时钟系统的纵览图。后者可源自该四相位时钟，在每种情况由合适信号的组合连接；若适当在块RES中的复位晶体管8在每种情况中也可由两个串连连接晶体管替代，其自四相位时钟连接至相应信号。
在图4所示的示范具体实施例中，源自该再生级4A、4B的信号由一单独的RS触发器组合起来，以形成具有一有效比较速率的信号，在较高时钟速度时，每种情况仅将该信号的一子集通过一个门电路输送到多个RS触发器之一，并以并行方式进一步实现信号处理，会更加有利。
在对时钟速度要求非常严格的情况下，应给每一再生级4A、4B的输出信号RMi、RPi提供一专用的RS触发器14。
最后也应提及的是，一互补比较器电路可通过互换供应电压VDD、VSS与互换该晶体管的极性来实现。
参考符号表
1电流源
2第一差动级
3第一开关电路布线
4A，4B再生级
5A，5B负载电路
6第二开关电路布线
7第二电流源
8复位门
9稳定电路
10开关
11晶体管
12反相器，逆变器
13门电路
14 RS触发器
IM，IP输入信号
PH1-PH3时钟信号
AM，AP第一差动级的输出节点
RMi，RPi再生级的输出节点
M1，M6晶体管
M5A-M5D第一开关电路布线的晶体管
M7A，M7B第二开关电路布线的晶体管
M3A，M3B第一差动级的NMOS晶体管
VSB公共参考节点
M4A，M4B再生级的晶体管
CLK，CLKB时钟信号
Si，Ri内部节点

Claims (10)

1.多相位比较器电路，包括：
(a)一第一差动级(2)，向其馈送信号输入(IP、IM)，
(b)一第一开关电路布线(3)，其具有多个时钟控制的开关(M5A、M5B、M5C、M5D)，其中所述第一开关电路布线(3)可任选地将该第一差动级(2)的输出(AM、AP)连接至多个负载电路(5A、5B)的输入(RM1、RP1；RM2、RP2)，
(c)至少两个再生级(4A、4B)，其分别具有两个交叉耦合的晶体管(M4A、M4B、M4A’、M4B’)，其中所述再生级(4A、4B)连接至该负载电路(5A、5B)与该第一开关电路布线(3)，以及
(d)一第二开关电路布线(6)，其具有多个时钟控制的开关(M7A、M7B)，其用于将一可连接与可断开的操作电流馈送给所述至少两个再生级(4A、4B)，
(e)该时钟控制的第一与第二开关电路布线(3、6)的开关(M5A、M5B、M5C、M5D、M7A、M7B)，以这样一种形式被驱动而使得该再生级(4A、4B)按时间偏移方式工作。
2、根据权利要求第1项所述的多相位比较器电路，其特征在于，该第二开关电路布线(6)的时钟控制的开关是多个晶体管(M7A、M7B)，这些晶体管由一第二电流源(7)供电。
3、根据权利要求第1项所述的多相位比较器电路，其特征在于，该第一与第二开关电路布线(3、6)由从一个单一时钟信号(CLK)产生出的两个时钟相位，也就是时钟信号(CLK)及其逆时钟信号(CLKB)，来计时。
4、根据权利要求第1项所述的多相位比较器电路，其特征在于，该第一与第二开关电路布线(3、6)的开关(M5A-M5D、M7A-M7B)以MOS晶体管方式形成。
5、根据权利要求第1项所述的多相位比较器电路，其特征在于，该第一与第二开关电路布线(3、6)的时钟控制的开关(M5A-M5D、M7A-M7B)用至少两个不交迭的时钟相位来计时，使得第一差动级(2)的输出(AM，AP)永远只连接在一个负载元件(5A、5B)上。
6、根据权利要求第1项所述的多相位比较器电路，其特征在于，该第一与第二开关电路布线(3、6)用多于两个交迭的时钟相位来计时，使得第一差动级(2)的输出(AM、AP)偶尔同时连接至两个或更多个负载元件(5A、5B)上。
7、根据权利要求第1项至第6项之一所述的多相位比较器电路，其特征在于，该再生级(4A、4B)的输出信号通过一门电路(13)传输至一公共存储单元(14)，在其输出处比较结果以一对应于有效比较速率的速度呈现出来。
8、根据权利要求第1项至第6项之一所述的多相位比较器电路，其特征在于，该至少两个再生级(4A、4B)的输出信号通过一个门电路(13)传输至多个存储单元(14)，在其输出处比较结果以一对应于有效比较速率分数的速度呈现出来。
9、根据权利要求第7项所述的多相位比较器电路，其特征在于，该门电路(13)具有一稳定电路(9)，其目的是为了稳定所馈送给该存储元件(14)信号的电平。
10、根据权利要求第7项所述的多相位比较器电路，其特征在于，该再生级(4A、4B)的输出(RM1、RP1；RM2、RP2)分别连接到该门电路(13)的一晶体管(11A、11D)的一控制输入上。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7323911B2 (en) * 2005-11-21 2008-01-29 Macronix International Co., Ltd. Differential sense amplifier circuit and method triggered by a clock signal through a switch circuit
TWI332760B (en) * 2006-12-12 2010-11-01 Realtek Semiconductor Corp Latch
US7633317B2 (en) * 2007-05-17 2009-12-15 Analog Devices, Inc. High-side current sense circuit with common-mode voltage reduction
US20100001788A1 (en) * 2008-07-06 2010-01-07 Barth Jr John E System to evaluate charge pump outputs and associated methods
CN103560792B (zh) * 2013-10-11 2016-11-09 华为技术有限公司 一种比较器以及模数转换器

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2000027031A1 (fr) * 1998-10-30 2000-05-11 Hitachi, Ltd. Bascule et circuit integre a semi-conducteurs
US6140845A (en) * 1998-12-04 2000-10-31 The Texas A&M University System Pseudo-dynamic differential flip-flop
US6188636B1 (en) * 1997-09-19 2001-02-13 Infineon Technologies Ag Circuit configuration for data storage
US20010015665A1 (en) * 1999-11-30 2001-08-23 Choi Young Bae Synchronous type flip-flop circuit of semiconductor device

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS621191A (ja) * 1985-03-11 1987-01-07 Nec Ic Microcomput Syst Ltd 信号出力回路
FR2628228B1 (zh) * 1988-03-04 1990-09-14 Thomson Composants Milit Spaci
JPH08335860A (ja) * 1995-06-08 1996-12-17 Mitsubishi Electric Corp 差動ラッチ回路
US5748020A (en) * 1996-02-02 1998-05-05 Lsi Logic Corporation High speed capture latch
US6340899B1 (en) * 2000-02-24 2002-01-22 Broadcom Corporation Current-controlled CMOS circuits with inductive broadbanding

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6188636B1 (en) * 1997-09-19 2001-02-13 Infineon Technologies Ag Circuit configuration for data storage
WO2000027031A1 (fr) * 1998-10-30 2000-05-11 Hitachi, Ltd. Bascule et circuit integre a semi-conducteurs
US6140845A (en) * 1998-12-04 2000-10-31 The Texas A&M University System Pseudo-dynamic differential flip-flop
US20010015665A1 (en) * 1999-11-30 2001-08-23 Choi Young Bae Synchronous type flip-flop circuit of semiconductor device

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