CN1321500C - 一种高速同步计数器 - Google Patents

Abstract

一种高速同步计数器，具有计数信号输入线和n位计数级，n≥2，计数信号输入线连接到所述的各级计数器的计数信号输入端，其特征是：每位计数器中都具有一个计数电路和至少一个计数预置装置，计数电路具有至少一个计数预置输入口，每一个计数预置装置具有至少两个输入端和至少一个输出端，计数预置装置的输入端与本级计数器的输出及它的全部前级计数器的输出连接，计数预置装置的输出端接本级计数器的计数预置输入口。

Description

一种高速同步计数器

技术领域

本发明属于数字电路领域，特别是提供一种高速同步计数器，它能够提高计数速度和同步精度。

背景技术

常用的计数器采用前一级计数器的输出作为后一级计数器的计数输入，各级计数器以串联的形式连接，计数器的总延迟等于各级计数器的延迟的和，各级计数器的状态的变化是不同步的。该类计数器仅适用于对计数速度和同步计数要求不高的应用，其典型电路如7493芯片采用的电路。

美国专利3,943,478和4,679,216公开了一种累进门控所有前面各级的输出信号使其传播到后一级的输入信号上的同步二进制计数器。然而，各级的重复使用，使门控中所用的“与非”门的输入端复杂化，这对计数器电路的集成化是不利的。美国专利4,037,085介绍了一种监视各级电流来确定后一级的状态的计数器。但因进位信号从第一级传到第二级的传输时间，使工作速度的效率未能令人满意。94118088.3用一个电路接收前一级计数器的输出信号和低位计数器产生的低位进位信号，从而产生下个进位信号加到至少一个后一级计数器上，以提高根据前一级产生的进位信号进行一信号的串行传输操作的电子电路中该信号的传输速率，其计数速度仍然不能快。

现有的高速同步计数器采用将相关的前级计数器的输出作为逻辑装置的控制信号，逻辑装置的输出信号和输入线的时钟信号输入到转换装置，控制输入线的时钟信号脉冲是否可到达后一级计数器，使得后一级计数器状态变化，参考文献见96105127.2。96105127.2的高速同步计数器电路的核心是采用前级计数器的输出作为控制信号，控制输入线的时钟信号是否可到达后一级计数器，控制对象是输入线的时钟信号。96105127.2的高速同步计数器电路由于其各级之间采用的是串联方式，即前一级的逻辑装置的输出将作为后一级的逻辑装置的输入，后一级的逻辑装置的输出与前面各级的计数器的状态有关。由于每一级逻辑装置都有一定的时间延迟，前面各级的计数器的状态需要经过各级逻辑装置才能达到本级逻辑装置，当计数器位数多或输入线的时钟的频率很高时，由于逻辑装置的延迟，本级逻辑装置还未达到应有的稳定状态时，输入线的时钟就已经到达，计数器将出现不稳定或漏计数。计数器的位数越多，所能达到的最高计数频率就越低。96105127.2的高速同步计数器电路另外一个问题是其计数器的性能取决于输入线的时钟频率，图1是输入线的时钟频率为5MHz时的实施例1和实施例2的各位计数器输出波形；图2是输入线的时钟频率为50MHz时的实施例1和实施例2的各位计数器输出波形；图3是输入线的时钟频率为100MHz时的实施例1和实施例2的各位计数器输出波形。图中fin为输入线的时钟波形，Q1为计数器1的输出波形，q2为计数器2的输出波形，Q3为计数器3的输出波形，Q4为计数器4的输出波形，Q5为计数器5的输出波形。由图1可以看出，当输入线的时钟频率不高时，该方案已失去了计数的功能，以及各级计数器的状态的变化的延迟。由图2可以看出，当输入线的时钟频率较高时，该方案的第二计数器的输出不是期望状态。由图3可以看出，当输入线的时钟频率在合适的范围内，该方案的计数器的输出才是期望状态。

96105127.2的高速同步计数器电路的问题概括如下：

计数状态串行传递，当计数器级数多时，总延迟时间较长；输入线的时钟频率只能在一定的范围内，既不能太高，也不能太低，该频率范围取决于电路器件的速度，不同速度的器件的频率范围是不一样的；各计数器计数的同步速度较低。该计数器不能适用于高速计数，并高速读出的应用，如高速计时器。该计数器也不能用于输入线的时钟脉冲间隔在较宽范围变化的应用，如随机计时器。

发明内容

本发明的目的就是为解决上述背景技术存在的问题，采用新的计数方案，提供一种能够适应更宽的输入线的时钟频率范围的高速同步计数器。

本发明的技术方案是：一种高速同步计数器，具有计数信号输入线和n位计数级，n≥2，计数信号输入线连接到所述的各级计数器的计数信号输入端，其特征是：每位计数器中都具有一个计数电路和至少一个计数预置装置，计数电路具有至少一个计数预置输入口，每一个计数预置装置具有至少两个输入端和至少一个输出端，计数预置装置包括至少一个与门电路、至少一个或门电路或至少一个非门电路，计数预置装置中的与门电路的输入端与计数器的输出连接，计数预置装置中的与门电路的输出端与计数预置装置中的或门电路的输入端连接，计数预置装置中的或门电路的输出连接计数电路输入端或者通过非门电路连接计数电路输入端，计数预置装置的输入端与本级计数器的输出及它的全部前级计数器的输出连接，计数预置装置的输出端接本级计数器的计数预置输入口。

如上所述的高速同步计数器，其特征是所述的各级计数器当前的输出状态，在下一个计数信号输入线信号有效前，输入到相应的计数器的计数预置装置，计数预置装置根据输入产生相应的计数器在下一个计数信号输入线信号有效时所应输出的状态。

如上所述的高速同步计数器，其特征是所述的计数预置装置的输出状态，在下一个计数信号输入线信号有效时，被置于本级计数器的输出端。

如上所述的高速同步计数器，其特征是所述计数预置装置由逻辑电路组成，逻辑电路包括至少一个与门电路或至少一个或门电路；

如上所述的高速同步计数器，其特征是：

所述的高速同步计数器可以将多块上述计数器进行级联形成更长的计数器；

级联的后一计数器块的第一级计数器的计数预置装置的一个输入端与级联的前一计数器块的最后一级计数器的计数预置装置相连，其另一个输入端与级联的前一计数器块最后一级计数器的输出端相连。

本发明的高速同步计数器包括计数信号输入线，用以输入计数输入信号；至少两级计数单元，用以根据计数输入信号产生多位计数值；各级计数单元均具有一个计数器和一个计数预置装置；计数预置输入口用以预置计数器中的低位计数级单元，在下一个计数输入信号有效时的输出状态。

各级计数单元的计数器的计数预置输入口连接的计数预置装置，根据本位计数器和它的高位的各计数器的输出状态，产生下一个计数输入信号有效时的本位计数器的预置状态。在下一个计数输入信号有效时，各位计数器同时将本位计数器的输出状态置为本位计数器的计数预置装置预置的状态。在各位计数器的本次计数状态稳定后，各位计数器的计数预置输入口连接的计数预置装置，根据当前的本位计数器和它的高位的各计数器的输出状态，产生新的本位计数器的计数预置装置的输出。

由于各计数器的输出状态是在计数输入信号有效前就已经预置好了，所以在计数输入信号有效时，各位计数器可以实现同时的输出状态的转换。各位计数器的计数预置装置的延迟时间是一致的，并且是并行运行的，所以对于同样速度的器件，本发明可以达到更高的计数速度和同步精度，而且计数输入信号频率范围更宽，并且可用于计数输入信号的间隔是随机的应用。

本发明最多可以直接连接的计数器位数，取决于计数器输出端的负载驱动能力，即可以驱动的计数预置装置个数。对于更多位数的计数器应用，可以采用级联方式予以扩展。扩展连接的计数预置装置的总延迟时间比级联的前块计数预置装置的延迟时间多一级门电路的延迟时间。

下面将结合实施例对本发明的原理及特性，以及对于级联扩展的应用和延迟的影响，做进一步的说明。

附图说明：

图1：输入线的时钟频率为5MHz时96105127.2的实施例1和实施例2的各位计数器输出波形；

图2：输入线的时钟频率为50MHz时96105127.2的实施例1和实施例2的各位计数器输出波形；

图3：输入线的时钟频率为100MHz时96105127.2的实施例1和实施例2的各位计数器输出波形；

图4：本发明实施例1的电路示意图；

图5：本发明实施例2的电路示意图；

图6：本发明实施例3的电路示意图；

具体实施方式

图4是本发明优选实施例的电路示意图，计数输入信号1连接到六位计数器2-7的时钟输入端。与门10、15、20、25、30、35和异或门13、18、23、28、33、38构成计数预置装置。计数器的输出端12、17、22、27、32、37将各位计数器的状态输出。

计数器2作为整个计数器的第一级(高位)时，与门10的两个输入端8和9被置为高电平，其输出11始终为高电平。异或门13的输出14取决于计数器2的输出12和与门10的输出11。当计数器2的输出12和与门10的输出11相同时，异或门13的输出14为低电平；当计数器2的输出12和与门10的输出11不相同时，异或门13的输出14为高电平。计数器2在计数输入信号1有效时，将计数器2的输出12置为异或门13的输出14的状态。

与门15的两个输入端被连接到计数器2的输出12。异或门18的输出19取决于计数器3的输出17和与门15的输出16。当计数器3的输出17和与门15的输出16相同时，异或门18的输出19为低电平；当计数器3的输出17和与门15的输出16不相同时，异或门18的输出19为高电平。计数器3在计数输入信号1有效时，将计数器3的输出17置为异或门18的输出19的状态。

与门20的一个输入端被连接到计数器2的输出12，另一个输入端被连接到计数器3的输出17。异或门23的输出24取决于计数器4的输出22和与门20的输出21。当计数器4的输出22和与门20的输出21相同时，异或门28的输出24为低电平；当计数器4的输出22和与门20的输出21不相同时，异或门23的输出24为高电平。计数器4在计数输入信号1有效时，将计数器4的输出22置为异或门23的输出24的状态。

与门25的一个输入端被连接到计数器2的输出12，一个输入端被连接到计数器3的输出17，另一个输入端被连接到计数器4的输出22。异或门28的输出29取决于计数器5的输出27和与门25的输出26。当计数器5的输出27和与门25的输出26相同时，异或门28的输出29为低电平；当计数器5的输出27和与门25的输出26不相同时，异或门28的输出29为高电平。计数器5在计数输入信号1有效时，将计数器5的输出27置为异或门28的输出29的状态。

与门30的一个输入端被连接到计数器2的输出12，一个输入端被连接到计数器3的输出17，一个输入端被连接到计数器4的输出22，另一个输入端被连接到计数器5的输出27。异或门33的输出34取决于计数器6的输出32和与门30的输出31。当计数器6的输出32和与门30的输出31相同时，异或门33的输出34为低电平；当计数器6的输出32和与门30的输出31不相同时，异或门33的输出34为高电平。计数器6在计数输入信号1有效时，将计数器6的输出32置为异或门33的输出34的状态。

与门35的一个输入端被连接到计数器2的输出12，一个输入端被连接到计数器3的输出17，一个输入端被连接到计数器4的输出22，一个输入端被连接到计数器5的输出27，另一个输入端被连接到计数器6的输出32。异或门38的输出39取决于计数器7的输出37和与门35的输出36。当计数器7的输出37和与门35的输出36相同时，异或门38的输出39为低电平；当计数器7的输出37和与门35的输出36不相同时，异或门38的输出39为高电平。计数器7在计数输入信号1有效时，将计数器7的输出37置为异或门38的输出39的状态。

由于计数器输出端的驱动能力的限制，计数器的位数不能太长，当需要长计数器时，可采用多块本发明的计数器进行级联。计数器2作为长计数器的级联的后块的第一级时，级联的后块的与门10的输入端8或9连接到级联的前块计数器7的输出37，级联的后块的与门10的输入端9或8连接到级联的前块与门35的输出36。

本实施方式的高速同步计数器，一般来说，具有计数信号输入线和n位计数级，n≥2，计数信号输入线连接到所述的各级计数器的计数信号输入端，其特征是：n位计数器中具有n-1个低位计数器，n-1个计数预置输入口和n-1计数预置装置，计数预置装置的输入端与本级计数器的输出及它的全部前级计数器的输出成逻辑“与”连接，计数预置装置的输出端接本级计数器的计数预置输入口。

图5、图6展示了本发明计数预置装置的其它等同逻辑电路方案。图中只给出了一级的变化，其它各级均可雷同。

图5是本发明实施例2的电路示意图，计数输入信号40连接到五位计数器41-45的时钟输入端。与门48、55、59、64、69、74，异或门51、67、72、77，非门53、57和或门61构成计数预置装置。计数器的输出端50、63、66、71、76将各位计数器的状态输出。

计数器41作为整个计数器的第一级时，与门48的两个输入端46和47被置为高电平，其输出49始终为高电平。异或门51的输出52取决于计数器41的输出50和与门48的输出49。当计数器41的输出50和与门48的输出49相同时，异或门51的输出52为低电平；当计数器41的输出50和与门48的输出49不相同时，异或门51的输出52为高电平。计数器41在计数输入信号40有效时，将计数器41的输出50置为异或门51的输出52的状态。

与门55的一个输入端被连接到非门53的输出54，非门53的输入连接到计数器41的输出50；与门55的另一个输入端被连接到计数器 42的输出63。与门59的一个输入端被连接到非门57的输出58，非门57的输入连接到计数器42的输出63；与门59的另一个输入端被连接到计数器41的输出50。或门61的输出62为与门55的输出56和与门59的输出60或的结果。计数器42在计数输入信号40有效时，将计数器42的输出63置为或门61的输出62的状态。

与门64的一个输入端被连接到计数器41的输出50，另一个输入端被连接到计数器42的输出63。异或门67的输出68取决于计数器43的输出66和与门64的输出65。当计数器43的输出66和与门64的输出65相同时，异或门67的输出68为低电平；当计数器43的输出66和与门64的输出65不相同时，异或门67的输出68为高电平。计数器43在计数输入信号40有效时，将计数器43的输出66置为异或门67的输出68的状态。

与门69的一个输入端被连接到计数器41的输出50，一个输入端被连接到计数器42的输出63，另一个输入端被连接到计数器43的输出66。异或门72的输出73取决于计数器44的输出71和与门69的输出70。当计数器44的输出71和与门69的输出70相同时，异或门72的输出73为低电平；当计数器44的输出71和与门69的输出70不相同时，异或门72的输出73为高电平。计数器44在计数输入信号40有效时，将计数器44的输出71置为异或门72的输出73的状态。

与门74的一个输入端被连接到计数器41的输出50，一个输入端被连接到计数器42的输出63，一个输入端被连接到计数器43的输出66，另一个输入端被连接到计数器44的输出71。异或门77的输出78取决于计数器45的输出76和与门74的输出75。当计数器45的输出76和与门74的输出75相同时，异或门77的输出78为低电平；当计数器45的输出76和与门74的输出75不相同时，异或门77的输出78为高电平。计数器45在计数输入信号40有效时，将计数器45的输出76置为异或门77的输出78的状态。

由于计数器输出端的驱动能力的限制，计数器的位数不能太长，当需要长计数器时，可采用多块本发明的计数器进行级联。计数器41作为长计数器的级联的后块的第一级时，级联的后块的与门48的输入端46或47连接到级联的前块计数器45的输出76，级联的后块的与门48的输入端47或46连接到级联的前块与门74的输出75。

图6是本发明实施例3的电路示意图，计数输入信号79连接到五位计数器80-84的时钟输入端。与门88、97、98、104、109、114，异或门91、107、112、117，非门93、94和或非门101构成计数预置装置。计数器的输出端90、92、106、111、116将各位计数器的状态输出。

计数器80作为整个计数器的第一级时，与门88的两个输入端86和87被置为高电平，其输出85始终为高电平。异或门91的输出89取决于计数器80的输出90和与门88的输出85。当计数器80的输出90和与门88的输出85相同时，异或门91的输出89为低电平；当计数器80的输出90和与门88的输出85不相同时，异或门91的输出89为高电平。计数器80在计数输入信号79有效时，将计数器80的输出90置为异或门91的输出89的状态。

与门15的两个输入端被连接到计数器80的输出90。异或门18的输出19取决于计数器81的输出92和与门15的输出16。当计数器81的输出92和与门15的输出16相同时，异或门18的输出19为低电平；当计数器81的输出92和与门15的输出16不相同时，异或门18的输出19为高电平。计数器81在计数输入信号1有效时，将计数器81的输出92置为异或门18的输出19的状态。

与门104的一个输入端被连接到计数器80的输出90，另一个输入端被连接到计数器81的输出92。异或门107的输出103取决于计数器82的输出106和与门104的输出105。当计数器82的输出106和与门104的输出105相同时，异或门107的输出103为低电平；当计数器82的输出106和与门104的输出105不相同时，异或门107的输出103为高电平。计数器82在计数输入信号79有效时，将计数器82的输出106置为异或门107的输出103的状态。

与门109的一个输入端被连接到计数器80的输出90，一个输入端被连接到计数器81的输出92，另一个输入端被连接到计数器82的输出106。异或门112的输出108取决于计数器83的输出111和与门109的输出110。当计数器83的输出111和与门109的输出110相同时，异或门112的输出108为低电平；当计数器83的输出111和与门109的输出110不相同时，异或门112的输出108为高电平。计数器83在计数输入信号79有效时，将计数器83的输出111置为异或门112的输出108的状态。

与门114的一个输入端被连接到计数器80的输出90，一个输入端被连接到计数器81的输出92，一个输入端被连接到计数器82的输出106，另一个输入端被连接到计数器83的输出111。异或门117的输出113取决于计数器84的输出116和与门114的输出115。当计数器84的输出116和与门114的输出115相同时，异或门117的输出113为低电平；当计数器84的输出116和与门114的输出115不相同时，异或门117的输出113为高电平。计数器84在计数输入信号79有效时，将计数器84的输出116置为异或门117的输出113的状态。

由于计数器输出端的驱动能力的限制，计数器的位数不能太长，当需要长计数器时，可采用多块本发明的计数器进行级联。计数器80作为长计数器的级联的后块的第一级时，级联的后块的与门88的输入端86或87连接到级联的前块计数器84的输出116，级联的后块的与门88的输入端87或86连接到级联的前块与门114的输出115。

进行级联时，每增加一级联计数器块，级联的后块计数器的计数预置装置的输出要比级联的前块计数器的计数预置装置的输出晚一个与门电路的延迟时间。即使如此，本发明的计数速度也要高于背景技术中的方法，而且整个计数器的同步精度也要高于背景技术中的方法，这样有利于高速计数和高速读出计数值的应用，如高速计时器。

Claims (8)

1.一种高速同步计数器，具有计数信号输入线和n位计数级，n≥2，计数信号输入线连接到所述的各级计数器的计数信号输入端，其特征是：每位计数器中都具有一个计数电路和至少一个计数预置装置，计数电路具有至少一个计数预置输入口，每一个计数预置装置具有至少两个输入端和至少一个输出端，计数预置装置包括至少一个与门电路、至少一个或门电路或至少一个非门电路，计数预置装置中的与门电路的输入端与计数器的输出连接，计数预置装置中的与门电路的输出端与计数预置装置中的或门电路的输入端连接，计数预置装置中的或门电路的输出连接计数电路输入端或者通过非门电路连接计数电路输入端，计数预置装置的输入端与本级计数器的输出及它的全部前级计数器的输出连接，计数预置装置的输出端接本级计数器的计数预置输入口。

2、据权利要求1所述的高速同步计数器，其特征是所述的各级计数器当前的输出状态，在下一个计数信号输入线信号有效前，输入到相应的计数器的计数预置装置，计数预置装置根据输入产生相应的计数器在下一个计数信号输入线信号有效时所应输出的状态。

3、根据权利要求1或2所述的高速同步计数器，其特征是所述的计数预置装置的输出状态，在下一个计数信号输入线信号有效时，被置于本级计数器的输出端。

4、根据权利要求1或2所述的高速同步计数器，其特征是所述计数预置装置由逻辑电路组成，逻辑电路包括至少一个与门电路或至少一个或门电路。

5、根据权利要求3所述的高速同步计数器，其特征是所述计数预置装置由逻辑电路组成，逻辑电路包括至少一个与门电路或至少一个或门电路。

6、根据权利要求1或2或5所述的高速同步计数器，其特征是：

所述的高速同步计数器可以将多块上述计数器进行级联形成更长的计数器；

级联的后一计数器块的第一级计数器的计数预置装置的一个输入端与级联的前一计数器块的最后一级计数器的计数预置装置相连，其另一个输入端与级联的前一计数器块最后一级计数器的输出端相连。

7、根据权利要求3所述的高速同步计数器，其特征是：

所述的高速同步计数器可以将多块上述计数器进行级联形成更长的计数器；

级联的后一计数器块的第一级计数器的计数预置装置的一个输入端与级联的前一计数器块的最后一级计数器的计数预置装置相连，其另一个输入端与级联的前一计数器块最后一级计数器的输出端相连。

8、根据权利要求4所述的高速同步计数器，其特征是：

所述的高速同步计数器可以将多块上述计数器进行级联形成更长的计数器；

级联的后一计数器块的第一级计数器的计数预置装置的一个输入端与级联的前一计数器块的最后一级计数器的计数预置装置相连，其另一个输入端与级联的前一计数器块最后一级计数器的输出端相连。

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