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CN1320638C - 半导体基板、形成于其中的半导体电路及其制造方法 - Google Patents

半导体基板、形成于其中的半导体电路及其制造方法 Download PDF

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CN1320638C CNB038220032A CN03822003A CN1320638C CN 1320638 C CN1320638 C CN 1320638C CN B038220032 A CNB038220032 A CN B038220032A CN 03822003 A CN03822003 A CN 03822003A CN 1320638 C CN1320638 C CN 1320638C
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Abstract

本发明是关于一种半导体基板与一种形成于其中的半导体电路，以及关于其相关的制造方法；藉由分别具有一介电层(D)与一电容器电极(E2)的多个凹槽的形成，以于一载体基板(1)中形成内埋式电容器，且一实际半导体组件层(3)乃藉由一绝缘层(2)而与该载体基板(1)绝缘。

Description

半导体基板、形成于其中的半导体电路及其制造方法
技术领域
本发明关于一种半导体基板与形成于其中之半导体电路以及其制造方法，特别是关于一种含有多种内埋式电容器之绝缘硅(SOI)基板。
背景技术
由于半导体电路的整合密度，特别是动态随机存取内存(DynamicRandom Access Memories，DRAMs)的储存密度，仍持续地增加，因此，对于如何在较小的胞元面积上提供所需的电容密度便成为一项需要面临的问题。目前所谓的沟渠式电容与堆栈式电容的相关技术已有大幅进展，然而这些制程技术仍会面临到下一世代产品上的诸多限制。
此外，在逻辑与模拟半导体电路中之整合电容代表的则是一项可观的额外花费；由于目前DRAMs之高最佳化与高节省空间胞元需要的制程无法与一逻辑制程轻易结合，因此整合电容特别适用于高密度之所谓的嵌入式(embedded)DRAM中。
特别是在DRAMs中之储存电容器已具有多年的发展，虽然其胞元面积减少，却仍保持其实际电容约达30fF；有两种不同的实施方式可以实现此类型之电容器，一种是堆栈式电容器，其是于一选择晶体管制作完成后而形成，且经由一专用的接触孔洞而连接至该晶体管，而其储存电极表面是通过例如一圆柱型配置的方式而加大；另一种则是沟渠式电容器，其中，在形成该选择晶体管之前，是蚀刻一个具有高度高宽比(aspect ratio，深度：直径)之孔洞至一半导体基板，而该电容器则形成于其中。在两种方式中，该电极的表面皆通过半球型之半导体晶粒(hemispherical grains，HFG)而变得粗糙，以进一步提升其电容。尽管上述技术已有所进展，然而未来可预见的是，上述技术所制得之传统电容器将不再能够达成所需要之电容。
此外，欧洲专利文件EP 0921572 A1揭露了一种制造DRAM胞元电容器的方法，其中，一半导体电路是形成于一第一半导体基板中，并以电化学孔隙蚀刻方式而形成多个电容器于一第二硅基板中；接着将这两个基板彼此接触，以使得该半导体电路之接触区域可与一预定数量之电容器接触，而产生该电路之预定整体电容器。然而此一方式的缺点在于连接已完成之半导体电路的困难度较高以及其电容容易受到该接触区域影响(contact-area-dependent)。
发明内容
本发明之目的在于提供一半导体基板、形成于其中之一半导体电路、及其制造方法，其能够以一特别简单与低成本的方法而达成大电容。
就半导体基板的部分而言，该目的特别通过一载体基板、一半导体组件层与具有位于其间之一绝缘层、多个具有一介电层之凹槽以及一导电层而实现，以于该载体基板中形成多个电容；在使用此类型之半导体基板时，便能够以一简单的方式而将一半导体电路接触连接于其中，便可进而使电容器之电容获得提升。
较佳为，用以形成该多个电容器电极之该导电层亦同样形成于该载体基板之表面上，因此，多个独立电容器能够彼此结合为群组，并且产生固定之预定电容。为了产生一具有约30fF之电容的群组电容器，是对该导电层加以对应图样化(patterning)，特别是在DRAM中之储存电容器，是可预先存在于该半导体基板中。
该电容器之该凹槽最好是通过电化学孔隙蚀刻方式而形成，因此，以获得一具有超大表面积之细微交错的孔隙系统，此外，亦可主动避免在该孔隙内之短路与截面连接。
较佳为，使用一具有高介电常数的高温阻性电容器介电质来作为形成于该孔隙中之介电层，这样一方面可以产生较高的电容，另一方面则能够增加其对于在半导体组件层中形成一半导体电路期间之后续处理步骤的不敏感性，
为了能够以一具有成本效益的方式来修改已知的制作方式与标准处理，以及继续使用现有的制作设备，该半导体基板最好是基于一SOI基板，其具有多晶硅层作为组件层、二氧化硅层作为绝缘层，以及一硅基板作为载体基板。
至于就用以制造一半导体基板的方法而言，首先，形成多个多个凹槽与一电容器电极于一载体基板中，并接着制造一介电层于该凹槽与该载体基板之表面；然后，形成一导电层至少于该凹槽中，以产生多个多个电容器电极，并且形成一第一绝缘部分层于整体区域。此外，形成一具有分离边界层之半导体组件层于其中，并形成一第二绝缘部分层且与该载体基板之间通过各别之绝缘部分层而彼此连接。最后，部分的半导体组件层是于分离边界层分离，因此可以一具有成本效益的方式，来获得具有形成于该载体基板中之多个电容器之最终半导体基板。
较佳为，该凹槽是通过电化学孔隙蚀刻方式而形成，以在由半导体材料所组成的载体基板中形成孔隙，并通过在该孔隙附近对该载体基板进行掺杂，而形成该电容器电极。
所使用之该电容器介电质最好是氮氧化物、氧化铝(Al2O3)及/或二氧化钛(TiO2)，因此可得到一高温阻与一高介电常数。
为产生作为该电容器电极之用的导电层，最好是沉积与图样化(pattering)一原处掺杂之半导体材料，使得多个独立的电容器能够结合为一群组电容器。
关于该半导体电路，最好是形成一DRAM存储胞元来作为本发明之半导体基板中的半导体组件，位于该载体基板中的该电容器是通过一填有连接层之接触孔而接触连接，并形成于该半导体基板之该绝缘层中。
附图说明
本发明之较佳细节则利用下列之较佳实施例与配合之图式加以说明。
在图式中：
图1A至图1D为简化之截面图，以说明本发明第一实施例之半导体基板制造的基本制造步骤；
图2A至图2B为简化之截面图，以说明本发明第二实施例之半导体基板与其相关之接触孔制造步骤；以及
图3A至图3c为简化之截面图，以说明一DRAM存储胞元之制造方法。
对附图标号的说明
1载体基板
2绝缘层
3半导体组件基板
4栅极介电质/氧化层
5控制层
6覆盖层
7源极/漏极区域
8间隙结构
9连接层
10中间绝缘层
11位线接触
12位线层
21第一绝缘部分层
22第二绝缘部分层
31分离边界层
100半导体基板
103介电质
101电容器反向电极
102导电层
20孔隙
35罩层
25接触孔
251接触孔
252接触孔
40选择晶体管
具体实施方式
图1A至图1C为简化之截面图，以说明本发明第一实施例之半导体基板制造的基本方法步骤；
根据图1A，多个凹槽与一电容器反向电极101是形成于一载体基板1中，例如其代表一半导体基板，且最好是一硅半导体晶片；较佳为，形成多个多个孔隙来作为该载体基板1中的凹槽，其包含例如以电化学空隙蚀刻方法而形成之n掺杂硅，举例而言，该载体基板之掺杂浓度约为1018cm-3，且首先连接至一第一电压终端并浸润于一氢氟酸溶液(其重量百分浓度为25％)中，而一连接至第二电压终端之电极则置于该氢氟酸溶液中。接着，再该第一电压终端与该第二电压终端之间产生一约2伏特之电压，在此例中，该第一与该第二电压终端之间的电位差是一正(positive)电压，其可形成约100mA/cm2之电流密度。在此一电化学孔隙蚀刻方法中，所形成之该孔隙约为100nm宽、数微米深，并于几分钟之后就于该载体基板中形成；而相邻孔隙之间的距离几乎是一定的，约为20nm，且该孔隙是以一空间上不规则方式而配置排列。
为了在该载体基板1中产生电容器反向电极101，举例而言，可在该孔隙之附近掺杂半导体材料；较佳为，为了形成一高度掺杂及导电层，可形成一掺杂玻璃于该孔隙中，并接着通过热处理方式而外扩散至该载体基板1中。最后，最好是以湿式化学方式来移除该掺杂玻璃，因而产生如图1A所示之截面。较佳为，沉积一厚度为数奈米之含磷硅酸盐玻璃来作为该孔隙中之掺杂源，使得在该载体基板1之该孔隙中产生一n+型掺杂。当然，另一种替代方式则是在例如沟渠电容器之制造中利用已知的气相掺杂方式而形成，特别是利用一低压气相掺杂方式。为移除该掺杂玻璃，最好是使用氢氟酸作为蚀刻液，当然也可以使用其它的蚀刻液。
因此，通过电化学孔隙蚀刻方式所形成之该孔隙能够无须形成规则配置之目标种子层即可产生，其密度、平均直径、隔离壁之厚度，及其长度能够通过本方法之参数设定(例如：半导体掺杂、蚀刻液浓度、电流密度、电压与蚀刻历时等)，而调整于一广泛范围中。
根据图1B，接着形成一介电层103于该凹槽P与该载体基板1之表面，其中最好是形成氮氧化物、氧化铝及/或二氧化钛于整体区域，以作为电容器介电质；因此，为了形成一氮氧化物，首先对该载体基板1执行一热处理以及一接续之氮化步骤；此外，为了进一步形成氧化铝及/或二氧化钛之电容器介电质，则沉积一对应之材料于该载体基板1上。特别是，在利用具有高介电常数之高温阻电容器介电质时，可获得一适用于其它标准处理(亦即高温处理)之半导体基板，并进而产生具有高电容之电容器。
在该凹槽P中以及该载体基板1表面之该介电层103整体形成之后，则接着形成一导电层102，以至少在该介电层103上之该凹槽P中产生多个多个电容器电极。
为产生该介电层103及/或该导电层102，特别可使用一种所谓的ALD(原子层沉积)方法来形成具有各别原子层大小顺序之膜层。
根据图1B，举例而言，一原处掺杂之多晶半导体材料且最好是一原处掺杂之多晶硅是沉积于整体区域中，因此其不仅可完全填充该孔隙，亦可在该载体基板1之表面形成一可覆盖所有孔隙之膜层。较佳为，施行一光刻方法来图样化此一导电层102，该导电层102是以传统的光阻剂加以图样化，并施行接续之曝光步骤与最终之蚀刻步骤，以产生形成在该载体基板1中的多个各别电容器(或电容器电极)或是群组电容器；而根据图1C，一预定数量之各别的电容器(或电容器电极)是结合以形成一群组，并产生一具有预定电容之群组电容器；特别是在形成所谓之DRAM存储元件之半导体基板时，可分别调整此一图样化方式以使得各群组电容器具有约30fF大小之电容，此即为一般DRAM胞元所须之电容大小。
这样的图样化方式最好是通过非等向之回蚀方式所产生，例如RIE(反应性离子蚀刻)。为了避免外部之电容器反向电极101与内部或是该电容器电极102中间发生短路，最好是不要移除该介电层103。
根据图1C，接着形成一第一绝缘部分层21于该载体基板1之经处理表面的整体区域上，其最好是以一TEOS(氟硅玻璃)沉积方式而形成。为了产生一平坦表面，最好是在形成该绝缘部分层21之后，特别是在沉积一TEOS层之后，施行一CMP(化学机械光)方式之处理。
此外，根据图1C，提供一具有分离边界层31与第二绝缘部分层22之另一半导体组件基板3；并最好再次提供一具有二氧化硅层之硅半导体晶片，而该分离边界层是通过氢植入方式而形成。
接着，将这两个基板于(或是经由)其绝缘部分层21与22处彼此连接，以形成一共同绝缘层2，其最好是通过一传统之晶片接合而达成。更精确而言，特别是再使用二氧化硅来作为绝缘部分层21与22时，由于亲水性之故，其于两基板之连接表面将产生一吸附力，而可通过一额外之热处理方式来产生一个在机械性能上非常强大之连接，此时便可省去额外之连接或是接合材料之使用。
最后，根据图1D，该半导体组件基板3的一部份(上方部分)是分离于该分离边界层31，因此所完成之半导体基板100具有多个内埋式电容器；此一分离处理最好是通过另一热处理而产生，该晶片的上方部分则沿着上述氢植入之该分离边界层而中断或分离。另一种可替代此一分离处理的方法为“智能剥离(smart cut)”方式，亦可执行其它的方式，例如所谓之“ELTRAN”法是使用一多孔性半导体层来作为该分离边界层31，而该半导体组件基板3的上方部分则可通过一液体喷射的方式而加以提升。
图2A与图2B为简化之截面图，以说明本发明第二实施例之半导体基板与用以产生不同电容之电容器的方法步骤；其中，相同的组件符号代表相同或对应之膜层与组件，且在此不加以赘述。
根据图2A，亦可将导电层102图样化为独立的电容器而不对其加以群组，如图1C所示，沉积于该载体基板表面之该导电层102被完全回蚀至该载体基板1的表面，或是填充该介电质D或该导电层102达该孔隙之表面；因此，在该独立之电容器或电容器电极102之间，并不会产生导电连接，因而该电容器电容能够专由一接触孔之大小而决定。
因此，根据图2B，具有不同大小之接触孔251与252可通过一罩层35而形成，其接触孔洞并未覆盖不同数量的独立电容器或电容器电极，因此能够在一后续的处理步骤中，对电容加以细微调整，以产生各别之半导体电路。
图3A至3C为简化之截面图，以说明在根据本发明第一实施例之半导体基板中形成一半导体电路的基本方法步骤；其中，相同的组件符号同样代表相同或对应之膜层与组件，且在此不加以赘述。
根据图3A，为产生一具有一选择晶体管与一孔隙电容器50(亦即多个内埋各别电容器结合为一群组)之DRAM存储胞元，首先在该半导体组件层3中形成一浅沟渠绝缘(图中未示)，以产生主动区域。
接着根据图3B，举例而言，执行一MOS晶体管之传统复杂处理，以产生一选择晶体管40来作为具有源极/漏极区域7之半导体组件，该半导体组件亦具有一栅极介电质或一栅极氧化层4、一控制层5或字线、以及一栅极绝缘或概括具有一氮化物覆盖层6与氮化物间隙结构8；关于其各别之方法步骤，可参考习知的标准MOS方法。
然后，为了产生一连接区域到该内埋之电容器或电容器电极102，至少于该绝缘层2与该半导体组件层3中形成一接触孔25；其中，在该栅极氧化物层或该栅极介电质4出现之后，则亦可将此层局部移除。
根据图3B，该接触孔25是直接形成于该选择晶体管40之该间隙结构8的侧壁，因而并未覆盖一各别之源极/漏极区域7与一相关之电容器电极102；因此，可以使用相对而言比较不精确的光刻方法来产生该接触孔25，仅需要确认光刻开口与选择晶体管之间、或是该间隙结构8与该覆盖层6之间的重叠部分即可；因此，该接触孔25可通过一自排列方式而形成。
较佳为，使用一非等向性蚀刻方法，特别是执行一反应性离子蚀刻(RIE)，来移除该半导体组件层3之该绝缘层2以及该接触孔25区域中该栅极介电质4(如果合适的话)。
根据图3C，接着形成一连接层9于该半导体组件或该选择晶体管40之该源极/漏极区域7与至少一电容器电极102之间；较佳为，为了形成该连接层9，另一原处掺杂之多晶半导体层，特别是多晶硅，是沉积于整体区域并接着加以等向或非等向回蚀至该接触孔25。
最后，为了完成该DRAM存储胞元，则形成一中间绝缘层10与一位线接触11，其产生与该选择晶体管40之一各别补偿源极/漏极区域7之接触。最后，为了产生一位线，同样以一惯用方式来形成并图样化一导电性位线层12于该中间绝缘层10之表面，而产生如图3C所示之DRAM存储胞元最终之截面。
在上述说明中，本发明是以一具有硅载体基板、二氧化绝缘硅层与单晶硅半导体组件层之SOI基板为基础，其具有之多晶硅则作为导电层、而氮氧化物则作为介电层之用；同样地，亦可使用其它的替代材料与对应膜层，来产生本发明之半导体基板与其相关之半导体电路，特别是，亦可使用一具有整合电容器反向电极之导电性或绝缘性基板来作为载体基板。同样的，除了前述之掺杂外，亦可使用相反的掺杂；特别是对该导电层而言，亦可使用金属材料来作为电容器反向电极。
此外，本发明并不限于所述之DRAM胞元，而是包含了任何可根据本发明而形成于半导体基板中的半导体组件，且与一内埋式电容器经由一接触孔与其内之一连接层产生接触。

Claims (18)

1.一种用以制造一半导体基板的方法，其包含下列步骤：
a)在一载体基板(1)中形成多个凹槽(20)与一电容器反向电极(101)；
b)在该多个凹槽(20)与该载体基板(1)的表面上形成一介电层(103)；
c)在该介电层(103)上形成经过图样化的一导电层(102)，以在至少该多个凹槽(P)中形成多个电容器电极；
d)在该载体基板(1)的表面上形成一第一绝缘部分层(21)；
e)提供一具有一分离边界层(31)的半导体组件基板(3)与一第二绝缘部分层(22)；
f)连接该半导体组件基板(3)与该载体基板(1)的该第一与第二绝缘部分层(21，22)，进以形成一绝缘层(2)；以及
g)在该分离边界层(31)处分离部分的半导体组件基板(3)。
2.如权利要求1所述的方法，其中，在步骤a)中，
a1)执行一电化学孔隙蚀刻以形成孔洞，以作为该载体(1)中的凹槽；以及
a2)在该孔洞的邻近区域实施该载体(1)的掺杂，以形成另一导电层，以作为电容器反向电极(101)。
3.如权利要求2所述的方法，其中，在步骤a2)中，
a21)至少在该孔洞中形成一掺杂玻璃；
a22)执行一热处理；以及
a23)执行一该掺杂玻璃的湿式化学移除。
4.如权利要求3所述的方法，其中，在步骤b)中，更包含在该载体基板的整体区域上形成一具有高介电常数之高温阻性电容器介电层。
5.如权利要求2所述的方法，其中，在步骤b)中，更包含在该载体基板的整体区域上形成一具有高介电常数之高温阻性电容器介电层。
6.如权利要求1所述的方法，其中，在步骤b)中，更包含在该载体基板的整体区域上形成一具有高介电常数之高温阻性电容器介电层。
7.如权利要求4至6中任一项所述的方法，其中，更包含在该载体基板的整体区域上形成氮氧化物、氧化铝及二氧化钛其中之一以作为该电容器介电层。
8.如权利要求7所述的方法，其中，在步骤c)中，
c1)形成一导电层(102)，以经该孔洞填充该多个凹槽(20)；以及
c2)移除至少部份或全部的该导电层(102)，以使该导电层被移除部份的深度达该载体基板(1)的表面的该介电层(D)。
9.如权利要求1至6中任一项所述的方法，其中，在步骤c)中，
c1)形成一导电层(102)，以经该孔洞而填充该多个凹槽(P)；以及
c2)移除至少部份或全部的该导电层(102)，以使该导电层被移除部份的深度达该载体基板(1)的表面的该介电层(D)。
10.如权利要求9所述的方法，其中，
在步骤c1)中，沉积一原处掺杂的多晶硅；以及
在步骤c2)中，执行一等向回蚀的光刻图样化，以使多个电容器电极彼此连接而形成一群组电容器(50)。
11.如权利要求8所述的方法，其中，
在步骤c1)中，沉积一原处掺杂的多晶硅；以及
在步骤c2)中，执行一等向回蚀的光刻图样化，以使多个电容器电极彼此连接而形成一群组电容器(50)。
12.如权利要求1所述的方法，其中，在步骤d)中，执行一TEOS沉积方法。
13.如权利要求1所述的方法，其中，在步骤e)中，提供一具有一氧化物层(22)的半导体芯片，该分离边界层(31)则是通过氢植入方式而形成。
14.如权利要求1所述的方法，其中，在步骤f)中，该连接是通过芯片接合方式而实施。
15.如权利要求1所述的方法，其中，在步骤g)中，该分离边界层的分离是通过热处理所形成。
16.一种利用权利要求1至15中任一项所述方法所制出的半导体基板中制造一DRAM存储胞元的方法，其具有下列步骤：
a)在半导体组件基板(3)中形成一浅沟槽绝缘，以形成有源区；
b)形成一选择晶体管(40)，其具有源极或漏极区域(7)、一栅极介电质(4)、作为字线的一控制层(5)与一栅极绝缘(6，8)；
c)至少在绝缘层(2)与该半导体组件基板(3)中形成一接触孔(25)；
d)在该选择晶体管(40)之一源极或漏极区域(7)与至少一电容器电极(102)间的该接触孔(25)中形成一连接层(9)；
e)形成一中间绝缘层(10)，其与补偿源极或漏极区域(7)的一位线接触(11)；以及
f)形成经过图样化的一位线层(12)以产生一位线于该中间绝缘层(10)之表面。
17.如权利要求16所述的方法，其中在步骤c)中利用该栅极绝缘(6，8)与一光刻方法而以一自对准方式蚀刻该接触孔(25)。
18.如权利要求16或17中任一项所述的方法，其中在步骤d)中，为了形成该连接层(9)，另一原处掺杂的多晶硅半导体层沉积于半导体组件基板的整体区域，并接着加以等向或非等向回蚀。
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