CN1225708C

CN1225708C - 事务支持的中断目的地重定向和电平触发的中断语义

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Publication number: CN1225708C
Application number: CNB988135310A
Authority: CN
Inventors: S·S·帕洛维斯基; D·G·刘; K·C·威尔
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 1997-12-10
Filing date: 1998-11-03
Publication date: 2005-11-02
Anticipated expiration: 2018-11-03
Also published as: CN1290365A; EP1051678A4; WO1999030244A1; DE69822221T2; KR20010032954A; EP1051678A1; EP1051678B1; US6219741B1; KR100380197B1; DE69822221D1; AU1309399A; TW504612B

Abstract

在一实施例中，本发明包括供带有处理器总线(18)的计算机系统(100)使用的诸如桥电路(104)之类的设备。所述设备包括解码逻辑电路(36)，它通过处理器总线接收任务优先级更新事务并对其响应而提供一信号，所述事务包括表示计算机系统的处理器的任务优先级的数据标记。所述设备还包括远程优先级捕获逻辑电路(32)，它响应上述任务优先级更新事务来接收上述信号并响应该信号而更新远程优先级捕获逻辑电路的内容。在另一个实施例中，本发明包括供带有处理器总线的计算机系统使用的设备。所述设备包括解码逻辑电路，它通过处理器总线接收中断结束(EOI)事务并对其响应而提供一EOI信号。所述设备还包括一中断控制器，该中断控制器具有一有状态位的表，可响应中断控制器接收到了中断信号而设置该状态位，并响应中断控制器接收到了EOI信号而重置该状态位。

Description

事务支持的中断目的地重定向和电平触发的中断语义

技术领域

本发明涉及一种处理器系统，具体地说，本发明涉及这样一种处理器系统，它包括处理器，这些处理器能在一处理器总线上提供任务优先权更新事务以及中断结束的事务。

背景技术

诸如由Intel公司生产的Pentium处理器以及PentiumPro处理器之类的处理器通常在多处理器系统中使用。包括输入和/或输出(I/O)设备在内的多种设备和其它处理器可使一个处理器中断。为了使一个处理器中断，I/O设备向中断控制器提供信号，该中断控制器则向处理器提出中断请求。

就Pentium处理器和PentiumPro处理器而言，中断控制器通过称为APIC(先进可编程中断控制器)总线的三线串行总线将中断信息传给处理器。APIC串行总线包括两个数据导线和一个时钟信号导线。

Pentium处理器和PentiumPro处理器包括一内部APIC。该APIC包括一称为任务优先权寄存器(TPR)的局部屏蔽寄存器，该寄存器具有8位，以表示高达256种优先级状态，尽管其中有某些保留。改变TPR的内容以反映处理器所执行的优先级。

最低优先级的中断是这样的中断，它尽管指向特定的处理器但可被重定向至TPR中一组具有最低优先权的处理器中的一个处理器。仲裁过程包括比较参与仲裁的各个处理器的TPR的8个位。各处理器的这些位是APIC总线上的每次始于最高有效位(MSB)的确认位，所述APIC在一开放漏极结构中与各处理器相连接。将所说的位反转到APIC上，因此，低电压(0)具有高于高电压(1)的优先级。首先，在APIC总线上确认来自参与仲裁的各个处理器的TPR的MSB。如果有任何一个处理器确认了APIC总线上的低电压，则将该总线置成低。如果将APIC总线置成低，则确认高电压的处理器就会发现存在有另一个有较低优先级的处理器。如果另一个处理器有较低的优先级，则不再考虑所述处理器。然后，在APIC总线上确认来自各个其余处理器的TPR的第二MSB。如果处理器将高电压确认为上述第二MSB但将总线置为低电压，则不再考虑该处理器。在APIC总线上按类似的方式确认其余各处理器的第三MSB及第四MSB等等直至最低有效位(LSB)。如果在确认了所有的八个位之后两个或两个以上的处理器有相同的优先级，则选定具有最低局部APIC标识(ID)号的处理器去接收中断向量。在加电时指定局部APIC ID号。

APIC串行总线还用于向中断控制器提供中断结束(EOI)信号。就电平触发的中断而言，在将中断请求发送给处理器时，设置中断控制器的I/O重定向表中的状态位。在中断控制器接收到EOI信号时，复位该状态。如果在接收到EOI之后在中断控制器输入端口处检测到了电平触发的中断信号，则中断控制器就响应该中断信号将中断信号发送给处理器。

APIC串行总线有某些缺点。首先，串行总线在中断控制器(例如3.3伏)与处理器(例如2.5或1.8伏)之间的电压转换方面是不佳的。难以在处理器中提供转换这些全异电压的晶体管。随着新一代处理器中处理器核心电压的下降，这种问题会更加突出。

第二，处理器核心的频率(例如通常远大于200MHZ)要远大于APIC串行总线的频率(例如16MHZ)。随着处理器频率的增加，这种问题会更加突出。难以在这些全异的频率之间进行转换。由于信号是彼此独立的，故这种问题会更突出。

第三，APIC串行总线较慢。在某些实现形式中，传送中断要花费约2至3微秒。在使用更多的I/O密集功能时，会限制串行总线传送中断的速度。

发明内容

本发明涉及克服或减少上述APIC串行总线的一种或多种上述问题的影响。

在一个实施例中，本发明包括供带有处理器总线的计算机系统使用的设备。该设备包括解码逻辑电路，以便通过处理器总线接收任务优先级更新事务，包括表示计算机系统的处理器的任务优先级的数据标记，并对其响应而提供一信号。所述设备还包括远程优先级捕获逻辑电路，以响应上述任务优先级更新事务来接收上述信号并响应该信号而更新远程优先级捕获逻辑电路的内容。

在另一个实施例中，本发明包括供带有处理器总线的计算机系统使用的设备。该设备包括解码逻辑电路，以便通过处理器总线接收中断结束(EOI)事务并对其响应而提供一EOI信号。所述设备还包括一中断控制器，该中断控制器包括一有状态位的表，可响应中断控制器接收到了中断信号而设置该状态位，并响应中断控制器接收到了EOI信号而复位该状态位。

本发明提供了一种供带有处理器总线和至少一个处理器的计算机系统使用的设备，该设备包括：解码逻辑电路，它通过处理器总线接收任务优先级更新事务并对其响应而提供一信号，所述事务包括表示计算机系统的处理器的任务优先级标记的数据；集中远程优先级捕获逻辑电路，其至少第一和第二远程任务优先级寄存器响应任务优先级更新事务而接收所述信号，以及根据计算机系统的任务优先级指定在哪一个处理器上更新其中一个远程任务优先级寄存器的内容，该任务优先级标记由该任务优先级更新事务中的数据表示。

本发明还提供一种系统，该系统包括：至少第一和第二处理器，供有选择地提供任务优先级更新事务，该事务包括表示相应的第一或第二处理器的任务优先级标记的数据；一处理器总线，它与第一和第二处理器相连，以接收上述任务优先级更新事务；以及集中远程优先级捕获逻辑电路，其至少第一和第二远程任务优先级寄存器的内容根据分别表示第一和第二处理器任务优选级标记的数据在内的任务优先级更新事务予以更新，该远程优先级捕获逻辑电路响应上述任务优先级更新事务而接收信号，并响应该信号而更新相应远程任务优先级寄存器的内容。

本发明还提供一种更新远程优先级捕获逻辑电路的方法，该方法包括：将一任务优先级更新事务提供给处理器总线，所述事务包括表示一处理器的任务优先级标记的数据；接收来自上述处理器总线的任务优先级更新事务，并提供一表示该事物的信号；以及选择集中远程优先级捕获逻辑电路中的多个远程优先级寄存器的其中一个；根据表示事务的信号更新所选择的远程任务优先级寄存器。

附图说明

从以下详细说明以及本发明实施例的附图中可更清楚地理解本发明，所述附图并不是要将本发明局限于所说明的特定实施例，而仅供解释和理解使用。

图1是一多处理器系统的框图，该系统包括用于将中断定向至最低优先权处理器的最低优先权逻辑电路；

图2是图1的系统的处理器的一个实施例的某些细节的一个实例的框图；

图3是图1的远程优先权捕获逻辑电路和最低优先权逻辑电路的一个实施例的某些细节的一个实例的框图；

图4是图3的远程优先权捕获逻辑电路中的远程任务优先权寄存器的一个实施例的图；

图5是一多处理器系统的一个实施例的框图，该系统在用于将中断定向至最低优先权处理器的桥电路中包括中断检测逻辑电路、远程优先权捕获逻辑电路以及编码/解码逻辑电路；

图6是与图5的系统相类似的增加有APIC串行总线的多处理器系统的框图；

图7说明了用于RTPR更新的两段专用循环；

图8是本发明一个实施例的包括至少一个处理器的系统的框图，所述处理器可在处理器总线上将EOI发送给中断控制器；

图9是依照本发明一个实施例的包括在图9(？)的中断控制器内的I/O重定向表的图；

图10说明了要在处理器总线上进行的EOI事务处理。

A、包括远程优先权捕获逻辑电路和最低优先权逻辑电路的系统

具体实施方式

参照图1，多处理器计算机系统10包括通过处理器总线18连接起来的处理器P0、P1、P2和P3。在某些实施例中，处理器总线18被称为前侧总线。本发明可同具有多于或少于四个处理器的系统结合使用。处理器P0、P1、P2和P3分别包括中断控制逻辑电路22、24。26和28，所述中断控制逻辑电路包括一任务优先级标记，它指示任务的优先级，该优先级是进行中断的优先级。作为一个实例，所述任务优先级可以是一个8位数。一般地说，如果中断的优先级低于处理器中任务优先级寄存器中的值，则该处理器不会影响到所说的中断。

远程优先级捕获逻辑电路32包含有任务优先级数据，这些数据表示处理器P0、P1、P2和P3中的可用于最低优先级中断目的地仲裁(LPIDA)的那些处理器的任务优先级。例如，任务优先级数据可以是一个或多个处理器P0、P1、P2和P3的任务优先级标识的4个MSB。正如本文所使用的那样，术语“远程” 是指处理器芯片以外(offprocessor die)。在一个实施例中，远程优先级捕获逻辑电路32远包含有这样的任务优先级数据，这些数据表示处理器P0、P1、P2和P3中的不可用于LPIDA但在系统10中运行的那些处理器的任务优先级。任务优先级数据可按下述方式集合在远程优先级捕获逻辑电路32内。处理器将表示一个或多个处理器P0、P1、P2和P3的任务优先级的信号提供给处理器总线18。编码/解码逻辑电路36对来自处理器总线18的这些信号进行解码并对此进行响应而经由导线38将信号提供给远程优先级捕获逻辑电路32。处理器总线18、导线38与远程优先级捕获逻辑电路32的位之间不一定有一对一的对应关系。例如，可对所说的位进行反转。

最低优先级逻辑电路42通过导线46来接收包括最低优先级中断消息的写循环信号。最低优先级逻辑电路42用远程优先级捕获逻辑电路32中的任务优先级数据执行LPIDA，以选定处理器P0、P1、P2和P3中的一个去接收中断。中央代理44包括编码/解码逻辑电路30、远程优先级捕获电路32以及最低优先级逻辑电路42。通过导线48提供重定向的中断消息，以便对逻辑电路36进行编码和解码。

处理器P0、P1、P2和P3带有标识号例如APIC ID。例如可在加电或复位时提供APIC ID。最低优先级逻辑电路42为选定的APIC ID号提供中断消息。通过编码/解码逻辑电路36将中断消息提供给处理器总线18和选定的处理器。选定的处理器的编码/解码逻辑电路识别APIC ID号并传递中断消息。可在一个段或信息包中或者在一个以上的段或信息包中传递带有关位(例如APIC ID号)的中断消息。

在有两个或多个处理器有相同的最低优先级的情况下，最低优先级逻辑电路42可根据例如最高或最低处理器APIC ID或以循环的方式选择处理器。术语“最低优先级” 并不需要存在有两个以上的优先级值。例如，如果只有任务优先级数据的一个值，则它就是最低的。

可在处理器总线18上提供的中断消息或其它中断信号的实例包括中断目的地和向量信号、中断确认信号、中断结束(EOI)信号、处理器间中断(IPI)消息、其它控制信号或这些信号的组合。某些中断消息不是最低级的优先级信号，不应加以重定向。

可通过中断控制器、其它电路或操作系统(OS)将一最低优先级中断消息提供给处理器目的地。在这种情况下，最低优先级逻辑电路42进行目的地重定向。但是，最低优先级逻辑电路42所选定的目的地可以与原始目的地相同，因为，原始目的地碰巧是最低优先级处理器。因此，重定向并不意味着有不同的方向，但有在后一段中提供的方向。另外，就最低优先级中断消息而言，最低优先级逻辑电路42可首先提供处理器目的地。

处理器可在提供信号的处理器的带动下或在外部逻辑电路的请求下将表示任务优先级的信号提供给处理器总线18。例如，在一第一实施例中，每次任务优先级标识改变时，处理器P0、P1、P2和P3都将表示它们任务优先级标识的信号提供给处理器总线18。在一第二实施例中，处理器P0、P1、P2和P3响应来自最低优先级逻辑电路42或中断控制器的请求并响应接收到了最低优先级中断消息而提供表示它们任务优先级标识的信号。在一第三实施例中，远程优先级捕获逻辑电路32周期地请求对处理器进行更新。也可用其它装置来对远程优先级捕获逻辑电路32中的任务优先级数据进行更新。操作系统或其它软件可引导所说的更新。

参照图2，作为一个实例，处理器P0包括一局部APIC52，APIC52包括一局部TPR(LTPR)54。APIC52是中断控制逻辑电路22中的结构的实例。在一个实施例中，LTPR54存储有8位任务优先级，其头四位MSB指定了10个优先级类。在另一个实施例中，LTPR54可以有更多或更少数量的位，它们有不同或额外的有效性。参照图1、2和3，编码/解码逻辑电路58包括编码逻辑电路，它例如可将LTPR54的4位MSB编码成用于处理器总线18的要由编码/解码逻辑电路36加以解码的信号，编码/解码逻辑电路36可在导线38上将信号提供给远程优先级捕获逻辑电路32。

参照图2和3，远程优先级捕获逻辑电路32的一个实施例包括远程任务优先级寄存器(RTPR)62、64、66和68。RTPR62存储有任务优先级数据，这些数据表示在处理器P0的LTPR54中指定的任务优先级。RTPR64、66和68存储有任务优先级数据，这些数据表示分别在处理器P1、P2和P3的LTPR(未示出)中指定的任务优先级。

参照图4，作为一个实例，RTPR62包括包含有任务优先级数据的四个位(例如第0-3位)，如果处理器P0可用于LPIDA的话，则上述任务优先级数据表示在处理器P0的LTPR54中指定的任务优先级。RTPR62的这四个位不一定要等于LTPR的四个MSB。例如，它们可以是反转的。RTPR62还包括这样的一个位(例如第7位)，它指示处理器P0是否可用于LPIDA。在上述特定的实施例中，RTPR64、66和68还均包括包含有任务优先级数据的四个位，如果处理器P1、P2和P3可用于LPIDA，则上述任务优先级数据表示分别在处理器P1、P2和P3的LTPR(未示出)中指定的任务优先级。PTPR64、66和68还包括一有效/无效位，它指示处理器P1、P2和P 3是否可用于LPIDA。可用一第一电压(例如逻辑高电压)使上述有效/无效位有效，以指示处理器可用于LPIDA。可用一第二电压(例如逻辑低电压)使上述有效/无效位无效，以指示处理器不可用于LPIDA。

尽管RTPR任务优先级数据不等于LTPR中的任务优先级标识，但RTPR中的任务优先级数据表示LTPR的任务优先级标识。例如，在上述实施例中，RTPR存储有相应LTPR的8位任务优先级标识的4个MSB。但是，就本发明的目的而言，可将8位数的4个MSB看作是表示整个8位数。对获得最低优先级语义来说，4个MSB足够用了。换句话说，8位任务优先级标识的4个LSB对本发明的目的而言并不是非常重要。当然，RTPR中的任务优先级数据可以包括LTPR的所有位。

此外，依照上述实施形式，存在有某种可能性即：任务远程优先级捕获逻辑电路32中的任务优先级数据有时会不能精确地反映可用于LPIDA的处理器的实际任务优先级标识，因为，任务优先级标识会随时间改变。但是，即使表示得不总是尽善尽美或LPIDA并不总是选定有最低优先级的处理器，但任务优先级数据仍能表示可用于LPIDA的处理器的任务优先级。就由于将有效/无效位设置为无效因而处理器不能用于LPIDA而言，在一个实施例中，对RTPR中的任务优先级数据进行更新，就好像将有效/无效位设置为了有效。在另一个实施例中，不对任务优先级数据进行更新，直至将有效/无效位设置为有效。在所述最后一个实施例中，任务优先级数据可以不表示相应处理器的任务优先级，尽管该数据因未在LPIDA中使用而不是至关重要的。在该实施例中，不对所说的四个位的内容进行更新。当然，就由于处理器不是活动的或系统中缺少处理器因而处理器不能用于LPIDA而言，相应RTPR的四个任务优先级数据位的内容是无意义的。

如果系统中不存在多处理器系统的处理器中的一个，则对给定的APIC ID来说，可在相应的RTPP中使有效/无效位无效。在一个实施例中，需要在第一次存取RTPR(由适当的处理器加以更新)时设置RTPR的有效/无效位，一旦进行了设置，该位就必须保持设置值，直至出现了“冷”复位事件。可根据多种事件类型来更新RTPR。可能选择中的两种是：(1)引导BIOS存取RTPR，或者，(2)PTPR更新专门周期事务(连同图7说明了该事务的一个实例)通过相应的代理来控制有效/无效位的状态。会因在I/O中断进入系统之前的加电自检(POST)而出现RTPR的升级/降级。处理器还可使其优先级升到最高级别，以避免中断。

在图4所示的实施例中，RTPR62包括辅助位(例如第4-6位)。在本发明的一个实施例中，辅助位不使用并被保留起来。在本发明的另一个实施例中，可将一个或多个辅助位用于多种目的。在又一个实施例中，RTPR中没有辅助位。可用两个位而不是一个位来实现上述有效/无效功能。

参照图3，作为一个实例，最低优先级逻辑电路42可包括一缓冲存储器74和分析逻辑电路76。逻辑电路76能通过导线72存取RTPR的内容。逻辑电路76执行LPIDA，以确定哪个参加的RTPR有最低的优先级(可包括解析最低优先权中的任何结)。可选的缓冲存储器74可存储最低优先级中断消息，直至LPIDA结束。导线86上的信号指示APIC ID号或选定的处理器的其它标识，可通过编码/解码逻辑电路36将该标识提供给总线18。可按多种形式将APIC ID号或其它标识提供给总线18，APIC ID号或其它标识可以处于与中断消息的其它信息相同或不同的段或信息包内。

最低优先级逻辑电路42可使用多种周知技术中的一种以确定哪个参加的RTPR有最低的值(或最高的值，如果逻辑1值而不是逻辑0是较低优先级的话)。例如，最低优先级逻辑电路42可以删除MSB中具有逻辑1的RTPR，然后删除第二个MBS中的具有值为逻辑1的位的RTPR，等等。最低优先级逻辑电路42可减去某些值，以便根据结果是正的或是负的来查看哪一个值更大，或者使用多种其它的方法。即使不是所有的技术，但在大多数技术中，最低优先级逻辑电路42会比在APIC串行总线仲裁情况下快得多的速度来选择处理器。

在编码/解码逻辑电路36与远程优先级捕获逻辑电路32之间以及在编码/解码逻辑电路36与最低优先级逻辑电路42之间存在有电路(图1中未示出)。并不需要远程优先级捕获逻辑电路32和最低优先级逻辑电路42处在处理器总线桥电路(在某些实施例中称之为北桥(North bridge))内。图5说明了系统100，其中，中心代理44包括在一处理器桥(或芯片组)104内。桥104将I/O总线108与外围设备112A和112B连接起来，外围设备112A和112B连接与桥104(可按周知的外围部件互连(PCI)标准来进行连接)。外围设备112A和112B表示多种部件，包括中断控制器或与其它总线相连的桥。桥104设计成能使得本发明的特征对外围设备和/或操作系统软件来说是透明的。也就是说，在一个实施例中，外围设备和/或操作系统不需要知道是处理器总线还是APIC串行总线正用于在处理器与桥之间进行通讯。

图5说明了实现桥104的多种方式中的一种。可按周知的方式来构造I/O中断控制器114，或者，将I/O中断控制器114专门设计成用于本发明。中断控制器114可包括一I/O重定向表，以提供I/O中断请求与预定请求的目的地之间的关系。I/O重定向表可提供中断向量，以标识进入表的项目，该项目表示适当的中断服务例程。入站队列120存储有中断请求，它等待着要发送给处理器。一可选的出站队列126可存储有传送自处理器的信号。

图5的系统100不包括APIC串行总线。参照图6，系统170包括桥174，依照本发明的实施例，该桥包括远程优先级捕获逻辑电路以及重定向逻辑电路。桥174使得中断消息在处理器总线18上于桥174与处理器P0、P1、P2和P3之间传递。系统170还包括一APIC串行总线178，该总线允许进行先有技术的APIC串行总线所执行的操作。所以，桥174可由理解处理器总线18上的中断消息的处理器所使用并且可由理解APIC串行总线178上的中断消息的处理器所使用。依照处理器的不同，定向接口与处理器可以是不同的，但两者可使用共用的桥。

所示出和所说明的各种桥可包括多个部件，它们在本技术中是周知的，本文对它们未作显示和说明，因为，对理解本发明而言，这种显示和说明并不是必要的。

可同IPI消息一道使用最低优先权逻辑电路42。例如，可将来自定向处理器P0、P1、P2或P3的IPI信号传给桥104或170。仅作为一个实例，IPI消息可传给I/O总线108，然后通过桥104传回最低优先权逻辑电路42所选定的处理器。另外，可将IPI信号直接传给入站队列120。当先将IPI提供给总线18时，就将IPI的第一段中的地址位(例如Aa#3)设置成第一电压(例如高)，以表示中断请求要被处理器所忽略但却会被桥所使用。在IPI请求从桥返回时，就将所说的位设置成一第二电压(例如低)，因此，选定的(目标)处理器可使用IPI。

下表概括了本发明一个实施例中的处理器总线18上的某些信号的状态的效果，其中，X表示无关；Ab5#和Ab6#处在事务的第二段；在固定传递模式中，最低优先权逻辑逻辑电路42不执行LPIDA；以及，在重定向传递模式中，最低优先权逻辑逻辑电路42执行LPIDA：

Aa#3

Aa#6(EXF#3)

Aa#5(EXF#2)

中断事务类型

0	0	0	固定传递模式-物理目的地模式
0	0	0	固定传递模式-物理目的地模式	0	0	1	固定传递模式-逻辑目的地模式
0	1	X	保留	0	0	1	固定传递模式-逻辑目的地模式
0	1	X	保留	1	0	0	重定向传递模式-物理目的地模式
1	0	1	重定向传递模式-逻辑目的地模式	1	0	0	重定向传递模式-物理目的地模式
1	0	1	重定向传递模式-逻辑目的地模式	1	1	0	保留
1	1	1	中断结束(EOI)	1	1	0	保留

中断消息的地址字段中的位(例如Aa3#)可表示在与远程优先级捕获逻辑电路32中的有效/无效位的状态无关的情况下对特定的中断消息来说是否应完全出现LPIDA。也就是说，可根据中断控制器114中的I/O重定向表的最低优先级编码位[10:8](例如001)来计算出称为重定向位的位。

可同物理目的地模式和逻辑目的地模式一道来使用最低优先级逻辑电路42。在一个实施例中，于物理目的地模式下，可根据唯一的APIC ID来选择目标处理器。因此，可根据唯一的APIC ID值将各个中断定向至给定的处理器。在逻辑目的地模式下，根据编写进各APIC内的逻辑ID值来选择目标处理器。由于对逻辑ID进行了编程从而逻辑ID对给定的处理器不一定是唯一的，故逻辑ID可标识要成为目标的一组处理器。中断消息位(例如Ab5#和Ab6#)可表示是使用物理目的地模式还是使用逻辑目的地模式。在物理目的地模式中，最低优先级逻辑电路42可将成组处理器中的任何一个选定为接收中断的处理器(假定就该处理器而言将远程优先级捕获逻辑电路32中的有效/无效位设置成有效)。

在逻辑目的地模式中，系统操作如下。最低优先级逻辑电路42或其它电路检查逻辑ID，以判断是否将中断定向至逻辑组中的处理器。如果将中断消息定向至处理器总线18上的处理器中的一个，则最低优先级逻辑电路42可确定逻辑ID所指示的成组处理器中的目的地处理器。将处理器总线18上定向的中断从逻辑ID所指示的成组处理器发送至具有最低中断优先级的处理器。例如，假定在系统中逻辑模式类组地址00XXH(十六进制)处有四个处理器。如果I/O中断到达主桥并具有逻辑ID‘00000111’且被标记为要加以重定向，则可将LPIDA确定成用于P2至P0。

图1说明了多处理器系统。另外，中央代理44或桥100可与单个处理器一道使用。在这种情况下，在一个实施例中，最低优先级逻辑电路42总是将中断消息发送给该处理器。在一种方法中，如果只有一个处理器，则远程优先级捕获逻辑电路32是非活动的。在另一种方法中，远程优先级捕获逻辑电路32是活动的，但对应于处理器的RTPR是唯一有效的RTPR。所述系统中唯一处理器可以或不可以提供表示任务优先级的信号。在一个实施例中，如果在远程优先级捕获逻辑电路32中仅设置了一个有效/无效位，则最低优先级逻辑电路42就会在与TPR字段内容无关的情况下将中断定向至处理器。另外，远程优先级捕获逻辑电路32可包括有关仅有一个处理器的某个其它指示符。在仅有一个处理器的情况下，远程优先级捕获逻辑电路32所捕获的优先级仅仅是有一个处理器可用于中断。

依照本发明的一个实施例，在存储器的一兆字节空间内给中断消息分配一存储器地址。在4GB空间内，一兆字节的存储单元可在FEE00000H与FEEFFFFFH之间。该存储器存储单元可用于标识特定的目的地。

在一个实施例中，可将处理器P0、P1、P2和P3和编码/解码逻辑电路36以及操作系统(可选)设计成P0、P1、P2或P3可分别将RTPR更新直接写至RTPR62、64、66或68。在这一实施例中，可将RTPR看作是I/O空间。在另一个实施例中，P0、P1、P2和P3、编码/解码逻辑电路36以及操作系统(可选)不允许处理器P0、P1、P2和P3有将RTPR更新直接写至RTPR62、64、66和68的能力但可用处理器总线18上的RTPR更新专用循环事务去更新RTPR。所述另一个实施例的处理器具体适用于当前使用的操作系统和中断语义分析。

B、RTPR更新专用循环事务

参照图7，RTPR更新专用循环事务的一个实施例包括两个段182和184。段182包括一命令字段(例如5个LSB)和一地址字段(例如26个MSB)。作为一个实例，命令字段中的位“01000” 表示一专用循环。就专用循环而言，地址位是无关紧要的。段184包括：一字节有效字段(例如00001000或08H)，它表示一RTPR更新循环；一处理器ID字段，它表示哪个处理器正在进行更新；一有效/无效(E/D)位，它指示上述处理器是否可用于LPIDA；以及，TPR位，它表示例如相应LTPR的四个MSB。在图4的实例中，TPR位可设置在第0-3位内，E/D位可设置在RTPR的第7位内。E/D位和TPR位可设置在8位属性字段内。

编码/解码逻辑电路36通过对远程优先级捕获逻辑电路32中的处理器ID字段所指定的RTPR进行更新而响应段182的命令字段和段184的字节有效字段。用表示E/D位和/或TPR位的位来更新RTPR。在E/P位表示处理器无效的情况下，也可用或者不用TPR位对RTPR进行更新。在E/D位表示处理器无效的一个实施例中，处理器不提供TPR位中的有意义的任务优先级数据。在另一个实施例中，处理器在与E/D位的状态无关的情况下提供当前的TPR位。

通过图7的信号，处理器P0、P1、P2或P3和编码/解码逻辑电路36在操作系统不知道更新的情况下将硬件辅助装置提供给别名RTPR62、64、66或68。(另外，操作系统可以知道更新。)也可以用多种其它的信号装置来代替图7中所示的装置。例如，可在一个段内提供所有的信息。作为另一个实例，段184可一次对RTPR62、64、66和68中的一个以上的RTPR进行更新。在所示出和所说明的实例中，RTPR仅存储有四位以表示处理器任务优先权。段184中的TPR位可表示相应LTPR中的四个以上或以下的MSB，其中，RTPR分别存储有四个以上或以下的位，以表示任务优先级。

C、提供EOS信号的系统和事务

参照图8，系统200包括处理器P0、P1、P2和P3以及桥204。系统200在处理器总线18上将EOI信号提供给中断控制器214或外围设备。提供EOI信号的值不取决于存在有一个以上的处理器。因此，系统200可以是单处理器系统而不是所示的多处理器系统。I/O中断控制器214可包括在桥204内或其它地方。中断控制器214可与中断控制器114相同或者不同。桥204包括编码/解码逻辑电路236以及其它部件(未示出)。所述其它部件可以包括但不一定要包括如图1或图5所示的远程优先级捕获逻辑电路和最低优先级逻辑电路。中断控制器214检测来自I/O总线108上的外围设备的信号，所述外围设备可包括外围设备112A、112B以及诸如外围设备230A和230B之类的具有I/O APIC的一个或多个外围设备，它们可接收来自辅助设备(未示出)的中断。所述外围设备可以与同时使用的外围设备相同或者是为本发明专门设计的。

I/O中断信号包括两种类型的信号语义：边沿触发的和电平触发的。中断控制器214具有中断输入端口216，以检测I/O总线108上来自外围设备的中断。中断输入端口216可以是插头。就边沿触发的中断而言，每个边沿都是一个不同的中断事件。就电平触发的中断而言，可在中断输入端口216之一处确认中断信号(例如活动的高电平)。使用电平触发的中断的一个原因是可将来自外围设备的多个中断同时提供给信号中断输入端口。所述中断信号可包括表示是边沿触发的中断还是电平触发的中断的位。

响应在输入端口处接收到电平触发的中断，中断控制器214也许还有最低优先级逻辑电路(该电路是可选的)会使得中断被传至处理器P0、P1、P2或P3中的一个。中断控制器214将表示中断源的向量提供给选定的处理器。在该处理器执行了中断之后，外围设备不再将该特定的电平触发的中断信号提供给中断控制器214的输入端口，尽管同一个或另一个外围设备可能已同时将另一个电平触发的中断信号提供给所述的输入端口。在处理器已执行了中断之后，该处理器就会在处理器总线18上将一中断结束(EOI)信号发送给中断控制器214，以表示已执行了中断。

将EOI信号发送给中断控制器214的目的如下。可以存在有一个以上的提供给中断控制器214的给定中断输入端口的中断信号。在中断控制器214接收到中断信号时，它就会设置与中断输入端口相对应的状态位(例如将其设置为逻辑1)。例如，参照图9，所述状态位可处于中断控制器214的I/O重定向表240内。所述状态位可以是一远程IRR位(例如I/O重定向表的项目中的第14位)。另外，所述状态位也可以位于别处。I/O重定向表240包含有一状态位，它对应于各中断输入端口和向量。(I/O重定向表240可包含多个涉及中断细节的其它位。)

尽管设置了状态位，但可以存在有在输入端口216之一处确认的一个以上的中断信号。中断控制器214一次仅能识别一个中断信号。中断控制器214一旦接收到了EOI信号就会复位或清除相应向量的状态位(例如复位或清除成逻辑0)。然后，中断控制器214判断是否存在有在中断输入端口处确认的中断信号。如果存在的话，则中断控制器214也许还有最低优先级逻辑电路将中断信号定向至所述处理器中用于在前述中断输入端口上确认的中断信号的那个处理器。

具有I/O APIC的外围设备230A和230B还可包括一带状态位的I/O重定向表，可响应将中断信号发送给处理器来设置上述状态位，并响应接收到EOI信号来复位上述状态位。

用于将EOI信号提供给中断控制器214或诸如外围设备230A或230B之类的其它控制器的一种技术是在处理器总线18上提供一事务，编码/解码逻辑电路236将上述事务解释成是中断EOI信号。

例如，参照图10，传送EOI信号的事务可包括：一请求段，它包括一第一段244和一第二段246；以及，一数据段248。第一段244和第二段246均包括一地址和一请求。第一段244包括一命令字段和一地址字段。所述请求中的命令字段可包括位01001，以指示一中断/EOI。除例如位Aa3#可以是“1”以指示后面的是定向的中断消息、EOI消息或要求中断重定向的中断请求以外，所述地址可以是FEEXXXXX。如果Aa3#是“1”，则处理器忽略所述事务而编码/解码逻辑电路36接受该事务。第二段246可包括有效位00001111(0FH)以及位Ab6#和Ab5#(EXF4至0；Ab7:3)，它们均等于1。数据段248可提供中断向量。当然，也可用图10所示信号以外的多种其它信号在处理器总线18上传递EOI信号。

在连同图9和10所述的实施例中，EOI信号可广播给各个中断控制器。在另一个实施例中，可给中断代理以专用的I/O空间，并且，所述处理器可包括中断信号定向至该代理的能力。

图7和10的事物对操作系统和外围设备来说可以是透明的。另外，操作系统和外围设备可以是为图7和10的事务专门设计的。

其它信息和实施例

本说明书并未说明或描述各种周知的部件、特征以及导线，就对本发明的理解而言，对它们的说明是不必要的，而且，包括它们反而会使本发明不清楚。此外，在构造本发明实施例的过程中，存在有多种结构备选方案和选择，它们会因实施例而异。的确，存在有多种实现示出的及末示出的部件的方式。

附图中框图的边界用于进行说明，并不限制部件的边界，部件的边界可以相重叠。示意性部件的相对尺寸不表示实际的相对尺寸。箭头示出了一个实施例中的主要数据流而不是诸如对数据流的请求之类的每一个信号。正如本文中所使用的那样，“逻辑电路” 并不意味着不涉及软件控制。术语“导线”应从广义上来加以解释并包括尽管也有某些绝缘属性但能导电的设备。在所示的部件与导线之间可以有中间部件或导线。

术语“在一个实施例中”是指该术语后面的特定特点、结构或特征包括在本发明的至少一个实施例中并且可包括在本发明的一个以上的实施例中。还有，本说明书中不同位置出现的术语“在一个实施例中”并不一定都是指同一个实施例。

最低优先级逻辑电路42可在多个节点上对中断进行定向(或重定向)。

一个处理器可具有用于不同种类任务的一个以上的优先级，并且，远程优先级捕获逻辑电路和最低优先级逻辑电路可考虑有不同的优先级。

编码/解码逻辑电路36的编码和解码逻辑电路可在物理上相连或者独立。编码/解码逻辑电路58的编码和解码逻辑电路可在物理上相连或者独立。

就单一芯片中的多处理器而言，可在该芯片中有中断捕获逻辑电路和最低优先级逻辑电路。

术语“相连接”和“相连”和相关术语是在操作意义上使用的，并不一定局限于直接相连接或相连。如果本说明书说明了一个部件或装置“可”、“可以”或是“最好” 包括或者具有特征，则该特定的部件或装置不一定包括在内或者具有该特征。术语“响应”包括完全或部分响应。

本领域的技术人员可以理解，在本发明的范围内可形成源于上述说明和附图的多种其它变化形式。因此，以下包括对本发明进行修正的权利要求限定了本发明的范围。

Claims

1、一种供带有处理器总线和至少一个处理器的计算机系统使用的设备，该设备包括：

解码逻辑电路，它通过处理器总线接收任务优先级更新事务并对其响应而提供一信号，所述事务包括表示计算机系统的处理器的任务优先级标记的数据；

集中远程优先级捕获逻辑电路，其至少第一和第二远程任务优先级寄存器响应任务优先级更新事务而接收所述信号，以及根据计算机系统中哪一个处理器具有其任务优先级指定来更新其中一个远程任务优先级寄存器的内容，该任务优先级指定由该任务优先级更新事务中的数据表示。

2、如权利要求1的设备，其特征在于，计算机系统只包括一个处理器，集中远程优先级捕获逻辑电路包括四个远程任务优先级寄存器，其中包括第一和第二远程任务优先级寄存器，且只有其中一个远程任务优先级寄存器的内容根据对任务优先级更新事务作响应的信号而更新。

3、如权利要求1的设备，其特征在于，所述任务优先级更新事务包括一第一段和一第二段，并且，表示任务优先级标记的数据处在上述第一和第二段中的一个内。

4、如权利要求1的设备，其特征在于，该设备是一个桥式电路。

5、一种系统，该系统包括：

至少第一和第二处理器，供有选择地提供任务优先级更新事务，该事务包括表示相应的第一或第二处理器的任务优先级标记的数据；

一处理器总线，它与第一和第二处理器相连，以接收上述任务优先级更新事务；以及

集中远程优先级捕获逻辑电路，其至少第一和第二远程任务优先级寄存器的内容根据分别表示第一和第二处理器任务优选级标记的数据在内的任务优先级更新事务予以更新，该集中远程优先级捕获逻辑电路响应上述任务优先级更新事务而接收信号，并响应该信号而更新相应远程任务优先级寄存器的内容。

6、如权利要求5的系统，其特征在于，计算机系统还包括第三和第四处理器，且远程优先级捕获逻辑电路包括第三和第四远程任务优先级寄存器。

7、如权利要求5的系统，其特征在于，所述任务优先级更新事务包括一第一段和一第二段，所述第一段包括更新事务类型，所述第二段包括标识远程任务优先级寄存器和任务优先级数据之一的数据。

8、如权利要求5所述的系统，其特征在于，所述远程优先级捕获逻辑电路在桥式电路内。

9、一种更新远程优先级捕获逻辑电路的方法，该方法包括：

将一任务优先级更新事务提供给处理器总线，所述事务包括表示一处理器的任务优先级标记的数据；

接收来自上述处理器总线的任务优先级更新事务，并提供一表示该事务的信号；以及

选择集中远程优先级捕获逻辑电路中的多个远程优先级寄存器的其中一个；

根据表示事务的信号更新所选择的远程任务优先级寄存器。