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CN121152201A - 一种存储器及其访问方法、电子设备 - Google Patents

一种存储器及其访问方法、电子设备

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Publication number
CN121152201A
CN121152201A CN202410764197.XA CN202410764197A CN121152201A CN 121152201 A CN121152201 A CN 121152201A CN 202410764197 A CN202410764197 A CN 202410764197A CN 121152201 A CN121152201 A CN 121152201A
Authority
CN
China
Prior art keywords
memory
bit lines
word line
lines
bit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202410764197.XA
Other languages
English (en)
Inventor
朱正勇
巫谢帅
康卜文
赵超
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Beijing Superstring Academy of Memory Technology
Original Assignee
Beijing Superstring Academy of Memory Technology
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Beijing Superstring Academy of Memory Technology filed Critical Beijing Superstring Academy of Memory Technology
Priority to CN202410764197.XA priority Critical patent/CN121152201A/zh
Priority to PCT/CN2024/130015 priority patent/WO2025256037A1/zh
Publication of CN121152201A publication Critical patent/CN121152201A/zh
Pending legal-status Critical Current

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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices

Landscapes

  • Semiconductor Memories (AREA)

Abstract

一种存储器及其访问方法、电子设备，所述存储器包括：至少一个存储阵列、多条公共字线和多条公共位线；存储阵列包括多层存储单元阵列和垂直延伸的位线；存储单元阵列包括：多个存储单元和多条字线；多条所述字线分成多个字线组，每个字线组连接一条公共字线；每个字线组包括S条字线，且该S条字线分别与隔列的存储单元连接；每行位线对应S条公共位线；且每行位线分成多个包括相邻的两条位线的位线组，每S个位线组分别连接到该行位线对应的S条公共位线。本实施例提供的方案，可以无需字线选通晶体管即可实现字线的选通，且同时工作的位线之间间距大，耦合小，同一公共位线可以连接更多位线，从而减少公共位线的数量。

Description

一种存储器及其访问方法、电子设备
技术领域
本公开实施例涉及但不限于半导体技术领域的器件设计及其制造，尤指一种存储器及其访问方法、电子设备。
背景技术
随着集成电路技术的发展，器件的关键尺寸日益缩小，单个芯片所包含的器件种类及数量随之增加，使得工艺生产中的任何微小差异都可能对器件性能造成影响。
为了尽可能降低产品的成本，人们希望在有限的衬底上做出尽可能多的器件单元。自从摩尔定律问世以来，业界提出了各种半导体结构设计和工艺优化，以满足人们对当前产品的需求。
发明内容
以下是对本文详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
本申请提供了一种存储器及其访问方法、电子设备，在无需字线选通晶体管的情况下实现对水平字线、垂直位线的存储器的字线的选通。
本申请提供了一种存储器，包括：
至少一个存储阵列、多条公共字线和多条公共位线；
所述存储阵列包括沿垂直于衬底方向堆叠的多层存储单元阵列，多条沿第一方向和第二方向阵列分布的沿垂直于所述衬底的方向延伸的位线；
所述存储单元阵列包括：沿所述第一方向和所述第二方向阵列分布的多个存储单元，与沿第二方向分布的每列存储单元一一对应的多条沿第二方向延伸的字线，且所述字线连接对应的一列存储单元；所述位线连接不同层相同位置的多个存储单元，所述第一方向和所述第二方向平行于所述衬底且交叉；
同一存储单元阵列的多条所述字线分成多个字线组，每个字线组连接一条公共字线，不同的字线组连接不同公共字线；每个字线组包括S条字线，且同一字线组内的S条字线分别与隔列的存储单元连接；
沿第一方向分布的每行位线对应S条公共位线；且每行位线分成多个位线组，每个位线组包括相邻的两条位线，每行位线的多个位线组按位线的排布顺序排布，每个位线组连接到该行位线对应的S条公共位线中的一条，且连接到同一条公共位线的多个位线组中相邻的位线组之间间隔S-1个位线组，所述S大于等于2。
在一些实施例中，所述S为2、3或4。
在一些实施例中，所述存储器包括沿所述第二方向间隔分布的多个存储阵列，且相邻的存储单元共用所述公共字线，且存储阵列的多个字线组中，与奇数列的存储单元连接的字线所在的字线组与该存储阵列相邻的两个存储阵列其中之一存储阵列的字线组连接同一公共字线，与偶数列的存储单元连接的字线所在的字线组与该存储阵列相邻的两个存储阵列其中另一存储阵列的字线组连接同一公共字线。
在一些实施例中，连接同一公共字线且位于不同的存储阵列的字线组所连接的多列存储单元所在列相同。
在一些实施例中，所述S为2，且所述公共位线沿所述第一方向延伸，多条所述公共位线沿所述第二方向间隔分布，同一存储单元阵列的多条公共位线中至少在相邻的公共位线之间设置有沿所述第一方向延伸的屏蔽线。
在一些实施例中，每条所述位线和所述公共位线之间设置有第一选通子电路，所述第一选通子电路连接第一选通控制线，所述第一选通子电路被配置为：在所述第一选通控制线的控制下，电连接或者断开所述位线和所述公共位线。
在一些实施例中，与沿所述第二方向排布的同一列的位线分别连接的多个第一选通子电路连接到同一第一选通控制线。
在一些实施例中，每条所述位线还通过一个第二选通子电路连接至预设电压端，所述第二选通子电路连接第二选通控制线，所述第二选通子电路被配置为：在所述第二选通控制线的控制下，电连接或者断开所述位线和所述预设电压端。
在一些实施例中，与沿所述第二方向排布的同一列的位线分别连接的多个第二选通子电路连接到同一第二选通控制线。
本公开实施例提供一种访问方法，应用于上述任一所述的存储器，包括：
在数据读写阶段，根据待操作的目标存储单元所连接的字线所在的字线组，在所述字线组所连接的公共字线上加载激活信号，其中，所述目标存储单元包括S列存储单元，且该S列存储单元分别连接到同一字线组的S条字线。
在一些实施例中，所述方法还包括，在与所述目标存储单元分别连接的S列目标位线所连接的第一选通子电路连接的第一选通控制线上加载导通电平信号，在S列所述目标位线连接的第二选通子电路所连接的第二选通控制线上加载关断电平信号；在非所述目标位线连接的第一选通控制线上加载关断电平信号，在非所述目标位线连接的第二选通控制线上加载导通电平信号。
本公开实施例提供一种电子设备，包括上述任一实施例所述的存储器。
在一些实施例中，所述电子设备还包括控制电路，所述控制电路配置为上述访问方法对所述存储器进行访问。
本申请包括一种存储器及其访问方法、电子设备，所述存储器包括：至少一个存储阵列、多条公共字线和多条公共位线；所述存储阵列包括沿垂直于衬底方向堆叠的多层存储单元阵列，多条沿第一方向和第二方向阵列分布的沿垂直于所述衬底的方向延伸的位线；所述存储单元阵列包括：沿所述第一方向和所述第二方向阵列分布的多个存储单元，与沿第二方向分布的每列存储单元一一对应的多条沿第二方向延伸的字线，且所述字线连接对应的一列存储单元；所述位线连接不同层相同位置的多个存储单元，所述第一方向和所述第二方向平行于所述衬底且交叉；同一存储单元阵列的多条所述字线分成多个字线组，每个字线组连接一条公共字线，不同的字线组连接不同公共字线；每个字线组包括S条字线，且同一字线组内的S条字线分别与隔列的存储单元连接；沿第一方向分布的每行位线对应S条公共位线；且每行位线分成多个位线组，每个位线组包括相邻的两条位线，每行位线的多个位线组按位线的排布顺序排布，每个位线组连接到该行位线对应的S条公共位线中的一条，且连接到同一条公共位线的多个位线组中相邻的位线组之间间隔S-1个位线组，所述S大于等于2。本公开实施例提供的方案，在无需字线选通晶体管的情况下实现字线选通，且同时工作的位线之间间距大，减少了位线之间的耦合电容，减少了位线之间的干扰，使得一条公共位线可以连接更多位线，从而减少了公共位线的数量，相应的减少与公共位线连接的感测放大器的数量。
本申请的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本申请而了解。本申请的其他优点可通过在说明书以及附图中所描述的方案来实现和获得。
在阅读并理解了附图和详细描述后，可以明白其他方面。
附图说明
附图用来提供对本申请技术方案的理解，并且构成说明书的一部分，与本申请的实施例一起用于解释本申请的技术方案，并不构成对本申请技术方案的限制。
图1为一些实施例提供的存储器的逻辑电路示意图；
图2为一些实施例提供的位线和公共位线连接示意图；
图3为另一些实施例提供的位线和公共位线连接示意图；
图4为另一些实施例提供的存储器的逻辑电路示意图；
图5为另一些实施例提供的位线和公共位线连接示意图；
图6为又一些实施例提供的位线和公共位线连接示意图。
具体实施方式
下文中将结合附图对本公开实施例进行详细说明。在不冲突的情况下，本公开实施例及实施例中的特征可以相互任意组合。
除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。
本公开的实施方式并不一定限定附图所示尺寸，附图中各部件的形状和大小不反映真实比例。此外，附图示意性地示出了理想的例子，本公开的实施方式不局限于附图所示的形状或数值。
本公开中的“第一”、“第二”、“第三”等序数词是为了避免构成要素的混同而设置，并不表示任何顺序、数量或者重要性。
在本公开中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解。例如，可以是物理连接或信号连接，可以是接触连接或一体地连接；可以是直接相连，或通过中间件间接相连，或两个元件内部的连通。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本公开中的具体含义。
在本公开中，可以是第一电极为漏电极、第二电极为源电极，或者可以是第一电极为源电极、第二电极为漏电极。在使用极性相反的晶体管的情况或电路工作中的电流方向变化的情况等下，“源电极”及“漏电极”的功能有时互相调换。因此，在本公开中，“源电极”和“漏电极”可以互相调换。
在本公开中，“连接”包括构成要素通过具有某种电作用的元件连接在一起的情况。“具有某种电作用的元件”只要可以进行连接的构成要素间的电信号的授受，就对其没有特别的限制。“具有某种电作用的元件”的例子不仅包括电极和布线，而且还包括晶体管等开关元件、电阻器、电感器、电容器、其它具有各种功能的元件等。
在本公开中，“平行”是指大约平行或几乎平行，比如，两条直线形成的角度为-10°以上且10°以下的状态，因此，也包括该角度为-5°以上且5°以下的状态。另外，“垂直”是指大约垂直，比如，两条直线形成的角度为80°以上且100°以下的状态，因此，也包括85°以上且95°以下的角度的状态。
图1为一示例性实施例提供的存储器逻辑电路示意图。如图1所示，所述存储器包括位于衬底的不同区域的多个存储阵列，多个所述存储阵列可以沿第二方向Y排列。所述存储阵列可以包括沿垂直于衬底方向堆叠的多层存储单元阵列10、多条沿垂直于衬底方向延伸的位线(BitLine，简称BL)。所述存储单元阵列10可以包括沿第一方向X和第二方向Y阵列分布的多个存储单元11、沿第二方向Y延伸的多条字线(WordLine，简称WL)。同层的沿第二方向Y分布的同一列的存储单元连接到同一条WL。不同列的存储单元11连接到不同的WL。不同层相同位置的存储单元11连接到同一条BL。多条BL沿第一方向X和第二方向Y阵列分布。所述存储器还可以包括多条公共字线(Common WordLine，简称CWL)和多条公共位线(Common BitLine，简称CBL)。
所述存储单元11可以包括晶体管和电容器，所述晶体管包括栅电极、第一电极和第二电极，所述晶体管的栅电极连接到WL，所述晶体管的第一电极连接到BL，所述晶体管的第二电极连接到电容器的第一端，电容器的第二端连接到第一预设电压端VPL。所述第一预设电压端VPL比如可以是固定电位，比如为逻辑数据”0”对应的电压和逻辑数据“1”对应的电压之间的值，比如逻辑数据”0”对应的电压为“0”，逻辑数据1对应的电压为VDD，则VPL可以为1/2VDD。
同一存储单元阵列的多条WL分为多组，称为字线组，每条WL仅属于一个字线组，每个字线组包括两条WL，且同一个字线组的两条WL之间间隔一条WL，同一字线组的WL连接到同一条CWL，比如，存储单元阵列包括N行存储单元和2M列存储单元即N*2M个存储单元，则，包括2M条WL，第j条WL与第j列存储单元连接，j为1至2M。第1条字线和第3条字线形成第1个字线组，该字线组连接到第1条公共字线CWL_0；第2条字线和第4条字线形成第2个字线组，连接到第2条公共字线CWL_1；第5条字线和第7条字线形成第3个字线组，连接到第三条公共字线CWL_2；第6条字线和第8条字线形成第4个字线组，连接到第4条公共字线CWL_3；以此类推，第2M-3条字线和第2M-1条字线形成第M-1个字线组，连接到第M-1条公共字线CWL_M-2；第2M-2条字线和第2M条字线形成第M个字线组，连接到第M条公共字线CWL_M-1。
每条CWL连接两个字线组的字线，且两个字线组分别属于相邻的两个存储阵列的同层的存储单元阵列，且两个字线组中字线所连接的存储单元的所在列相同。比如，图1中所示的3个依次相邻的存储阵列，分别为第k-1个存储阵列，第k个存储阵列和第k+1个存储阵列，公共字线CWL_0连接第k个存储阵列的第r层存储单元阵列的第1条字线和第3条字线，以及，连接第k-1个存储阵列的第r层存储单元阵列的第1条线和第3条字线。
同一存储单元阵列的相邻的字线组与不同的存储阵列的字线组连接到同一CWL。与奇数列的存储单元连接的字线所在的字线组与该存储阵列相邻的两个存储阵列其中之一存储阵列的字线组连接同一公共字线，与偶数列的存储单元连接的字线所在的字线组与该存储阵列相邻的两个存储阵列其中另一存储阵列的字线组连接同一公共字线。比如，第k个存储阵列中与奇数列的存储单元连接的字线所在的字线组与第k-1个存储阵列中与奇数列的存储单元连接的字线所在的字线组连接到同一公共字线，第k个存储阵列中与偶数列的存储单元连接的字线所在的字线组与第k+1个存储阵列中与偶数列的存储单元连接的字线所在的字线组连接到同一公共字线，或者，第k个存储阵列中与奇数列的存储单元连接的字线所在的字线组与第k+1个存储阵列中与奇数列的存储单元连接的字线所在的字线组连接到同一公共字线，第k个存储阵列中与偶数列的存储单元连接的字线所在的字线组与第k-1个存储阵列中与偶数列的存储单元连接的字线所在的字线组连接到同一公共字线，其中，相邻的字线组即两个字线组所包含的字线中存在相邻的字线。比如，第k个存储阵列的第1个字线组、第3个字线组、…，第M-1个字线组的字线分别与第k-1个存储阵列的相应的第1个字线组、第3个字线组、…，第M-1个字线组的字线组连接到同一公共字线，第k个存储阵列的第2个字线组、第4个字线组、…，第M个字线组的字线分别与第k+1个存储阵列的相应的第2个字线组、第4个字线组、…，第M个字线组的字线组连接到同一公共字线。如图1所示，第k个存储阵列的第1个字线组(包括与奇数列的存储单元连接的字线，第1条字线和第3条字线)与第k-1个存储阵列的第1个字线组连接到同一公共字线CWL_0，第k个存储阵列的第2个字线组(包括与偶数列的存储单元连接的字线，第2条字线和第4条字线)与第k+1个存储阵列第2个字线组连接到同一公共字线CWL_1。
沿第一方向X分布的每行位线对应两条CBL，每相邻的两条BL作为一个位线组，同一位线组的BL连接到同一条CBL，同一行的BL构成的多个位线组中，相邻的位线组的BL连接到该行位线对应的两条CBL中的不同的CBL。相邻的位线组指两个位线组所包含的位线中存在相邻的位线。比如，如图2所示，第i+1行的多条BL对应公共位线CBL_i_0和CBL_i_1，i为0至N-1，其中，第i+1行第1列、第2列的位线构成第1个位线组，第i+1行第3列、第4列的位线构成第2个位线组，以此类推，第i+1行第2M-1列、第2M列的位线构成第M个位线组，且第1个位线组、第3个位线组，第M-1个位线组连接到公共位线CBL_i_0，第2个位线组、第4个位线组，第M个位线组连接到公共位线CBL_i_1。本实施例提供的方案，在一行存储单元所在的区域只有两条公共位线，公共位线之间的距离较大，可以减少公共位线之间的耦合，从而，一条公共位线可以连接更多的位线，相应的存储器可以使用更少的公共位线，以及，减少与公共位线连接的感测放大器的数量。
在一些实施例中，所述CBL沿第一方向X延伸，每行位线对应两条CBL时，至少在两个相邻的CBL之间设置有沿第一方向X延伸的屏蔽线。所述屏蔽线可以连接至第三预设电压端，所述第三预设电压端电压比如为0、1/2VDD、VDD等。所述屏蔽线可以对相邻的CBL进行屏蔽，减少相邻的CBL之间的耦合电容。所述屏蔽线可以和CBL的形状一致，即，可以制造相同的多条导电线，其中一部分作为CBL，一部分作为屏蔽线，但不限于此。
在一些实施例中，相邻的CBL之间均设置有屏蔽线。所述屏蔽线可以设置在与同一行的位线对应的两条CBL之间，还可以设置在与相邻行的位线对应的CBL之间，比如，第一行的位线对应第一条CBL和第二条CBL，第二行的位线对应第三条CBL和第四条CBL，则屏蔽线可以设置在第一条CBL和第二条CBL之间，第二条CBL和第三条CBL之间，以及，第三条CBL和第四条CBL之间。
每个存储单元阵列连接的M条公共字线中，同一时刻只有一条公共字线激活，从而使得同一条公共位线连接的多条位线中仅有1条位线连接的存储单元的晶体管导通。比如，公共字线CWL_0激活时，第1条字线和第3条字线所连接的第一列存储单元和第三列存储单元的晶体管导通，相应的与第一列存储单元和第三列存储单元分别连接的BL通过电荷共享进行数据的读取或者写入，即，此时工作的BL为第一列存储单元连接的BL和第三列存储单元连接的BL，而非相邻的BL，第一列BL和第三列BL之间间隔两个存储单元，距离很远，二者之间的耦合很小，且，第二列BL可以对第一列BL和第三列BL进行屏蔽，从而可以进一步减小第一列BL和第三列BL之间的耦合，从而，一条公共位线可以连接更多的位线，相应的存储器可以使用更少的公共位线，以及，由于公共位线连接感测放大器，公共位线数量减少，相应的减少与公共位线连接的感测放大器的数量。
在一些实施例中，如图3所示，每条所述BL可以通过一个第一选通子电路21连接到所述CBL，所述第一选通子电路还连接第一选通控制线，所述第一选通子电路21被配置为在所述第一选通控制线的控制下连通或断开所述BL和所述CBL(即，使得BL和所述CBL电连接，或者，断开)。本实施例提供的方案，通过设置第一选通子电路，可以仅选通待操作的目标位线，关断非目标位线，从而降低CBL的容抗，降低功耗，提高操作速度；且CBL容抗更小时，BL和存储单元进行电荷共享后，BL上的电压变化ΔVBL更大，因此，CBL可以连接更多的位线，相应的存储器可以使用更少的CBL，以及，由于CBL连接感测放大器，CBL数量减少，相应的可以减少与CBL连接的感测放大器的数量；或者，CBL连接的位线数量可以不变，可以使用电容值更小的电容器，即可以使用面积更小的电容器，减少存储单元占用面积，提高器件密度。但本公开实施例不限于此，在另一示例性实施例中，可以不设置第一选通子电路21。
在一些实施例中，如图3所示，每条所述位线还可以通过一个第二选通子电路22连接到第二预设电压端Vpre，所述第二选通子电路还连接第二选通控制线，所述第二选通子电路22被配置为在所述第二选通控制线的控制下连通或断开所述位线和第二预设电压端Vpre(即,使得位线和所述第二预设电压端Vpre电连接，或者，断开)。本实施例提供的方案，设置第二选通子电路，可以将非目标位线连接到预设的电压端，避免非目标位线电压变化，对目标位线造成干扰。但本公开实施例不限于此，在另一些实施例中，可以不设置第二选通子电路22。
在一些实施例中，所述第二预设电压端Vpre的电压可以为逻辑数据”0”对应的电压和逻辑数据“1”对应的电压之间的值，比如可以为1/2VDD等。
在一些实施例中，与沿第二方向排布的同一列的多条BL分别相连的多个第一选通子电路21连接同一条第一选通控制线，不同列的BL连接的第一选通子电路21连接到不同的第一选通控制线，即，2M列BL所连接的第一选通子电路21分别连接到2M条不同的第一选通控制线。比如，如图3所示，存储单元阵列包括N*2M条位线，第i行第j列的位线为位线BL_i-1_j-1，i为1至N，j为1至2M，即BL_0_0至BL_N-1_2M-1。第一列的位线分别连接的多个第一选通子电路21均连接到第一条第一选通控制线Ctrl_0_0，第二列的位线分别连接的多个第一选通子电路21均连接到第二条第一选通控制线Ctrl_0_3，第三列的位线分别连接的多个第一选通子电路21均连接到第三条第一选通控制线Ctrl_1_0，第四列的位线分别连接的多个第一选通子电路21均连接到第四条第一选通控制线Ctrl_1_3，以此类推，第2M-1列的位线分别连接的多个第一选通子电路21均连接到第2M-1条第一选通控制线Ctrl_M-1_0，第2M列的位线分别连接的多个第一选通子电路21均连接到第2M条第一选通控制线Ctrl_M-1_3。本实施例提供的方案，可以通过CBL和第一选通控制线选中一条位线。
在一些实施例中，与沿第二方向排布的同一列的多条位线分别连接的多个第二选通子电路22连接同一条第二选通控制线，不同列的位线连接的第二选通子电路22连接到不同的第二选通控制线，2M列位线所连接的第二选通子电路22分别连接到2M条不同的第二选通控制线。比如，如图3所示，第一列的位线分别连接的多个第二选通子电路22均连接到第一条第二选通控制线Ctrl_0_1，第二列的位线分别连接的多个第二选通子电路22均连接到第二条第二选通控制线Ctrl_0_2，第三列的位线分别连接的多个第二选通子电路22均连接到第三条第二选通控制线Ctrl_1_1，第四列的位线分别连接的多个第二选通子电路22均连接到第四条第二选通控制线Ctrl_1_2，以此类推，第2M-1列的位线分别连接的多个第二选通子电路22均连接到第2M-1条第二选通控制线Ctrl_M-1_1，第2M列的位线分别连接的多个第二选通子电路22均连接到第2M条第二选通控制线Ctrl_M-1_2。
在读操作或者写操作阶段，同一位线BL连接的所述第一选通子电路21和第二选通子电路22的选通状态相反。
在一些实施例中，所述第一选通子电路21可以包括第一晶体管T1，所述第一晶体管T1的栅电极连接到所述第一选通控制线，第一电极连接到所述位线BL，第二电极连接到所述公共位线CBL。本实施例所述的第一选通子电路21的结构仅为示例，可以是其他可以实现选通的电路。
在一些实施例中，所述第一晶体管T1比如为N型晶体管，但本公开实施例不限于此，所述第一晶体管T1可以是P型晶体管。
在一些实施例中，所述第二选通子电路22可以包括第二晶体管T2，所述第二晶体管T2的栅电极连接到所述第二选通控制线，第一电极连接到所述位线BL，第二电极连接到第二预设电压端Vpre。本实施例所述的第二选通子电路22的结构仅为示例，可以是其他可以实现选通的电路。
在一些实施例中，所述第二晶体管T2比如为N型晶体管，但本公开实施例不限于此，所述第二晶体管T2可以是P型晶体管。
本公开实施例还提供一种上述存储器的访问方法，包括：
在数据读写阶段，根据待操作的两列目标存储单元所连接的字线所在的字线组，在所述字线组连接的公共字线上加载激活信号，与所述目标存储单元分别连接的两列目标位线对应的第一选通控制线上加载导通电平信号，以导通所述两列目标位线与相应的公共位线；在两列目标位线连接的第二选通子电路所连接的第二选通控制线上加载关断电平信号，使得目标位线与第二预设电压端之间断开；在非目标位线连接的第一选通控制线(即非目标位线连接的第一选通子电路连接的第一选通控制线)加载关断电平信号，在非目标位线连接的第二选通控制线(即非目标位线连接的第二选通子电路连接的第二选通控制线)加载导通电平信号，以使得所述非目标位线连接到第二预设电压端。其中，所述两列目标存储单元连接的字线属于同一字线组。
所述导通电平信号即可以使得相应的选通子电路处于连通状态的信号，所述关断电平信号即可以使得相应的选通子电路处于关断状态的信号。所述数据读写阶段可以包括读数据阶段和写数据阶段。
如图3所示，目标存储单元为第2列、第4列的存储单元，第2列、第4列的存储单元连接的字线所在的字线组连接公共字线CWL_1，在公共字线CWL_1上加载激活信号，则第2条字线和第4条字线加载激活信号，第2列、第4列的存储单元的晶体管导通，第2列、第4列的位线连接的第一选通控制线(Ctrl_0_3、Ctrl_1_3)加载导通电平信号，第2列、第4列的位线连接的第二选通控制线(Ctrl_0_2、Ctrl_1_2)加载关断电平信号，使得第2列位线、第4列的位线(即目标位线)与公共位线连接连通，且与第二预设电压端Vpre断开，第2列、第4列的存储单元连接的位线可以和存储单元进行电荷共享，第2列、第4列外的其他列的位线(即非目标位线)对应的第一选通控制线加载关断电平信号，第2列、第4列外的其他列的位线对应的第二选通控制线加载导通电平信号，使得第2列、第4列外其他列的位线与相应的公共位线之间断开，并连接到第二预设电压端Vpre。
本实施例提供的方案，无需字线选通晶体管，即可实现对两列存储单元的操作，且可以断开公共位线和非目标位线之间的连接，减少公共位线的容抗，且通过将非目标位线连接到固定电压端，可以减少非目标位线对目标位线的干扰。
在另一示例性实施例中，如图4所示，将同一存储单元阵列的多条WL分为多个字线组，每条字线仅属于一个字线组，每4条字线形成一个字线组，同一字线组的字线沿第一方向X分布，且相邻的字线之间间隔一条字线。以存储单元阵列包括N行存储单元和2M列存储单元即N*2M个存储单元，2M条WL为例，第j条WL与第j列存储单元连接，j为1至2M。第1条、第3条、第5条、第7条字线形成第1个字线组，该字线组连接到第1条公共字线CWL_0；第2条、第4条、第6条、第8条字线形成第2个字线组，连接到第2条公共字线CWL_1，以此类推，不再赘述。本实施例提供的方案，同一公共字线连接的字线更多，可以减少公共字线的数量，从而减少为公共字线的引出占用的区域，以及，减少字线驱动器的数量。但该方案下，公共位线数量增加，因此，可以基于设计需求，选择合适数量的公共字线和公共位线。
与每个字线组包括两条字线的实施例类似，每条CWL连接两个字线组的字线，且两个字线组可以分别属于相邻的两个存储阵列的同层的存储单元阵列，且两个字线组中字线所连接的存储单元的所在列可以相同。
同一存储单元阵列的相邻的字线组与不同的存储阵列的字线组连接到同一CWL。存储单元阵列所在的当前存储阵列包括两个相邻的存储阵列，称为第一存储阵列和第二存储阵列，则存储单元阵列相邻的两个字线组中，其中一个字线组与第一存储阵列的字线组连接到同一CWL，另一个字线组与第二存储阵列的字线组连接到同一CWL。
相应的，沿第一方向X分布的每行位线对应4条CBL，每行位线中，每相邻的2条BL作为一个位线组，同一位线组的BL连接到同一条CBL，同一行的BL构成的多个按BL的分布顺序排列的位线组中，每4个连续分布的位线组的BL分别连接到该行位线对应的4条CBL中的不同的CBL，且连接到同一条CBL的位线组之间间隔3个位线组。比如，如图5所示，第i+1行的多条BL对应4条公共位线CBL_i_0、CBL_i_1、CBL_i_2、CBL_i_3，i为0至N-1。其中，第i+1行第1列、第2列的位线构成第1个位线组，第i+1行第3列、第4列的位线构成第2个位线组，第i+1行第5列、第6列的位线构成第3个位线组，第i+1行第7列、第8列的位线构成第4个位线组，且第1个位线组连接到公共位线CBL_i_0，第2个位线组连接到公共位线CBL_i_1，第3个位线组连接到公共位线CBL_i_2，第4个位线组连接到公共位线CBL_i_3，后续第5至8个位线组，以及，更多的位线组连接方式类似，不再赘述。上述位线组和CBL之间的连接方式仅为示例，可以是其他连接方式。
每个存储单元阵列连接的多条公共字线中，同一时刻只有一条公共字线激活，从而使得同一条公共位线连接的多条位线中仅有1条位线连接的存储单元的晶体管导通。
在一些实施例中，如图6所示，每条所述BL通过一个第一选通子电路21连接到所述CBL，所述第一选通子电路21还连接第一选通控制线，所述第一选通子电路21被配置为在所述第一选通控制线的控制下连通或断开所述BL和所述CBL。本实施例提供的方案，通过设置第一选通子电路，可以仅选通待操作的目标位线，关断非目标位线，从而降低CBL的容抗，降低功耗，提高操作速度。但本公开实施例不限于此，在另一示例性实施例中，可以不设置第一选通子电路21。
在一些实施例中，如图6所示，每条所述位线还可以通过一个第二选通子电路22连接到第二预设电压端Vpre，所述第二选通子电路22还连接第二选通控制线，所述第二选通子电路22被配置为在所述第二选通控制线的控制下连通或断开所述位线和第二预设电压端Vpre。本实施例提供的方案，设置第二选通子电路，可以将非目标位线连接到预设的电压端，避免非目标位线电压变化，对目标位线造成干扰。但本公开实施例不限于此，在另一些实施例中，可以不设置第二选通子电路22。
在一些实施例中，与沿第二方向排布的同一列的多条BL分别相连的多个第一选通子电路21连接同一条第一选通控制线，不同列的BL连接的第一选通子电路21连接到不同的第一选通控制线。如图6所示，存储单元阵列包括N*2M条位线，第i行第j列的位线为位线BL_i-1_j-1，i为1至N，j为1至2M，即BL_0_0至BL_N-1_2M-1。第一列的位线连接的第一选通子电路21均连接到第一条第一选通控制线Ctrl_0_0，第二列的位线连接的第一选通子电路21均连接到第二条第一选通控制线Ctrl_0_3，第三列的位线连接的多个第一选通子电路21均连接到第三条第一选通控制线Ctrl_1_0，第四列的位线连接的第一选通子电路21均连接到第四条第一选通控制线Ctrl_1_3，以此类推，第2M-1列的位线连接的第一选通子电路21均连接到第2M-1条第一选通控制线Ctrl_M-1_0，第2M列的位线连接的第一选通子电路21均连接到第2M条第一选通控制线Ctrl_M-1_3。
在一些实施例中，与沿第二方向排布的同一列的多条位线分别相连的多个第二选通子电路22连接同一条第二选通控制线，不同列的位线连接的第二选通子电路22连接到不同的第二选通控制线，2M列位线所连接的第二选通子电路22分别连接到2M条不同的第二选通控制线。比如，如图3所示，第一列的位线连接的第二选通子电路22均连接到第一条第二选通控制线Ctrl_0_1，第二列的位线连接的第二选通子电路22均连接到第二条第二选通控制线Ctrl_0_2，第三列的位线连接的多个第二选通子电路22均连接到第三条第二选通控制线Ctrl_1_1，第四列的位线连接的第二选通子电路22均连接到第四条第二选通控制线Ctrl_1_2，以此类推，第2M-1列的位线连接的第二选通子电路22均连接到第2M-1条第二选通控制线Ctrl_M-1_1，第2M列的位线连接的第二选通子电路22均连接到第2M条第二选通控制线Ctrl_M-1_2。
本公开实施例还提供一种上述存储器的访问方法，包括：
在数据读写阶段，根据待操作的目标存储单元所连接的字线组，在所述字线组所连接的公共字线上加载激活信号，所述目标存储单元包括4列存储单元，且该4列存储单元分别连接到同一字线组的4条字线；在与所述目标存储单元分别连接的4列目标位线连接的第一选通子电路所连接的第一选通控制线上加载导通电平信号，以导通4列所述目标位线与相应的公共位线；在4列目标位线连接的第二选通子电路所连接的第二选通控制线上加载关断电平信号，以关断所述目标位线和所述第二预设电压端；在非目标位线连接的第一选通控制线上加载关断电平信号，在非目标位线连接的第二选通控制线上加载导通电平信号，以使得所述非目标位线与相应的公共位线之间断开，且连接到第二预设电压端。
如图6所示，第2、4、6、8列的存储单元为目标存储单元，目标存储单元连接的字线组连接公共字线CWL_1，在公共字线CWL_1上加载激活信号，则第2条字线、第4条字线、第6条字线、第8条字线加载激活信号，第2、4、6、8列的存储单元的晶体管导通，第2、4、6、8列的位线(即目标位线)连接的第一选通控制线(Ctrl_0_3、Ctrl_1_3、Ctrl_2_3、Ctrl_3_3)加载导通电平信号，第2、4、6、8列的位线连接的第二选通控制线(Ctrl_0_2、Ctrl_1_2、trl_2_2、Ctrl_3_2)加载关断电平信号，使得第2、4、6、8列的位线与公共位线连接连通，与第二预设电压端之间关断，从而第2、4、6、8列的存储单元连接的位线可以和存储单元进行电荷共享。在第2、4、6、8列外的其他列的位线(即非目标位线)连接的第一选通控制线加载关断电平信号，第2、4、6、8列外的其他列的位线(即非目标位线)连接的第二选通控制线加载导通电平信号，使得第2、4、6、8列外其他列的位线与相应的公共位线之间断开，且连接到第二预设电压端Vpre。
上述实施例中以字线组包括2条或4条为例进行说明。但本公开实施例不限于此，字线组可以包括其他数量的字线，比如3条字线。
本公开实施例提供一种存储器，可以包括：
至少一个存储阵列、多条公共字线和多条公共位线；
所述存储阵列包括沿垂直于衬底方向堆叠的多层存储单元阵列，多条沿第一方向X和第二方向Y阵列分布的沿垂直于所述衬底的方向延伸的位线；
所述存储单元阵列包括：沿所述第一方向X和所述第二方向阵Y列分布的多个存储单元，与沿第二方向Y分布的每列存储单元一一对应的多条沿第二方向Y延伸的字线，且所述字线连接对应的一列存储单元；所述位线连接不同层相同位置的多个存储单元；
同一存储单元阵列的多条所述字线分成多个字线组，每个字线组连接一条公共字线，不同的字线组连接不同公共字线；每个字线组包括S条字线，且同一字线组内的S条字线分别与隔列的存储单元连接；同一字线组的字线沿第一方向X分布，同一字线组的相邻的字线之间间隔一条字线；
沿第一方向X分布的每行位线对应S条公共位线；且每行位线分成多个位线组，每个位线组包括相邻的两条位线，即每相邻的2条BL作为一个位线组，每行位线的多个位线组按位线的排布顺序排布，同一位线组的位线连接到同一条公共位线，每个位线组连接到该行位线对应的S条公共位线中的一条，且连接到同一条公共位线的多个位线组中相邻的位线组之间间隔S-1个位线组。同一行的BL构成的多个按BL的分布顺序排列的位线组中，每S个位线组的BL分别连接到该行位线对应的S条CBL中的不同的CBL，每个位线组连接一条CBL，S个位线组分别连接到S条CBL，所述S大于等于2。
所述S大于等于2。S的最大值可以为一行存储单元所在的区域可容纳的公共位线数量，比如，S可以为2，3，4等。
类似的，每条位线通过一个第一选通子电路21连接到公共位线，通过一个第二选通子电路22连接到第二预设电压端Vpre，与同一列的多条BL分别相连的多个第一选通子电路21连接同一条第一选通控制线，与同一列的多条位线分别相连的多个第二选通子电路22连接同一条第二选通控制线，参考前述每个字线组包括2条字线或者4条字线的实施例中相关描述，此处不再赘述。
本公开实施例还提供一种上述存储器的访问方法，包括：
在数据读写阶段，根据待操作的目标存储单元所连接的字线所在的字线组，在所述字线组所连接的公共字线上加载激活信号；其中，所述目标存储单元包括S列存储单元，且该S列存储单元分别连接到同一字线组的S条字线。
在一些实施例中，所述方法还包括：与所述S列存储单元分别连接的S列位线称为S列目标位线，在与所述S列目标位线所连接的第一选通子电路连接的第一选通控制线加载导通电平信号，以导通S列所述目标位线与相应的公共位线；在S列目标位线连接的第二选通子电路所连接的第二选通控制线上加载关断电平信号，避免S列目标位线连接到第二预设电压端；在非目标位线连接的第一选通控制线上加载关断电平信号，在非目标位线连接的第二选通控制线上加载导通电平信号，以使得所述非目标位线连接到第二预设电压端。本实施例提供的方案，可以使得公共位线与非目标位线之间断开，减少公共位线的容抗，且可以使得非目标位线的电压稳定，减少对目标位线的干扰。
本公开实施例还提供了一种电子设备，包括前述任一实施例所述的存储器。所述电子设备可以为：存储装置、智能电话、计算机、平板电脑、人工智能设备、可穿戴设备或移动电源等。存储装置可以包括计算机中的内存等，此处不作限定。
在一些实施例中，所述电子设备还可以包括控制电路，所述控制电路配置为按照上述任一所述的访问方法对所述存储器进行访问。所述控制电路可以包括产生控制信号至所述公共字线、第一选通控制线、第二选通控制器的驱动器等。控制电路与感测放大器等一起实现对存储器的访问。
虽然本发明所揭露的实施方式如上，但所述的内容仅为便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所属领域内的技术人员，在不脱离本发明所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本发明的专利保护范围，仍须以所附的权利要求书所界定的范围为准。

Claims (13)

1.一种存储器，其特征在于，包括：
至少一个存储阵列、多条公共字线和多条公共位线；
所述存储阵列包括沿垂直于衬底方向堆叠的多层存储单元阵列，多条沿第一方向和第二方向阵列分布的沿垂直于所述衬底的方向延伸的位线；
所述存储单元阵列包括：沿所述第一方向和所述第二方向阵列分布的多个存储单元，与沿第二方向分布的每列存储单元一一对应的多条沿第二方向延伸的字线，且所述字线连接对应的一列存储单元；所述位线连接不同层相同位置的多个存储单元，所述第一方向和所述第二方向平行于所述衬底且交叉；
同一存储单元阵列的多条所述字线分成多个字线组，每个字线组连接一条公共字线，不同的字线组连接不同公共字线；每个字线组包括S条字线，且同一字线组内的S条字线分别与隔列的存储单元连接；
沿第一方向分布的每行位线对应S条公共位线；且每行位线分成多个位线组，每个位线组包括相邻的两条位线，每行位线的多个位线组按位线的排布顺序排布，每个位线组连接到该行位线对应的S条公共位线中的一条，且连接到同一条公共位线的多个位线组中相邻的位线组之间间隔S-1个位线组，所述S大于等于2。
2.根据权利要求1所述的存储器，其特征在于，所述S为2、3或4。
3.根据权利要求1所述的存储器，其特征在于，所述存储器包括沿所述第二方向间隔分布的多个存储阵列，且相邻的存储单元共用所述公共字线，且存储阵列的多个字线组中，与奇数列的存储单元连接的字线所在的字线组与该存储阵列相邻的两个存储阵列其中之一存储阵列的字线组连接同一公共字线，与偶数列的存储单元连接的字线所在的字线组与该存储阵列相邻的两个存储阵列其中另一存储阵列的字线组连接同一公共字线。
4.根据权利要求3所述的存储器，其特征在于，连接同一公共字线且位于不同的存储阵列的字线组所连接的多列存储单元所在列相同。
5.根据权利要求1所述的存储器，其特征在于，所述S为2，且所述公共位线沿所述第一方向延伸，多条所述公共位线沿所述第二方向间隔分布，同一存储单元阵列的多条公共位线中至少在相邻的公共位线之间设置有沿所述第一方向延伸的屏蔽线。
6.根据权利要求1至5任一所述的存储器，其特征在于，每条所述位线和所述公共位线之间设置有第一选通子电路，所述第一选通子电路连接第一选通控制线，所述第一选通子电路被配置为：在所述第一选通控制线的控制下，电连接或者断开所述位线和所述公共位线。
7.根据权利要求6所述的存储器，其特征在于，与沿所述第二方向排布的同一列的位线分别连接的多个第一选通子电路连接到同一第一选通控制线。
8.根据权利要求7所述的存储器，其特征在于，每条所述位线还通过一个第二选通子电路连接至预设电压端，所述第二选通子电路连接第二选通控制线，所述第二选通子电路被配置为：在所述第二选通控制线的控制下，电连接或者断开所述位线和所述预设电压端。
9.根据权利要求8所述的存储器，其特征在于，与沿所述第二方向排布的同一列的位线分别连接的多个第二选通子电路连接到同一第二选通控制线。
10.一种访问方法，其特征在于，应用于如权利要求1至9任一所述的存储器，包括：
在数据读写阶段，根据待操作的目标存储单元所连接的字线所在的字线组，在所述字线组所连接的公共字线上加载激活信号，其中，所述目标存储单元包括S列存储单元，且该S列存储单元分别连接到同一字线组的S条字线。
11.根据权利要求10所述的访问方法，其特征在于，所述存储器为如权利要求8或9所述的存储器，所述方法还包括，在与所述目标存储单元分别连接的S列目标位线所连接的第一选通子电路连接的第一选通控制线上加载导通电平信号，在S列所述目标位线连接的第二选通子电路所连接的第二选通控制线上加载关断电平信号；在非所述目标位线连接的第一选通控制线上加载关断电平信号，在非所述目标位线连接的第二选通控制线上加载导通电平信号。
12.一种电子设备，其特征在于，包括如权利要求1至9任一所述的存储器。
13.根据权利要求12所述的电子设备，其特征在于，所述电子设备还包括控制电路，所述控制电路配置为按照权利要求10或11所述的访问方法对所述存储器进行访问。
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