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CN121127905A - 像素驱动电路及其驱动方法、显示装置 - Google Patents

像素驱动电路及其驱动方法、显示装置

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Publication number
CN121127905A
CN121127905A CN202480000722.9A CN202480000722A CN121127905A CN 121127905 A CN121127905 A CN 121127905A CN 202480000722 A CN202480000722 A CN 202480000722A CN 121127905 A CN121127905 A CN 121127905A
Authority
CN
China
Prior art keywords
signal terminal
transistor
node
electrically connected
time
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202480000722.9A
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English (en)
Inventor
徐攀
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BOE Technology Group Co Ltd
Beijing BOE Technology Development Co Ltd
Original Assignee
BOE Technology Group Co Ltd
Beijing BOE Technology Development Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by BOE Technology Group Co Ltd, Beijing BOE Technology Development Co Ltd filed Critical BOE Technology Group Co Ltd
Publication of CN121127905A publication Critical patent/CN121127905A/zh
Pending legal-status Critical Current

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    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]

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  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Control Of El Displays (AREA)

Abstract

一种像素驱动电路及其驱动方法、显示装置，像素驱动电路包括：第一控制子电路被配置为在至少一个扫描信号端、至少一个输入信号端和第三节点(N3)的信号的控制下，向第一节点(N1)提供信号；第二控制子电路被配置为在第一发光信号端(EM1)和第二发光信号端(EM2)的信号的控制下，向第二节点(N2)提供第一电源端(ELVDD)的信号，向第四节点(N4)提供第三节点(N3)的信号；第三控制子电路被配置为在第三扫描信号端(G3)的信号的控制下，向第二节点(N2)提供初始信号端(INIT)的信号。

Description

像素驱动电路及其驱动方法、显示装置 技术领域
本文涉及但不限于显示技术领域，具体涉及一种像素驱动电路及其驱动方法、显示装置。
背景技术
有机发光二极管(Organic Light Emitting Diode，简称OLED)和量子点发光二极管(Quantum-dot Light Emitting Diodes，简称QLED)为主动发光显示器件，具有自发光、广视角、高对比度、低耗电、极高反应速度、轻薄、可弯曲和成本低等优点。随着显示技术的不断发展，以OLED或QLED为发光器件、由薄膜晶体管(Thin Film Transistor，简称TFT)进行信号控制的显示装置(Display)已成为目前显示领域的主流产品。
发明内容
以下是对本文详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
第一方面，本公开提供了一种像素驱动电路，包括：驱动子电路、第一控制子电路、第二控制子电路和第三控制子电路；
所述第一控制子电路，分别与至少一个扫描信号端、至少一个输入信号端、第一节点和第三节点电连接，被配置为在至少一个扫描信号端、至少一个输入信号端和第三节点的信号的控制下，向第一节点提供信号；
所述第二控制子电路，分别与第一发光信号端、第二发光信号端、第一电源端、第二节点、第三节点和第四节点电连接，被配置为在第一发光信号端和第二发光信号端的信号的控制下，向第二节点提供第一电源端的信号，向第四节点提供第三节点的信号；
所述第三控制子电路，分别与第三扫描信号端、第二节点和初始信号端电连接，被配置为在第三扫描信号端的信号的控制下，向第二节点提供初始信号端的信号；
所述驱动子电路，分别与第一节点、第二节点和第三节点电连接，被配置为在第一节点和第二节点的信号的控制下，向第三节点提供驱动信号。
在示例性实施方式中，至少一个扫描信号端包括：第一扫描信号端和第二扫描信号端，至少一个输入信号端包括：数据信号端和参考信号端；
所述第一控制子电路，被配置为在第一扫描信号端和第二扫描信号端的信号的控制下，向第一节点提供数据信号端或参考信号端的信号，并存储第一节点和第三节点的信号的电压差。
在示例性实施方式中，所述第一控制子电路包括：数据写入子电路、初始化子电路和第一存储子电路；
所述数据写入子电路，分别与第一扫描信号端、数据信号端和第一节点电连接，被配置为第一扫描信号端的信号的控制下，向第一节点提供数据信号端的信号；
所述初始化子电路，分别与第二扫描信号端、参考信号端和第一节点电连接，被配置为在第二扫描信号端的信号的控制下，向第一节点提供参考信号端的信号；
所述第一存储子电路，分别与第一节点和第三节点电连接，被配置为存储第一节点和第三节点的信号的电压差。
在示例性实施方式中，所述数据写入子电路包括：第一晶体管，所述初始化子电路包括：第二晶体管，所述第一存储子电路包括：第一电容；
第一晶体管的控制极与第一扫描信号端电连接，第一晶体管的第一极与数据信号端电连接，第一晶体管的第二极与第一节点电连接；
第二晶体管的控制极与第二扫描信号端电连接，第二晶体管的第一极与参考信号端电连接，第二晶体管的第二极与第一节点电连接；
第一电容的第一端与第一节点电连接，第一电容的第二端与第三节点电连接。
在示例性实施方式中，至少一个扫描信号端包括：第一扫描信号端，至少一个输入信号端包括：控制信号端，控制信号端在至少部分时间为数据信号端，在至少部分时间为参考信号端；
所述第一控制子电路，被配置为在第一扫描信号端的信号的控制下，向第一节点提供控制信号端的信号，并存储第一节点和第三节点的信号的电压差。
在示例性实施方式中，所述第一控制子电路包括：节点控制子电路和第一存储子电路；
所述节点控制子电路，分别与第一扫描信号端、控制信号端和第一节点电连接，被配置为第一扫描信号端的信号的控制下，向第一节点提供控制信号端的信号；
所述第一存储子电路，分别与第一节点和第三节点电连接，被配置为存储第一节点和第三节点的信号的电压差。
在示例性实施方式中，所述节点控制子电路包括：第一晶体管，所述第一存储子电路包括：第一电容；
第一晶体管的控制极与第一扫描信号端电连接，第一晶体管的第一极与控制信号端电连接，第一晶体管的第二极与第一节点电连接；
第一电容的第一端与第一节点电连接，电容的第二端与第三节点电连接。
在示例性实施方式中，所述第一控制子电路还与恒压信号端电连接，所述第一控制子电路还包括：第二存储子电路；
所以第二存储子电路，分别与恒压信号端和第三节点电连接，被配置为存储恒压信号端和第三节点的信号的电压差。
在示例性实施方式中，所述第二存储子电路包括：第二电容；
第二电容的第一端与恒压信号端电连接，第二电容的第二端与第三节点电连接。
在示例性实施方式中，所述驱动子电路包括：第三晶体管，所述第二控制子电路包括：第五晶体管和第六晶体管；
第三晶体管的控制极与第一节点电连接，第三晶体管的第一极与第二节点电连接，第三晶体管的第二极与第三节点电连接；
第五晶体管的控制极与第一发光信号端电连接，第五晶体管的第一极与第一电源端电连接，第五晶体管的第二极与第二节点电连接；
第六晶体管的控制极与第二发光信号端电连接，第六晶体管的第一极与第三节点电连接，第六晶体管的第二极与第四节点电连接。
在示例性实施方式中，所述第三控制子电路包括：第四晶体管；
第四晶体管的控制极与第三扫描信号端电连接，第四晶体管的第一极与初始信号端电连接，第四晶体管的第二极与第二节点电连接。
在示例性实施方式中，所述第一控制子电路包括：第一晶体管、第二晶体管和第一电容，或者包括：第一晶体管、第二晶体管、第一电容和第二电容，所述第二控制子电路包括：第五晶体管和第六晶体管，所述第三控制子电路包括：第四晶体管，驱动晶体管包括：第三晶体管；
第一晶体管的控制极与第一扫描信号端电连接，第一晶体管的第一极与数据信号端电连接，第一晶体管的第二极与第一节点电连接；
第二晶体管的控制极与第二扫描信号端电连接，第二晶体管的第一极与参考信号端电连接，第二晶体管的第二极与第一节点电连接；
第三晶体管的控制极与第一节点电连接，第三晶体管的第一极与第二节点电连接，第三晶体管的第二极与第三节点电连接；
第四晶体管的控制极与第三扫描信号端电连接，第四晶体管的第一极与初始信号端电连接，第四晶体管的第二极与第二节点电连接；
第五晶体管的控制极与第一发光信号端电连接，第五晶体管的第一极与第一电源端电连接，第五晶体管的第二极与第二节点电连接；
第六晶体管的控制极与第二发光信号端电连接，第六晶体管的第一极与第三节点电连接，第六晶体管的第二极与第四节点电连接；
第一电容的第一端与第一节点电连接，第一电容的第二端与第三节点电连接；
第二电容的第一端与恒压信号端电连接，第二电容的第二端与第三节点电连接。
在示例性实施方式中，所述第一控制子电路包括：第一晶体管和第一电容，或者包括：第一晶体管、第一电容和第二电容，所述第二控制子电路包括：第五晶体管和第六晶体管，所述第三控制子电路包括：第四晶体管，驱动晶体管包括：第三晶体管；
第一晶体管的控制极与第一扫描信号端电连接，第一晶体管的第一极与控制信号端电连接，第一晶体管的第二极与第一节点电连接；
第三晶体管的控制极与第一节点电连接，第三晶体管的第一极与第二节点电连接，第三晶体管的第二极与第三节点电连接；
第四晶体管的控制极与第三扫描信号端电连接，第四晶体管的第一极与初始信号端电连接，第四晶体管的第二极与第二节点电连接；
第五晶体管的控制极与第一发光信号端电连接，第五晶体管的第一极与第一电源端电连接，第五晶体管的第二极与第二节点电连接；
第六晶体管的控制极与第二发光信号端电连接，第六晶体管的第一极与第三节点电连接，第六晶体管的第二极与第四节点电连接；
第一电容的第一端与第一节点电连接，第一电容的第二端与第三节点电连接。
第二电容的第一端与恒压信号端电连接，第二电容的第二端与第三节点电连接。
在示例性实施方式中，所述像素驱动电路与发光器件电连接，所述发光器件分别与第四节点和第二电源端电连接；
所述恒压信号端与所述参考信号端、所述初始信号端、所述第一电源端和所述第二电源端中的其中一个信号端为同一信号端。
第二方面，本公开还提供一种显示装置，包括：阵列排布的上述像素驱动电路。
在示例性实施方式中，至少一个扫描信号端包括：第一扫描信号端和第二扫描信号端；
所述显示装置还包括：第一数据单元、第二数据单元、第三数据单元、第四数据单元和第五数据单元，所述第一数据单元与第一扫描信号端电连接，被配置为向第一扫描信号端提供信号，所述第二数据单元与第二扫描信号端电连接，被配置为向第二扫描信号端提供信号，所述第三数据单元与第三扫描信号端电连接，被配置为向第三扫描信号端提供信号，所述第四数据单元与第一发光信号端电连接，被配置为向第一发光信号端提供信号，所述第五数据单元与第二发光信号端电连接，被配置为向第二发光信号端提供信号；
所述第一数据单元向第一扫描信号端提供有效电平信号的时间分别与所述第二数据单元向第二扫描信号端提供有效电平信号的时间和所述第三数据单元向第三扫描信号端提供有效电平信号的时间不交叠，所述第二数据单元向第二扫描信号端提供有效电平信号的时间与所述第三数据单元向第三扫描信号端提供有效电平信号的时间至少部分交叠；
所述第四数据单元向第一发光信号端提供有效电平信号的至少部分时间和所述第五数据单元向第二发光信号端提供有效电平信号的至少部分时间分别与所述第二数据单元向第二扫描信号端提供有效电平信号的时间至少部分交叠。
在示例性实施方式中，所述第四数据单元向第一发光信号端提供有效电平信号的时间包括：第一时间和第二时间，所述第五数据单元向第二发光信号端提供有效电平信号的时间包括：第三时间和第四时间；
所述第一时间发生在所述第二时间之前，所述第三时间发生在所述第四时间之前，所述第三时间发生在所述第一时间之前，所述第二时间和所述第四时间至少部分交叠；
所述第三数据单元向第三扫描信号端提供有效电平信号的时间、所述第一时间和所述第三时间分别位于第二数据单元向第二扫描信号端提供有效电平信号的时间内，所述第三数据单元向第三扫描信号端提供有效电平信号的时间与所述第三时间至少部分交叠，且与所述第一时间不交叠；
所述第一数据单元向第一扫描信号端提供有效电平信号的时间位于第一时间和第二时间之间。
在示例性实施方式中，在第一时间所持续的时长为K*H的状态下，第n行像素驱动电路连接的第三扫描信号端与第n+K+1行像素驱动电路连接的第一扫描信号端为同一信号端，H为驱动一行像素驱动电路的时间，K为大于或者等于1的正整数，n为大于或者等于1，且小于M-K的正整数，M为像素驱动电路的总行数。
在示例性实施方式中，至少一个扫描信号端包括：第一扫描信号端；
所述显示装置还包括：第一数据单元、第三数据单元、第四数据单元和第五数据单元，所述第一数据单元与第一扫描信号端电连接，被配置为向第一扫描信号端提供信号，所述第三数据单元与第三扫描信号端电连接，被配置为向第三扫描信号端提供信号，所述第四数据单元与第一发光信号端电连接，被配置为向第一发光信号端提供信号，所述第五数据单元与第二发光信号端电连接，被配置为向第二发光信号端提供信号；
所述第一数据单元向第一扫描信号端提供有效电平信号的时间分别与所述第三数据单元向第三扫描信号端提供有效电平信号的时间、所述第四数据单元向第一发光信号端提供有效电平信号的时间和所述第五数据单元向第二发光信号端提供有效电平信号的时间至少部分交叠；所述第三数据单元向第三扫描信号端提供有效电平信号的时间与所述第五数据单元向第二发光信号端提供有效电平信号的时间至少部分交叠，所述第四数据单元向 第一发光信号端提供有效电平信号的至少部分时间与所述第五数据单元向第二发光信号端提供有效电平信号的至少部分时间不交叠。
在示例性实施方式中，所述第一数据单元向第一扫描信号端提供有效电平信号的时间包括：第五时间、多个间隔设置的第六时间以及第七时间，所述第四数据单元向第一发光信号端提供有效电平信号的时间包括：第八时间和多个间隔设置的第六时间，所述第五数据单元向第二发光信号端提供有效电平信号的时间为第九时间和第十时间，
所述第五时间发生在第一个第六时间之前，且与第一个第六时间之间存在间隔，所述第七时间发生在最后一个第六时间之后，且与最后一个第六时间之间存在间隔，所述第八时间和所述第十时间发生在所述第七时间之后，所述第九时间发生在所述第十时间之前；
所述第九时间与所述第五时间至少部分交叠，所述第八时间与所述第十时间至少部分交叠，所述第三数据单元向第三扫描信号端提供有效电平信号的时间分别与第五时间和第九时间至少部分交叠。
在示例性实施方式中，还包括：第六数据单元，所述第六数据单元与控制信号端电连接，被配置为向控制信号端提供信号；
所述第六数据单元被配置为在第五时间、第六时间、位于最后一个第六时间与第七时间之间的时间、位于第八时间的部分时间和位于第十时间的部分时间向控制信号端提供参考信号，并在位于第五时间与第一个第六时间之间的时间、相邻第六时间之间、第七时间、位于第八时间的至少部分时间和位于第十时间的至少部分时间向控制信号端提供数据信号，其中，所述参考信号为参考信号端的信号，所述数据信号为数据信号端的信号。
在示例性实施方式中，还包括：多条信号线；所述像素驱动电路分别与第一扫描信号端、第二扫描信号端、第三扫描信号端、参考信号端、初始信号端和数据信号端电连接，至少一个像素驱动电路包括：第四晶体管和第五晶体管；
所述显示装置包括：多个像素驱动电路组，多个像素驱动电路组包括：位于至少一行的至少两个像素驱动电路；
位于同一像素驱动电路组中的像素驱动电路所连接的第一扫描信号端连接同一信号线，位于同一像素驱动电路组中的像素驱动电路所连接的第二扫描信号端连接同一信号线，位于同一像素驱动电路组中的像素驱动电路所连接的第三扫描信号端连接同一信号线，位于同一像素驱动电路组中的像素驱动电路所连接的参考信号端连接同一信号线，位于同一像素驱动电路组中的像素驱动电路所连接的初始信号端连接同一信号线；
位于同一像素驱动电路组中的至少两个像素驱动电路中的第四晶体管为同一晶体管，或者，位于同一像素驱动电路组中的至少两个像素驱动电路中的第五晶体管为同一晶体管，或者，位于同一像素驱动电路组中的至少两个像素驱动电路中的第四晶体管为同一晶体管，且位于同一像素驱动电路组中的至少两个像素驱动电路中的第五晶体管为同一晶体管。
在示例性实施方式中，还包括：多条信号线；所述像素驱动电路分别与第一扫描信号端、第三扫描信号端、初始信号端和控制信号端电连接，至少一个像素驱动电路包括：第四晶体管和第五晶体管；
所述显示装置包括：多个像素驱动电路组，多个像素驱动电路组包括：位于至少一行的至少两个像素驱动电路；
位于同一像素驱动电路组中的像素驱动电路所连接的第一扫描信号端连接同一信号线，位于同一像素驱动电路组中的像素驱动电路所连接的第三扫描信号端连接同一信号线，位于同一像素驱动电路组中的像素驱动电路所连接的初始信号端连接同一信号线；
位于同一像素驱动电路组中的至少两个像素驱动电路中的第四晶体管为同一晶体管，或者，位于同一像素驱动电路组中的至少两个像素驱动电路中的第五晶体管为同一晶体管，或者，位于同一像素驱动电路组中的至少两个像素驱动电路中的第四晶体管为同一晶体管，且位于同一像素驱动电路组中的至少两个像素驱动电路中的第五晶体管为同一晶体管。
第三方面，本公开还提供了一种像素驱动电路的驱动方法，被配置为驱动上述像素驱动电路，所述方法包括：
第一控制子电路在至少一个扫描信号端、至少一个输入信号端和第三节点的信号的控制下，向第一节点提供信号；
第二控制子电路在第一发光信号端和第二发光信号端的信号的控制下，向第二节点提供第一电源端的信号，向第四节点提供第三节点的信号；
第三控制子电路在第三扫描信号端的信号的控制下，向第二节点提供初始信号端的信号；
驱动子电路在第一节点和第二节点的信号的控制下，向第三节点提供驱动信号。
在阅读并理解了附图和详细描述后，可以明白其他方面。
附图概述
附图用来提供对本公开技术方案的理解，并且构成说明书的一部分，与本公开的实施例一起用于解释本公开的技术方案，并不构成对本公开技术方案的限制。
图1为本公开实施例提供的像素驱动电路的结构示意图一；
图2为本公开实施例提供的像素驱动电路的结构示意图二；
图3为图1提供的像素驱动电路中的第一控制子电路的结构示意图；
图4为图3提供的第一控制子电路的等效电路图；
图5为图2提供的像素驱动电路中的第一控制子电路的结构示意图；
图6为图5提供的第一控制子电路的等效电路图；
图7为图1提供的像素驱动电路的第一控制子电路的结构示意图二；
图8为图2提供的像素驱动电路的第一控制子电路的结构示意图二；
图9为图7提供的第二存储子电路的等效电路图；
图10为图8提供的第二存储子电路的等效电路图；
图11为驱动子电路、第二控制子电路和第三控制子电路的等效电路图；
图12为一种像素驱动电路的等效电路图；
图13为另一像素驱动电路的等效电路图；
图14为图12提供的像素驱动电路的驱动时序图；
图15为图13提供的像素驱动电路的驱动时序图；
图16为一个像素驱动电路组的等效电路图一；
图17为一个像素驱动电路组的等效电路图二；
图18为一个像素驱动电路组的等效电路图三；
图19为另一像素驱动电路组的等效电路图一；
图20为另一像素驱动电路组的等效电路图二；
图21为另一像素驱动电路组的等效电路图三。
详述
为使本公开的目的、技术方案和优点更加清楚明白，下文中将结合附图对本公开的实施例进行详细说明。注意，实施方式可以以多个不同形式来实施。所属技术领域的普通技术人员可以很容易地理解一个事实，就是方式和内容可以在不脱离本公开的宗旨及其范围的条件下被变换为各种各样的形式。因此，本公开不应该被解释为仅限定在下面的实施方式所记载的内容中。在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互任意组合。
本公开中的附图比例可以作为实际工艺中的参考，但不限于此。例如：沟道的宽长比、各个膜层的厚度和间距、各个信号线的宽度和间距，可以根据实际需要进行调整。显示基板中像素的个数和每个像素中子像素的个数也不是限定为图中所示的数量，本公开中所描述的附图仅是结构示意图，本公开的一个方式不局限于附图所示的形状或数值等。
本说明书中的“第一”、“第二”、“第三”等序数词是为了避免构成要素的混同而设置，而不是为了在数量方面上进行限定的。
在本说明书中，为了方便起见，使用“中部”、“上”、“下”、“前”、“后”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示方位或位置关系的词句以参照附图说明构成要素的位置关系，仅是为了便于描述本说明书和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。构成要素的位置关系根据描述各构成要素的方向适当地改变。因此，不局限于在说明书中说明的词句，根据情况可以适当地更换。
在本说明书中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解。例如，可以是固定连接，或可拆卸连接，或一体地连接；可以是机械连接，或电连接；可以是直接相连，或通过中间件间接相连，或两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本公开中的具体含义。
在本说明书中，晶体管是指至少包括栅电极、漏电极以及源电极这三个端子的元件。晶体管在漏电极(漏电极端子、漏区域或漏电极)与源电极(源电极端子、源区域或源电极)之间具有沟道区域，并且电流能够流过漏电极、沟道区域以及源电极。注意，在本说明书中，沟道区域是指电流主要流过的区域。
在本说明书中，第一极可以为漏电极、第二极可以为源电极，或者第一极可以为源电极、第二极可以为漏电极。在使用极性相反的晶体管的情况或电路工作中的电流方向变化的情况等下，“源电极”及“漏电极”的功能有时互相调换。因此，在本说明书中，“源电极”和“漏电极”可以互相调换，“源端”和“漏端”可以互相调换。
在本说明书中，“电连接”包括构成要素通过具有某种电作用的元件连接在一起的情况。“具有某种电作用的元件”只要可以进行连接的构成要素间的电信号的授受，就对其没有特别的限制。“具有某种电作用的元件”的例子不仅包括电极和布线，而且还包括晶体管等开关元件、电阻器、电感器、电容器、其它具有各种功能的元件等。
在本说明书中，“平行”是指两条直线形成的角度为-10°以上且10°以下的状态，因此，也包括该角度为-5°以上且5°以下的状态。另外，“垂直”是指两条直线形成的角度为80°以上且100°以下的状态，因此，也包括85°以上且95°以下的角度的状态。
在本说明书中，“膜”和“层”可以相互调换。例如，有时可以将“导电层”换成为“导电膜”。与此同样，有时可以将“绝缘膜”换成为“绝缘层”。
本说明书中三角形、矩形、梯形、五边形或六边形等并非严格意义上的，可以是近似三角形、矩形、梯形、五边形或六边形等，可以存在公差导致的一些小变形，可以存在导角、弧边以及变形等。
随着OLED显示技术的发展，氧化物工艺因为高均一性常被在OLED显示产品中应用。由氧化物工艺制成的像素驱动电路的补偿过程随着数据写入过程发生，使得像素驱动电路的补偿时间较短，降低了像素驱动电路的可靠性。
图1为本公开实施例提供的像素驱动电路的结构示意图一，图2为本公开实施例提供的像素驱动电路的结构示意图二。如图1和图2所示，本公开实施例提供一种像素驱动电路可以包括：驱动子电路、第一控制子电路、第二控制子电路和第三控制子电路。其中，第一控制子电路，分别与至少一个扫描信号端、至少一个输入信号端、第一节点N1和第三节点N3电连接，被配置为在至少一个扫描信号端、至少一个输入信号端和第三节点N3的信号的控制下，向第一节点N1提供信号；第二控制子电路，分别与第一发光信号端EM1、第二发光信号端EM2、第一电源端ELVDD、第二节点N2、第三节点N3和第四节点N4电连接，被配置为在第一发光信号端EM1和第二发光信号端EM2的信号的控制下，向第二节点N2提供第一电源端ELVDD的信号，向第四节点N4提供第三节点N3的信号；第三控制子电路，分别与第三扫描信号端G3、第二节点N2和初始信号端INIT电连接，被配置为在第三扫描信号端G3的信号的控制下，向第二节点N2提供初始信号端INIT的信号；驱动子电路，分别与第一节点N1、第二节点N2和第三节点N3电连接，被配置为在第一节点N1和第二节点N2的信号的控制下，向第三节点N3提供驱动信号。图1是以至少一个扫描信号端包括：第一扫描信号端G1和第二扫描信号端G2，至少一个输入信号端包括：数据信号端DATA和参考信号端REF为例进行说明的，图2是以至少一个扫描信号端包括：第一扫描信号端G1，至少一个输入信号端包括：控制信号端CON为例进行说明的。
在示例性实施方式中，控制信号端CON在至少部分时间为数据信号端DATA，在至少部分时间为参考信号端REF
在示例性实施方式中，参考信号端的信号的电压可以为0V。
在示例性实施方式中，第一电源端ELVDD可以持续地提供高电平信号，且第一电源端ELVDD的信号为直流信号。
在示例性实施方式中，像素驱动电路被配置为驱动发光器件EL发光，如图1和图2所示，发光器件EL分别与第四节点N4和第二电源端ELVSS电连接。
在示例性实施方式中，第二电源端ELVSS可以持续地提供低电平信号，且第二电源端ELVSS的信号为直流信号。
在示例性实施方式中，发光器件EL可以包括叠设的第一极(阳极)、有机发光层和第二极(阴极)。示例性地，发光器件EL的阳极与第三节点N3电连接，发光器件EL的阴极与第二电源端ELVSS电连接。
在示例性实施方式中，发光器件EL可以包括电流驱动型器件，可以采用电流型发光二极管，如微型发光二极管(Micro Light Emitting Diode，简称Micro LED)或者迷你发光二极管(Mini Light Emitting Diode，简称Mini LED)或者有机电致发光二极管(Organic Light Emitting Diode，简称OLED)或者量子点发光二极管(Quantum Light Emitting Diode，简称QLED)。Micro LED的典型尺寸(例如长度)可以小于100μm，例如10μm至50 μm。Mini LED的典型尺寸(例如长度)可以约为100μm至300μm，例如120μm至260μm。
在示例性实施方式中，有机发光层可以包括叠设的空穴注入层(Hole Injection Layer，简称HIL)、空穴传输层(Hole Transport Layer，简称HTL)、电子阻挡层(Electron Block Layer，简称EBL)、发光层(Emitting Layer，简称EML)、空穴阻挡层(Hole Block Layer，简称HBL)、电子传输层(Electron Transport Layer，简称ETL)和电子注入层(Electron Injection Layer，简称EIL)。在示例性实施方式中，所有子像素的空穴注入层可以是连接在一起的共通层，所有子像素的电子注入层可以是连接在一起的共通层，所有子像素的空穴传输层可以是连接在一起的共通层，所有子像素的电子传输层可以是连接在一起的共通层，所有子像素的空穴阻挡层可以是连接在一起的共通层，相邻子像素的发光层可以有少量的交叠，或者可以是隔离的，相邻子像素的电子阻挡层可以有少量的交叠，或者可以是隔离的。
本公开提供的像素驱动电路通过第一控制子电路、第二控制子电路和第三控制子电路的配合可以使得像素驱动电路的补偿过程独立于数据写入过程，可以延长像素驱动电路的补偿时间，进而提升像素驱动电路的可靠性。
图3为图1提供的像素驱动电路中的第一控制子电路的结构示意图。如图3所示，至少一个扫描信号端包括：第一扫描信号端G1和第二扫描信号端G2，至少一个输入信号端包括：数据信号端DATA和参考信号端REF时，第一控制子电路，被配置为在第一扫描信号端G1和第二扫描信号端G2的信号的控制下，向第一节点N1提供数据信号端DATA或参考信号端REF的信号，并存储第一节点N1和第三节点N3的信号的电压差。
如图3所示，在示例性实施方式中，第一控制子电路可以包括：数据写入子电路、初始化子电路和第一存储子电路。其中，数据写入子电路，分别与第一扫描信号端G1、数据信号端DATA和第一节点N1电连接，被配置为第一扫描信号端G1的信号的控制下，向第一节点N1提供数据信号端DATA的信号；初始化子电路，分别与第二扫描信号端G2、参考信号端REF和第一节点N1电连接，被配置为在第二扫描信号端G2的信号的控制下，向第一节点N1提供参考信号端REF的信号；第一存储子电路，分别与第一节点N1和第三节点N3电连接，被配置为存储第一节点N1和第三节点N3的信号的电压差。
图4为图3提供的第一控制子电路的等效电路图。如图4所示，在示例性实施方式中，数据写入子电路可以包括：第一晶体管T1。其中，第一晶体管T1的控制极与第一扫描信号端G1电连接，第一晶体管T1的第一极与数据信号端DATA电连接，第一晶体管T1的第二极与第一节点N1电连接。第一晶体管T1可以称为数据写入晶体管。
如图4所示，在示例性实施方式中，初始化子电路包括：第二晶体管T2。其中，第二晶体管T2的控制极与第二扫描信号端G2电连接，第二晶体管T2的第一极与参考信号端REF电连接，第二晶体管T2的第二极与第一节点N1电连接。第二晶体管T2可以称为初始化晶体管。
如图4所示，在示例性实施方式中，第一存储子电路包括：第一电容C1。其中，第一电容C1的第一端与第一节点N1电连接，第一电容C1的第二端与第三节点N3电连接。
图4中仅示出了数据写入子电路、初始化子电路和第一存储子电路的一种示例性结构，本领域技术人员容易理解是，数据写入子电路、初始化子电路和第一存储子电路的实现方式不限于此。
图5为图2提供的像素驱动电路中的第一控制子电路的结构示意图。如图5所示，在示例性实施方式中，至少一个扫描信号端包括：第一扫描信号端G1，至少一个输入信号 端包括：控制信号端CON时，第一控制子电路，被配置为在第一扫描信号端G1的信号的控制下，向第一节点N1提供控制信号端CON的信号，并存储第一节点N1和第三节点N3的信号的电压差。
如图5所示，在示例性实施方式中，第一控制子电路可以包括：节点控制子电路和第一存储子电路。其中，节点控制子电路，分别与第一扫描信号端G1、控制信号端CON和第一节点N1电连接，被配置为第一扫描信号端G1的信号的控制下，向第一节点N1提供控制信号端的信号；第一存储子电路，分别与第一节点N1和第三节点N3电连接，被配置为存储第一节点N1和第三节点N3的信号的电压差。
图6为图5提供的第一控制子电路的等效电路图。如图6所示，在示例性实施方式中，节点控制子电路可以包括：第一晶体管T1。其中，第一晶体管T1的控制极与第一扫描信号端G1电连接，第一晶体管T1的第一极与控制信号端CON电连接，第一晶体管T1的第二极与第一节点N1电连接。
如图6所示，在示例性实施方式中，第一存储子电路可以包括：第一电容C1。其中，第一电容C1的第一端与第一节点N1电连接，电容的第二端与第三节点N3电连接。
图6中仅示出了节点控制子电路和第一存储子电路的一种示例性结构，本领域技术人员容易理解是，节点控制子电路和第一存储子电路的实现方式不限于此。
在示例性实施方式中，第一控制子电路还与恒压信号端电连接。
图7为图1提供的像素驱动电路的第一控制子电路的结构示意图二，图8为图2提供的像素驱动电路的第一控制子电路的结构示意图二。如图7和图8所示，第一控制子电路还可以包括：第二存储子电路。第二存储子电路，分别与恒压信号端V0和第三节点N3电连接，被配置为存储恒压信号端V0和第三节点N3的信号的电压差。
在示例性实施方式中，图9为图7提供的第二存储子电路的等效电路图，图10为图8提供的第二存储子电路的等效电路图。如图9和图10所示，第二存储子电路可以包括：第二电容C2。其中，第二电容C2的第一端与恒压信号端V0电连接，第二电容C2的第二端与第三节点N3电连接。
图8和图9中仅示出了第二存储子电路的一种示例性结构，本领域技术人员容易理解是，第二存储子电路的实现方式不限于此。
在示例性实施方式中，图11为驱动子电路、第二控制子电路和第三控制子电路的等效电路图。如图11所示，驱动子电路可以包括：第三晶体管T3。其中，第三晶体管T3的控制极与第一节点N1电连接，第三晶体管T3的第一极与第二节点N2电连接，第三晶体管T3的第二极与第三节点N3电连接。第三晶体管T3可以称为驱动晶体管。
如图11所示，在示例性实施方式中，第二控制子电路包括：第五晶体管T5和第六晶体管T6。其中，第五晶体管T5的控制极与第一发光信号端EM1电连接，第五晶体管T5的第一极与第一电源端ELVDD电连接，第五晶体管T5的第二极与第二节点N2电连接；第六晶体管T6的控制极与第二发光信号端EM2电连接，第六晶体管T6的第一极与第三节点N3电连接，第六晶体管T6的第二极与第四节点N4电连接。
如图11所示，在示例性实施方式中，第三控制子电路可以包括：第四晶体管T4。其中，第四晶体管T4的控制极与第三扫描信号端G3电连接，第四晶体管T4的第一极与初始信号端INIT电连接，第四晶体管T4的第二极与第二节点N2电连接。
图11中仅示出了驱动子电路、第二控制子电路和第三控制子电路的一种示例性结构，本领域技术人员容易理解是，驱动子电路、第二控制子电路和第三控制子电路的实现方式 不限于此。
图12为一种像素驱动电路的等效电路图。如图12所示，在示例性实施方式中，第一控制子电路包括：第一晶体管T1、第二晶体管T2、第一电容C1和第二电容C2，第二控制子电路包括：第五晶体管T5和第六晶体管T6，第三控制子电路包括：第四晶体管T4，驱动晶体管包括：第三晶体管T3。其中，第一晶体管T1的控制极与第一扫描信号端G1电连接，第一晶体管T1的第一极与数据信号端DATA电连接，第一晶体管T1的第二极与第一节点N1电连接；第二晶体管T2的控制极与第二扫描信号端G2电连接，第二晶体管T2的第一极与参考信号端REF电连接，第二晶体管T2的第二极与第一节点N1电连接；第三晶体管T3的控制极与第一节点N1电连接，第三晶体管T3的第一极与第二节点N2电连接，第三晶体管T3的第二极与第三节点N3电连接；第四晶体管T4的控制极与第三扫描信号端G3电连接，第四晶体管T4的第一极与初始信号端INIT电连接，第四晶体管T4的第二极与第二节点N2电连接；第五晶体管T5的控制极与第一发光信号端EM1电连接，第五晶体管T5的第一极与第一电源端ELVDD电连接，第五晶体管T5的第二极与第二节点N2电连接；第六晶体管T6的控制极与第二发光信号端EM2电连接，第六晶体管T6的第一极与第三节点N3电连接，第六晶体管T6的第二极与第四节点N4电连接；第一电容C1的第一端与第一节点N1电连接，第一电容C1的第二端与第三节点N3电连接；第二电容C2的第一端与恒压信号端V0电连接，第二电容C2的第二端与第三节点N3电连接。
图13为另一像素驱动电路的等效电路图。如图13所示，在示例性实施方式中，第一控制子电路包括：第一晶体管T1、第一电容C1和第二电容C2，第二控制子电路包括：第五晶体管T5和第六晶体管T6，第三控制子电路包括：第四晶体管T4，驱动晶体管包括：第三晶体管T3。其中，第一晶体管T1的控制极与第一扫描信号端G1电连接，第一晶体管T1的第一极与控制信号端CON电连接，第一晶体管T1的第二极与第一节点N1电连接；第三晶体管T3的控制极与第一节点N1电连接，第三晶体管T3的第一极与第二节点N2电连接，第三晶体管T3的第二极与第三节点N3电连接；第四晶体管T4的控制极与第三扫描信号端G3电连接，第四晶体管T4的第一极与初始信号端INIT电连接，第四晶体管T4的第二极与第二节点N2电连接；第五晶体管T5的控制极与第一发光信号端EM1电连接，第五晶体管T5的第一极与第一电源端ELVDD电连接，第五晶体管T5的第二极与第二节点N2电连接；第六晶体管T6的控制极与第二发光信号端EM2电连接，第六晶体管T6的第一极与第三节点N3电连接，第六晶体管T6的第二极与第四节点N4电连接；第一电容C1的第一端与第一节点N1电连接，第一电容C1的第二端与第三节点N3电连接；第二电容C2的第一端与恒压信号端V0电连接，第二电容C2的第二端与第三节点N3电连接。
在示例性实施方式中，像素驱动电路可以设置在显示装置中，显示装置可以包括：多个子像素，至少一个子像素包括：像素驱动电路，至少一个子像素设置有像素开口，不同颜色子像素的像素开口不同。由于不同颜色子像素的像素开口不同，因此，不同颜色子像素的发光器件EL的本征电容也不相同。
本公开中的第二电容C2和第六晶体管T6的设置可以避免使用发光器件EL的本征电容(即寄生电容)，这样可以保证显示装置中的至少一个像素驱动电路可以完全一致。因此，采用本公开实施例提供的像素驱动电路的显示装置的像素设计精度和控制灰阶精度较高，即使不同子像素的像素开口不相同，也可以保证像素设计精度和控制灰阶精度。
在示例性实施方式中，恒压信号端V0的信号的电压值恒定。示例性地，恒压信号端V0可以与参考信号端REF、初始信号端INIT、第一电源端ELVDD和第二电源端ELVSS 中的其中一个信号端为同一信号端，或者恒压信号端V0可以不同于参考信号端REF、初始信号端INIT、第一电源端ELVDD和第二电源端ELVSS中的任一个信号端。恒压信号端V0可以不同于参考信号端REF、初始信号端INIT、第一电源端ELVDD和第二电源端ELVSS中的任一个信号端时，可以减小参考信号端REF、初始信号端INIT、第一电源端ELVDD和第二电源端ELVSS中的任一信号端因压降等原因造成的相互影响，可以提升像素驱动电路的可靠性。
按照晶体管的特性区分可以将晶体管分为N型晶体管和P型晶体管。当晶体管为P型晶体管时，导通电压为低电平电压(例如，0V、-5V、-10V或其它合适的电压)，断开电压为高电平电压(例如，5V、10V或其它合适的电压)。当晶体管为N型晶体管时，导通电压为高电平电压(例如，5V、10V或其它合适的电压)，断开电压为低电平电压(例如，0V、-5V、-10V或其它合适的电压)。
在示例性实施方式中，N型晶体管可以为氧化物薄膜晶体管。氧化物薄膜晶体管的有源层采用氧化物半导体(Oxide)。氧化物薄膜晶体管具有漏电流低、成膜均匀性、晶体管磁滞特性好以及制造成本低等优点。
在示例性实施方式中，P型晶体管可以为低温多晶硅晶体管。低温多晶硅晶体管具有迁移率高、充电快等优点。
在示例性实施方式中，图12提供的像素驱动电路中，第三晶体管T3可以为N型晶体管，第一晶体管T1、第二晶体管T2、第四晶体管T4、第五晶体管T5和第六晶体管T6中的至少一个可以为N型晶体管或者P型晶体管。
在示例性实施方式中，图13提供的像素驱动电路中，第三晶体管T3可以为N型晶体管，第一晶体管T1、第四晶体管T4、第五晶体管T5和第六晶体管T6中的至少一个可以为N型晶体管或者P型晶体管。
在示例性实施方式中，像素驱动电路包括P型晶体管和N型晶体管时，即低温多晶硅晶体管和氧化物晶体管集成在一个显示基板上，形成低温多晶氧化物(Low Temperature Polycrystalline Oxide，简称LTPO)显示基板，可以利用两者的优势，可以实现低频驱动，可以降低功耗，可以提高显示品质。
图14为图12提供的像素驱动电路的驱动时序图。图14是以像素驱动电路中的所有晶体管为N型晶体管为例进行说明的。
如图14所示，在示例性实施方式中，第一扫描信号端G1信号为有效电平信号的时间分别与第二扫描信号端G2的信号为有效电平信号的时间和第三扫描信号端G3的信号为有效电平信号的时间不交叠，第二扫描信号端G2的信号为有效电平信号的时间与第三扫描信号端G3的信号为有效电平信号的时间至少部分交叠。
如图14所示，在示例性实施方式中，第一发光信号端EM1的信号为有效电平信号的至少部分时间和第二发光信号端EM2的信号为有效电平信号的至少部分时间第二扫描信号端G2的信号为有效电平信号的时间至少部分交叠。
如图14所示，在示例性实施方式中，第一发光信号端EM1的信号为有效电平信号的时间包括：第一时间t1和第二时间t2，第一时间t1发生在第二时间t2之前。
如图14所示，在示例性实施方式中，第二发光信号端EM2的信号有效电平信号的时间包括：第三时间t3和第四时间t4，第三时间t3发生在第四时间t4之前，第三时间t3发生在第一时间t1之前。
如图14所示，在示例性实施方式中，第二时间t2和第四时间t4至少部分交叠。示 例性地，第二时间t2可以与第四时间t4重合。
如图14所示，在示例性实施方式中，第三扫描信号端G3的信号为有效电平信号的时间、第一时间t1和第三时间t3分别位于第二扫描信号端G2的信号为有效电平信号的时间内。
如图14所示，第三扫描信号端G3的信号为有效电平信号的时间与第三时间t3至少部分交叠，且与第一时间t1不交叠。示例性地，第三扫描信号端G3的信号为有效电平信号的时间可以位于第三时间t3内。
如图14所示，在示例性实施方式中，第一扫描信号端G1的信号为有效电平信号的时间位于第一时间t1和第二时间t2之间。
在示例性实施方式中，在第一时间所持续的时长为K*H的状态下，第n行像素驱动电路连接的第三扫描信号端G3与第n+K+1行像素驱动电路连接的第一扫描信号端G1为同一信号端，H为驱动一行像素驱动电路的时间，K为大于或者等于1的正整数，n为大于或者等于1，且小于M-K的正整数，M为像素驱动电路的总行数。第n行像素驱动电路连接的第三扫描信号端G3与第n+K+1行像素驱动电路连接的第一扫描信号端G1为同一信号端，即第n行像素驱动电路连接的第三扫描信号端G3与第n+K+1行像素驱动电路连接的第一扫描信号端G1的信号相同，可以为第n行像素驱动电路的补偿预留出时间，以保证第n行像素驱动电路的正常工作。
在示例性实施方式中，像素驱动电路所在的显示装置还包括：位于非显示区的至少一个驱动电路，其中，由于第n行像素驱动电路连接的第三扫描信号端G3与第n+K+1行像素驱动电路连接的第一扫描信号端G1可以为同一信号端，因此，向像素驱动电路所连接的第一扫描信号端提供信号的驱动电路与向驱动电路所连接的第三扫描信号端提供的驱动电路可以为同一驱动电路。第n行像素驱动电路连接的第三扫描信号端G3与第n+K+1行像素驱动电路连接的第一扫描信号端G1为同一信号端可以减少位于非显示区的驱动电路的数量，进而可以实现显示装置的窄边框。
下面通过图12示例的像素驱动电路的工作过程说明本公开示例性实施例。如图14所示，图12提供的像素驱动电路的工作过程如下：
第一阶段P1，初始化阶段，第一扫描信号端G1和第一发光信号端EM1的信号为低电平信号，第二扫描信号端G2、第三扫描信号端G3和第二发光信号端EM2的信号为高电平信号。第二晶体管T2、第四晶体管T4和第六晶体管T6导通，第一晶体管T1和第五晶体管T5断开。
第二晶体管T2导通，参考信号端REF的信号写入第一节点N1，对第一节点N1进行初始化，清除第一节点N1的电荷。第四晶体管T4导通，初始信号端INIT的信号写入第二节点N2，对第二节点N2进行初始化，清除第二节点N2的电荷。第三晶体管T3导通，第二节点N2和第三节点N3连接，第二节点N2的信号写入第三节点N3，对第三节点N3进行初始化。第六晶体管T6导通使得第四节点N4和第三节点N3连通，第三节点N3的信号写入第四节点N4，对第四节点N4进行初始化。
本阶段，第一节点N1的信号的电压值满足VN1＝Vref，第二节点N2的信号的电压值满足VN2＝Vinit，第三节点N3的信号的电压值满足VN3＝Vinit，第四节点N4的信号的电压值满足VN4＝Vinit，Vref为参考信号端REF的信号的电压值，Vinit为初始信号端INIT的信号的电压值。
第二阶段P2，补偿阶段，第一扫描信号端G1、第三扫描信号端G3和第二发光信号端EM2的信号为低电平信号，第二扫描信号端G2和第一发光信号端EM1的信号为高电 平信号。第二晶体管T2和第五晶体管T5导通，第一晶体管T1、第四晶体管T4和第六晶体管T6断开。
第二晶体管T2导通，参考信号端REF的信号持续写入第一节点N1，对第一节点N1进行初始化，清除第一节点N1的电荷。第五晶体管T5导通，第一电源端ELVDD的信号通过导通的第五晶体管T5、第二节点N2、导通的第三晶体管T3写入第三节点N3，直至第三节点N3的信号的电压值满足VN3＝Vref-Vth。由于第六晶体管T6断开，第四节点N4保持上一阶段的信号。
本阶段，第一节点N1的信号的电压值满足VN1＝Vref，第二节点N2的信号的电压值满足VN2＝Vdd，第三节点N3的信号的电压值VN3＝Vref-Vth，第四节点N4的信号的电压值满足VN4＝Vinit，其中，Vdd为第一电源端ELVDD的信号的电压值。
第三阶段P3，数据写入阶段，第一扫描信号端G1的信号为高电平信号，第二扫描信号端G2、第三扫描信号端G3、第一发光信号端EM1和第二发光信号端EM2的信号为低电平信号。第一晶体管T1导通，第二晶体管T2、第四晶体管T4、第五晶体管T5和第六晶体管T6断开。
第一晶体管T1导通使得数据信号端DATA的数据电压写入第一节点N1，由于第一节点N1的信号发生了跳变，在第一电容C1的作用下，第三节点N3的信号也发生了跳变，第三节点N3的信号的电压值满足VN3＝Vref-Vth+α(Vdata-Vref)，0<α<1，α＝C1/(C1+C2)，C1为第一电容C1的电容值，C2为第二电容C2的电容值。
第四阶段P4，发光阶段，第一发光信号端EM1和第二发光信号端EM2的信号为高电平信号，第一扫描信号端G1、第二扫描信号端G2和第三扫描信号端G3的信号为低电平信号。第五晶体管T5和第六晶体管T6导通，第一晶体管T1、第二晶体管T2和第四晶体管T4断开。
第五晶体管T5和第六晶体管T6导通使第一电源端ELVDD输出的电源电压通过导通的第五晶体管T5、导通的第三晶体管T3和导通的第六晶体管T6向发光器件EL的第一极提供驱动电流，以驱动发光器件EL发光。
在像素驱动电路驱动过程中，流过每个像素驱动电路的第三晶体管T3(驱动晶体管)的驱动电流由其栅电极和第二极之间的电压差决定。由于第一节点N1的信号的电压满足VN1＝Vdata，第三节点N3的信号的电压值满足VN3＝Vref-Vth+α(Vdata-Vinit)
因而第三晶体管T3的驱动电流I为： I＝K*(Vgs-Vth)2 ＝K*[Vdata-Vref+Vth-α(Vdata-Vref)-Vth]2 ＝K*[(1-α)(Vdata-Vref)]2
其中，I为流过第三晶体管T3的驱动电流，也就是驱动发光器件EL的驱动电流，K为与工艺和设计有关的常数，Vgs为第三晶体管T3的栅电极和第二极之间的电压差。
由上述电流公式的推导结果可以看出，在发光阶段，每个像素驱动电路的第三晶体管T3的驱动电流已经不受第三晶体管T3的阈值电压的影响，从而消除了第三晶体管T3的阈值电压对驱动电流的影响，可以保证显示产品的显示亮度均匀，提升了整个显示产品的显示效果。
图15为图13提供的像素驱动电路的驱动时序图。如图15是以像素驱动电路中的所 有晶体管为N型晶体管为例进行说明的。
如图15所示，在示例性实施方式中，第一扫描信号端G1的信号为有效电平信号的时间分别与第三扫描信号端G3的信号为有效电平信号的时间、第一发光信号端EM1的信号为有效电平信号的时间和第二发光信号端EM2的信号为有效电平信号的时间至少部分交叠。
如图15所示，在示例性实施方式中，第三扫描信号端G3的信号为有效电平信号的时间与第二发光信号端EM2的信号为有效电平信号的时间至少部分交叠。
如图15所示，在示例性实施方式中，第一发光信号端EM1的信号为有效电平信号的至少部分时间与第二发光信号端EM2的信号为有效电平信号的至少部分时间不交叠。
如图15所示，在示例性实施方式中，第一扫描信号端G1的信号为有效电平信号的时间包括：第五时间t5、多个间隔设置的第六时间t6以及第七时间t7，第一发光信号端EM1的信号为有效电平信号的时间包括：第八时间t8和多个间隔设置的第六时间t6，第二发光信号端EM2的信号为有效电平信号的时间为第九时间t9和第十时间t10。其中，第五时间t5发生在第一个第六时间t6之前，且与第一个第六时间t6之间存在间隔，第七时间t7发生在最后一个第六时间t6之后，且与最后一个第六时间t6之间存在间隔，第八时间t8和第十时间t10发生在第七时间t7之后，第九时间t9发生在第十时间t10之前。
如图15所示，在示例性实施方式中，第九时间t9与第五时间t5至少部分交叠。示例性地，第九时间t9与第五时间t5重合。
如图15所示，在示例性实施方式中，第八时间t8与第十时间t10至少部分交叠。示例性地，第八时间t8与第十时间t10重合。
如图15所示，在示例性实施方式中，第三扫描信号端G3的信号为有效电平信号的时间分别与第五时间t5和第九时间t9至少部分交叠。示例性地，第三扫描信号端G3的信号为有效电平信号的时间、第五时间t5和第九时间t9中的至少两个时间重合。
如图15所示，控制信号端CON在第五时间t5、第六时间t6、位于最后一个第六时间t6与第七时间t7之间的时间、位于第八时间t8的部分时间和位于第十时间t10的部分时间控制信号端CON的信号为参考信号，其中，参考信号为参考信号端REF的信号。
如图15所示，控制信号端CON在位于第五时间t5与第一个第六时间t6之间的时间、相邻第六时间t6之间、第七时间t7、位于第八时间t8的至少部分时间和位于第十时间t10的至少部分时间控制信号端CON的信号为数据信号，其中，数据信号为数据信号端DATA的信号。
下面通过图13示例的像素驱动电路的工作过程说明本公开示例性实施例。如图15所示，图13提供的像素驱动电路的工作过程可以包括：
第一阶段S1，初始化阶段，第一扫描信号端G1、第三扫描信号端G3和第二发光信号端EM2的信号为高电平信号，第一发光信号端EM1的信号为低电平信号，控制信号端CON写入参考信号端的信号。第一晶体管T1、第四晶体管T4和第六晶体管T6导通，第五晶体管T5断开。
第一晶体管T1导通，控制信号端CON的信号写入第一节点N1，对第一节点N1进行初始化，清除第一节点N1的电荷。第四晶体管T4导通，初始信号端INIT的信号写入第二节点N2，对第二节点N2进行初始化，清除第二节点N2的电荷。第三晶体管T3导通，第二节点N2和第三节点N3连接，第二节点N2的信号写入第三节点N3，对第三节点N3进行初始化。第六晶体管T6导通使得第四节点N4和第三节点N3连通，第三节点 N3的信号写入第四节点N4，对第四节点N4进行初始化。
本阶段，第一节点N1的信号的电压值满足VN1＝Vref，第二节点N2的信号的电压值满足VN2＝Vinit，第三节点N3的信号的电压值满足VN3＝Vinit，第四节点N4的信号的电压值满足VN4＝Vinit，Vref为参考信号端的信号的电压值，Vinit为初始信号端INIT的信号的电压值。
第二阶段S2，第二发光信号端EM2和第三扫描信号端G3的信号为低电平信号，第四晶体管T4和第六晶体管T6断开。
第二阶段S2包括：交替设置的多个第一子阶段S21和多个第二子阶段S22，其中，第一个第一子阶段发生在第二个子阶段之前，最后一个第二子阶段发生在最后一个第一子阶段之后。
第一子阶段S21，第一扫描信号端G1和第一发光信号端EM1的信号为低电平信号，控制信号端CON写入数据信号端的信号，第一晶体管T1和第五晶体管T5断开，第一节点N1、第二节点N2、第三节点N3和第四节点N4保持上一阶段的信号。
本阶段，第一节点N1的信号的电压值满足VN1＝Vref，第二节点N2的信号的电压值满足VN2＝Vinit，第三节点N3的信号的电压值满足VN3＝Vinit，第四节点N4的信号的电压值满足VN4＝Vinit。
第二子阶段S22，补偿阶段，第一扫描信号端G1和第一发光信号端EM1的信号为高电平信号，控制信号端CON写入参考信号端的信号。第一晶体管T1和第五晶体管T5导通，第四晶体管T4和第六晶体管T6断开。
第一晶体管T1导通，控制信号端CON的信号持续写入第一节点N1，对第一节点N1进行初始化，清除第一节点N1的电荷。第五晶体管T5导通，第一电源端ELVDD的信号通过导通的第五晶体管T5、第二节点N2、导通的第三晶体管T3写入第三节点N3，直至第三节点N3的信号的电压值满足VN3＝Vref-Vth。由于第六晶体管T6断开，第四节点N4保持上一阶段的信号。
本阶段，第一节点N1的信号的电压值满足VN1＝Vref，第二节点N2的信号的电压值满足VN2＝Vdd，第三节点N3的信号的电压值VN3＝Vref-Vth，第四节点N4的信号的电压值满足VN4＝Vinit，其中，Vdd为第一电源端ELVDD的信号的电压值。
第三阶段S3，数据写入阶段，第一扫描信号端G1的信号为高电平信号，第三扫描信号端G3、第一发光信号端EM1和第二发光信号端EM2的信号为低电平信号，控制信号端CON写入数据信号端的信号的数据电压。第一晶体管T1导通，第四晶体管T4、第五晶体管T5和第六晶体管T6断开。
第一晶体管T1导通使得控制信号端CON的数据电压写入第一节点N1，由于第一节点N1的信号发生了跳变，在第一电容C1的作用下，第三节点N3的信号也发生了跳变，第三节点N3的信号的电压值满足VN3＝Vref-Vth+α(Vdata-Vref)，0<α<1，α＝C1/(C1+C2)，C1为第一电容C1的电容值，C2为第二电容C2的电容值。
第四阶段S4，发光阶段，第一发光信号端EM1和第二发光信号端EM2的信号为高电平信号，第一扫描信号端G1和第三扫描信号端G3的信号为低电平信号。第五晶体管T5和第六晶体管T6导通，第一晶体管T1、第二晶体管T2和第四晶体管T4断开。
第五晶体管T5和第六晶体管T6导通使第一电源端ELVDD输出的电源电压通过导通的第五晶体管T5、导通的第三晶体管T3和导通的第六晶体管T6向发光器件EL的第一极提供驱动电流，以驱动发光器件EL发光。
在像素驱动电路驱动过程中，流过每个像素驱动电路的第三晶体管T3(驱动晶体管)的驱动电流由其栅电极和第二极之间的电压差决定。由于第一节点N1的信号的电压满足VN1＝Vdata，第三节点N3的信号的电压值满足VN3＝Vref-Vth+α(Vdata-Vinit)
因而第三晶体管T3的驱动电流I为： I＝K*(Vgs-Vth)2 ＝K*[Vdata-Vref+Vth-α(Vdata-Vref)-Vth]2 ＝K*[(1-α)(Vdata-Vref)]2
其中，I为流过第三晶体管T3的驱动电流，也就是驱动发光器件EL的驱动电流，K为与工艺和设计有关的常数，Vgs为第三晶体管T3的栅电极和第二极之间的电压差。
由上述电流公式的推导结果可以看出，在发光阶段，每个像素驱动电路的第三晶体管T3的驱动电流已经不受第三晶体管T3的阈值电压的影响，从而消除了第三晶体管T3的阈值电压对驱动电流的影响，可以保证显示产品的显示亮度均匀，提升了整个显示产品的显示效果。
其中，第五时间t5和第九时间t9重叠的时间为第一阶段S1所在的时间，第六时间t6为第二子阶段S22所在的时间，第七时间t7为第三阶段S3所在的时间，第八时间t8和第十时间t10重叠的时间为第四阶段S4所在的时间。
根据图12至图13提供的像素驱动电路的工作过程可知，本公开实施例提供的像素驱动电路中的补偿阶段独立于数据写入阶段，且补偿阶段的时长取决于第一发光信号端EM1为有效电平信号的时长，第一发光信号端EM1为有效电平信号的时长越长，像素驱动电路的补偿时间也就越长，另外，本公开提供的像素驱动电路的驱动电流与驱动晶体管的阈值电压和迁移率均无关，也就是说，本公开提供的像素驱动电路的补偿时间可以不受数据写入时间、分辨率以及晶体管的迁移率和阈值电压的限制，提升了像素驱动电路的应用范围，还提升了像素驱动电路所在的显示基板的亮度均一性。
本公开实施例还提供了一种像素驱动电路的驱动方法，被配置为驱动前述任一个实施例提供的像素驱动电路，像素驱动电路的驱动方法可以包括以下步骤：
步骤100、第一控制子电路在至少一个扫描信号端、至少一个输入信号端和第三节点的信号的控制下，向第一节点提供信号；
步骤200、第二控制子电路在第一发光信号端和第二发光信号端的信号的控制下，向第二节点提供第一电源端的信号，向第四节点供第三节点的信号。
步骤300、第三控制子电路在第三扫描信号端4的信号的控制下，向第二节点4提供初始信号端INIT的信号；
步骤400、驱动子电路在第一节点和第二节点的信号的控制下，向第三节点提供驱动信号。
本公开实施例还提供了一种显示装置，包括：阵列排布的前述任一个实施例气筒的像素驱动电路。
在示例性实施方式中，至少一个扫描信号端包括：第一扫描信号端和第二扫描信号端时，显示装置还包括：第一数据单元、第二数据单元、第三数据单元、第四数据单元和第五数据单元，第一数据单元与第一扫描信号端电连接，被配置为向第一扫描信号端提供信号，第二数据单元与第二扫描信号端电连接，被配置为向第二扫描信号端提供信号，第三 数据单元与第三扫描信号端电连接，被配置为向第三扫描信号端提供信号，第四数据单元与第一发光信号端电连接，被配置为向第一发光信号端提供信号，第五数据单元与第二发光信号端电连接，被配置为向第二发光信号端提供信号。
在示例性实施方式中，至少一个扫描信号端包括：第一扫描信号端和第二扫描信号端时，第一数据单元向第一扫描信号端提供有效电平信号的时间分别与第二数据单元向第二扫描信号端提供有效电平信号的时间和第三数据单元向第三扫描信号端提供有效电平信号的时间不交叠，第二数据单元向第二扫描信号端提供有效电平信号的时间与第三数据单元向第三扫描信号端提供有效电平信号的时间至少部分交叠。
在示例性实施方式中，至少一个扫描信号端包括：第一扫描信号端和第二扫描信号端时，第四数据单元向第一发光信号端提供有效电平信号的至少部分时间和第五数据单元向第二发光信号端提供有效电平信号的至少部分时间分别与第二数据单元向第二扫描信号端提供有效电平信号的时间至少部分交叠。
在示例性实施方式中，至少一个扫描信号端包括：第一扫描信号端和第二扫描信号端时，第四数据单元向第一发光信号端提供有效电平信号的时间包括：第一时间和第二时间，第五数据单元向第二发光信号端提供有效电平信号的时间包括：第三时间和第四时间。其中，第一时间发生在第二时间之前，第三时间发生在第四时间之前，第三时间发生在第一时间之前，第二时间和第四时间至少部分交叠。
在示例性实施方式中，至少一个扫描信号端包括：第一扫描信号端和第二扫描信号端时，第三数据单元向第三扫描信号端提供有效电平信号的时间、第一时间和第三时间分别位于第二数据单元向第二扫描信号端提供有效电平信号的时间内，第三数据单元向第三扫描信号端提供有效电平信号的时间与第三时间至少部分交叠，且与第一时间不交叠。
在示例性实施方式中，至少一个扫描信号端包括：第一扫描信号端和第二扫描信号端时，第一数据单元向第一扫描信号端提供有效电平信号的时间位于第一时间和第二时间之间。
在示例性实施方式中，在第一时间所持续的时长为K*H的状态下，第n行像素驱动电路连接的第三扫描信号端与第n+K+1行像素驱动电路连接的第一扫描信号端为同一信号端，H为驱动一行像素驱动电路的时间，K为大于或者等于1的正整数，n为大于或者等于1，且小于M-K的正整数，M为像素驱动电路的总行数。
在示例性实施方式中，至少一个扫描信号端包括：第一扫描信号端时，显示装置还包括：第一数据单元、第三数据单元、第四数据单元、第五数据单元和第六数据单元，第一数据单元与第一扫描信号端电连接，被配置为向第一扫描信号端提供信号，第三数据单元与第三扫描信号端电连接，被配置为向第三扫描信号端提供信号，第四数据单元与第一发光信号端电连接，被配置为向第一发光信号端提供信号，第五数据单元与第二发光信号端电连接，被配置为向第二发光信号端提供信号，第六数据单元与控制信号端电连接，被配置为向控制信号端提供信号。
在示例性实施方式中，至少一个扫描信号端包括：第一扫描信号端时，第一数据单元向第一扫描信号端提供有效电平信号的时间分别与第三数据单元向第三扫描信号端提供有效电平信号的时间、第四数据单元向第一发光信号端提供有效电平信号的时间和第五数据单元向第二发光信号端提供有效电平信号的时间至少部分交叠；第三数据单元向第三扫描信号端提供有效电平信号的时间与第五数据单元向第二发光信号端提供有效电平信号的时间至少部分交叠，第四数据单元向第一发光信号端提供有效电平信号的至少部分时间与第五数据单元向第二发光信号端提供有效电平信号的至少部分时间不交叠。
在示例性实施方式中，至少一个扫描信号端包括：第一扫描信号端时，第一数据单元向第一扫描信号端提供有效电平信号的时间包括：第五时间、多个间隔设置的第六时间以及第七时间，第四数据单元向第一发光信号端提供有效电平信号的时间包括：第八时间和多个间隔设置的第六时间，第五数据单元向第二发光信号端提供有效电平信号的时间为第九时间和第十时间，第五时间发生在第一个第六时间之前，且与第一个第六时间之间存在间隔，第七时间发生在最后一个第六时间之后，且与最后一个第六时间之间存在间隔，第八时间和第十时间发生在第七时间之后，第九时间发生在第十时间之前。
在示例性实施方式中，至少一个扫描信号端包括：第一扫描信号端时，第九时间与第五时间至少部分交叠，第八时间与第十时间至少部分交叠，第三数据单元向第三扫描信号端提供有效电平信号的时间分别与第五时间和第九时间至少部分交叠。
在示例性实施方式中，至少一个扫描信号端包括：第一扫描信号端时，第六数据单元被配置为在第五时间、第六时间、位于最后一个第六时间与第七时间之间的时间、位于第八时间的部分时间和位于第十时间的部分时间向控制信号端提供参考信号，并在位于第五时间与第一个第六时间之间的时间、相邻第六时间之间、第七时间、位于第八时间的至少部分时间和位于第十时间的至少部分时间向控制信号端提供数据信号，其中，参考信号为参考信号端的信号，数据信号为数据信号端的信号。
在示例性实施方式中，像素驱动电路分别与第一扫描信号端、第二扫描信号端、第三扫描信号端、参考信号端、初始信号端和数据信号端电连接时，位于同一行的像素驱动电路所连接的第一扫描信号端连接同一信号线，位于同一行的像素驱动电路所连接的第二扫描信号端连接同一信号线，位于同一行的像素驱动电路所连接的第三扫描信号端连接同一信号线，位于同一行的像素驱动电路所连接的参考信号端连接同一信号线，位于同一行的像素驱动电路所连接的初始信号端连接同一信号线，位于同一行的不同像素驱动电路所连接的数据信号端连接不同信号线，位于同一列的像素驱动电路所连接的数据信号端连接同一信号线。
在示例性实施方式中，像素驱动电路分别与第一扫描信号端、第二扫描信号端、第三扫描信号端、参考信号端、初始信号端和数据信号端电连接时，显示装置可以包括：多个像素驱动电路组，多个像素驱动电路组包括：位于至少一行的至少两个像素驱动电路。其中，位于同一像素驱动电路组中的像素驱动电路所连接的第一扫描信号端连接同一信号线，位于同一像素驱动电路组中的像素驱动电路所连接的第二扫描信号端连接同一信号线，位于同一像素驱动电路组中的像素驱动电路所连接的第三扫描信号端连接同一信号线，位于同一像素驱动电路组中的像素驱动电路所连接的参考信号端连接同一信号线，位于同一像素驱动电路组中的像素驱动电路所连接的初始信号端连接同一信号线。
在示例性实施方式中，像素驱动电路分别与第一扫描信号端、第三扫描信号端、控制信号端和初始信号端电连接时，位于同一行的像素驱动电路所连接的第一扫描信号端连接同一信号线，位于同一行的像素驱动电路所连接的第三扫描信号端连接同一信号线，位于同一行的像素驱动电路所连接的初始信号端连接同一信号线，位于同一行的不同像素驱动电路所连接的控制信号端连接不同信号线，位于同一列的像素驱动电路所连接的控制信号端连接同一信号线。
在示例性实施方式中，像素驱动电路分别与第一扫描信号端、第三扫描信号端、控制信号端和初始信号端电连接时，显示装置包括：多个像素驱动电路组，多个像素驱动电路组包括：位于至少一行的至少两个像素驱动电路。位于同一像素驱动电路组中的像素驱动电路所连接的第一扫描信号端连接同一信号线，位于同一像素驱动电路组中的像素驱动电路所连接的第三扫描信号端连接同一信号线，位于同一像素驱动电路组中的像素驱动电路 所连接的初始信号端连接同一信号线。
在示例性实施方式中，一个像素驱动电路组中的多个像素驱动电路可以位于同一行，还可以位于至少两行，本公开对此不做任何限定。
图16为一个像素驱动电路组的等效电路图一，图17为一个像素驱动电路组的等效电路图二，图18为一个像素驱动电路组的等效电路图三。图19为另一像素驱动电路组的等效电路图一，图20为另一像素驱动电路组的等效电路图二，图21为另一像素驱动电路组的等效电路图三。图16至图21所示，T1(i)为一个像素驱动电路组中的第i个像素驱动电路中的第一晶体管，T2(i)为一个像素驱动电路组中的第i个像素驱动电路中的第二晶体管，T3(i)为一个像素驱动电路组中的第i个像素驱动电路中的第三晶体管，T4(i)为一个像素驱动电路组中的第i个像素驱动电路中的第四晶体管，T5(i)为一个像素驱动电路组中的第五个像素驱动电路中的第一晶体管，T6(i)为一个像素驱动电路组中的第i个像素驱动电路中的第六晶体管，C1(i)为一个像素驱动电路组中的第i个像素驱动电路中的第一电容，C2(i)为一个像素驱动电路组中的第i个像素驱动电路中的第二电容，EL(i)为一个像素驱动电路组中的第i个像素驱动电路所连接的发光器件。图16至图18所示，DATA(i)为一个像素驱动电路组中的第i个像素驱动电路所连接的数据信号端。图19至图21所示，CON(i)为一个像素驱动电路组中的第i个像素驱动电路所连接的控制信号端。其中，i为大于或者等于1，且小于或者等于N的正整数，N为一个像素驱动电路组中包括的像素驱动电路的个数
如图16至图18所示，在示例性实施方式中，显示装置还包括：多条信号线。像素驱动电路分别与第一扫描信号端G1、第二扫描信号端G2、第三扫描信号端G3、参考信号端REF、初始信号端INIT和数据信号端DATA电连接时，位于同一像素驱动电路组中的至少两个像素驱动电路中的第四晶体管T4为同一晶体管，或者，位于同一像素驱动电路组中的至少两个像素驱动电路中的第五晶体管T5为同一晶体管，或者，位于同一像素驱动电路组中的至少两个像素驱动电路中的第四晶体管T4为同一晶体管，且位于同一像素驱动电路组中的至少两个像素驱动电路中的第五晶体管T5为同一晶体管。图16是以位于同一像素驱动电路组中的至少两个像素驱动电路中的第四晶体管T4为同一晶体管为例进行说明的。图17是以位于同一像素驱动电路组中的至少两个像素驱动电路中的第五晶体管T5为同一晶体管为例进行说明的，图18是以位于同一像素驱动电路组中的至少两个像素驱动电路中的第四晶体管T4为同一晶体管，且位于同一像素驱动电路组中的至少两个像素驱动电路中的第五晶体管T5为同一晶体管为例进行说明的。图16至图18是以位于同一行的N个像素驱动电路为一个像素驱动电路组为例进行说明的。
如图19至图21所示，在示例性实施方式中，显示装置还可以包括：多条信号线；像素驱动电路分别与第一扫描信号端G1、第三扫描信号端G3、初始信号端INIT和控制信号端CON电连接时，位于同一像素驱动电路组中的至少两个像素驱动电路中的第四晶体管T4为同一晶体管，或者，位于同一像素驱动电路组中的至少两个像素驱动电路中的第五晶体管T5为同一晶体管，或者，位于同一像素驱动电路组中的至少两个像素驱动电路中的第四晶体管T4为同一晶体管，且位于同一像素驱动电路组中的至少两个像素驱动电路中的第五晶体管T5为同一晶体管。图19是以位于同一像素驱动电路组中的至少两个像素驱动电路中的第四晶体管T4为同一晶体管为例进行说明的。图20是以位于同一像素驱动电路组中的至少两个像素驱动电路中的第五晶体管T5为同一晶体管为例进行说明的，图21是以位于同一像素驱动电路组中的至少两个像素驱动电路中的第四晶体管T4为同一晶体管，且位于同一像素驱动电路组中的至少两个像素驱动电路中的第五晶体管T5为同一晶体管为例进行说明的。图19至图21是以位于同一行的N个像素驱动电路为 一个像素驱动电路组为例进行说明的。
在示例性实施方式中，位于同一像素驱动电路组中的至少两个像素驱动电路中的第四晶体管T4为同一晶体管，或者，位于同一像素驱动电路组中的至少两个像素驱动电路中的第五晶体管T5为同一晶体管，或者，位于同一像素驱动电路组中的至少两个像素驱动电路中的第四晶体管T4为同一晶体管，且位于同一像素驱动电路组中的至少两个像素驱动电路中的第五晶体管T5为同一晶体管，可以简化显示装置中的位于显示区的像素驱动电路组的结构，减小像素驱动电路组所占用的面积，可以实现高PPI。
在示例性实施方式中，显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件，本发明实施例并不以此为限。
本公开实施例附图只涉及本公开实施例涉及到的结构，其他结构可参考通常设计。
为了清晰起见，在用于描述本公开的实施例的附图中，层或微结构的厚度和尺寸被放大。可以理解，当诸如层、膜、区域或基板之类的元件被称作位于另一元件“上”或“下”时，该元件可以“直接”位于另一元件“上”或“下”，或者可以存在中间元件。
虽然本公开所揭露的实施方式如上，但所述的内容仅为便于理解本公开而采用的实施方式，并非用以限定本公开。任何本公开所属领域内的技术人员，在不脱离本公开所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本公开的专利保护范围，仍须以所附的权利要求书所界定的范围为准。

Claims (24)

  1. 一种像素驱动电路，包括：驱动子电路、第一控制子电路、第二控制子电路和第三控制子电路；
    所述第一控制子电路，分别与至少一个扫描信号端、至少一个输入信号端、第一节点和第三节点电连接，被配置为在至少一个扫描信号端、至少一个输入信号端和第三节点的信号的控制下，向第一节点提供信号；
    所述第二控制子电路，分别与第一发光信号端、第二发光信号端、第一电源端、第二节点、第三节点和第四节点电连接，被配置为在第一发光信号端和第二发光信号端的信号的控制下，向第二节点提供第一电源端的信号，向第四节点提供第三节点的信号；
    所述第三控制子电路，分别与第三扫描信号端、第二节点和初始信号端电连接，被配置为在第三扫描信号端的信号的控制下，向第二节点提供初始信号端的信号；
    所述驱动子电路，分别与第一节点、第二节点和第三节点电连接，被配置为在第一节点和第二节点的信号的控制下，向第三节点提供驱动信号。
  2. 根据权利要求1所述的像素驱动电路，其中，至少一个扫描信号端包括：第一扫描信号端和第二扫描信号端，至少一个输入信号端包括：数据信号端和参考信号端；
    所述第一控制子电路，被配置为在第一扫描信号端和第二扫描信号端的信号的控制下，向第一节点提供数据信号端或参考信号端的信号，并存储第一节点和第三节点的信号的电压差。
  3. 根据权利要求2所述的像素驱动电路，其中，所述第一控制子电路包括：数据写入子电路、初始化子电路和第一存储子电路；
    所述数据写入子电路，分别与第一扫描信号端、数据信号端和第一节点电连接，被配置为第一扫描信号端的信号的控制下，向第一节点提供数据信号端的信号；
    所述初始化子电路，分别与第二扫描信号端、参考信号端和第一节点电连接，被配置为在第二扫描信号端的信号的控制下，向第一节点提供参考信号端的信号；
    所述第一存储子电路，分别与第一节点和第三节点电连接，被配置为存储第一节点和第三节点的信号的电压差。
  4. 根据权利要求3所述的像素驱动电路，其中，所述数据写入子电路包括：第一晶体管，所述初始化子电路包括：第二晶体管，所述第一存储子电路包括：第一电容；
    第一晶体管的控制极与第一扫描信号端电连接，第一晶体管的第一极与数据信号端电连接，第一晶体管的第二极与第一节点电连接；
    第二晶体管的控制极与第二扫描信号端电连接，第二晶体管的第一极与参考信号端电连接，第二晶体管的第二极与第一节点电连接；
    第一电容的第一端与第一节点电连接，第一电容的第二端与第三节点电连接。
  5. 根据权利要求1所述的像素驱动电路，其中，至少一个扫描信号端包括：第一扫描信号端，至少一个输入信号端包括：控制信号端，控制信号端在至少部分时间为数据信号端，在至少部分时间为参考信号端；
    所述第一控制子电路，被配置为在第一扫描信号端的信号的控制下，向第一节点提供控制信号端的信号，并存储第一节点和第三节点的信号的电压差。
  6. 根据权利要求5所述的像素驱动电路，其中，所述第一控制子电路包括：节点控制子电路和第一存储子电路；
    所述节点控制子电路，分别与第一扫描信号端、控制信号端和第一节点电连接，被配置为第一扫描信号端的信号的控制下，向第一节点提供控制信号端的信号；
    所述第一存储子电路，分别与第一节点和第三节点电连接，被配置为存储第一节点和第三节点的信号的电压差。
  7. 根据权利要求6所述的像素驱动电路，其中，所述节点控制子电路包括：第一晶体管，所述第一存储子电路包括：第一电容；
    第一晶体管的控制极与第一扫描信号端电连接，第一晶体管的第一极与控制信号端电连接，第一晶体管的第二极与第一节点电连接；
    第一电容的第一端与第一节点电连接，电容的第二端与第三节点电连接。
  8. 根据权利要求3或6所述的像素驱动电路，其中，所述第一控制子电路还与恒压信号端电连接，所述第一控制子电路还包括：第二存储子电路；
    所以第二存储子电路，分别与恒压信号端和第三节点电连接，被配置为存储恒压信号端和第三节点的信号的电压差。
  9. 根据权利要求8所述的像素驱动电路，其中，所述第二存储子电路包括：第二电容；
    第二电容的第一端与恒压信号端电连接，第二电容的第二端与第三节点电连接。
  10. 根据权利要求1所述的像素驱动电路，其中，所述驱动子电路包括：第三晶体管，所述第二控制子电路包括：第五晶体管和第六晶体管；
    第三晶体管的控制极与第一节点电连接，第三晶体管的第一极与第二节点电连接，第三晶体管的第二极与第三节点电连接；
    第五晶体管的控制极与第一发光信号端电连接，第五晶体管的第一极与第一电源端电连接，第五晶体管的第二极与第二节点电连接；
    第六晶体管的控制极与第二发光信号端电连接，第六晶体管的第一极与第三节点电连接，第六晶体管的第二极与第四节点电连接。
  11. 根据权利要求1所述的像素驱动电路，其中，所述第三控制子电路包括：第四晶体管；
    第四晶体管的控制极与第三扫描信号端电连接，第四晶体管的第一极与初始信号端电连接，第四晶体管的第二极与第二节点电连接。
  12. 根据权利要求2所述的像素驱动电路，其中，所述第一控制子电路包括：第一晶体管、第二晶体管和第一电容，或者包括：第一晶体管、第二晶体管、第一电容和第二电容，所述第二控制子电路包括：第五晶体管和第六晶体管，所述第三控制子电路包括：第四晶体管，驱动晶体管包括：第三晶体管；
    第一晶体管的控制极与第一扫描信号端电连接，第一晶体管的第一极与数据信号端电连接，第一晶体管的第二极与第一节点电连接；
    第二晶体管的控制极与第二扫描信号端电连接，第二晶体管的第一极与参考信号端电连接，第二晶体管的第二极与第一节点电连接；
    第三晶体管的控制极与第一节点电连接，第三晶体管的第一极与第二节点电连接，第 三晶体管的第二极与第三节点电连接；
    第四晶体管的控制极与第三扫描信号端电连接，第四晶体管的第一极与初始信号端电连接，第四晶体管的第二极与第二节点电连接；
    第五晶体管的控制极与第一发光信号端电连接，第五晶体管的第一极与第一电源端电连接，第五晶体管的第二极与第二节点电连接；
    第六晶体管的控制极与第二发光信号端电连接，第六晶体管的第一极与第三节点电连接，第六晶体管的第二极与第四节点电连接；
    第一电容的第一端与第一节点电连接，第一电容的第二端与第三节点电连接；
    第二电容的第一端与恒压信号端电连接，第二电容的第二端与第三节点电连接。
  13. 根据权利要求5所述的像素驱动电路，其中，所述第一控制子电路包括：第一晶体管和第一电容，或者包括：第一晶体管、第一电容和第二电容，所述第二控制子电路包括：第五晶体管和第六晶体管，所述第三控制子电路包括：第四晶体管，驱动晶体管包括：第三晶体管；
    第一晶体管的控制极与第一扫描信号端电连接，第一晶体管的第一极与控制信号端电连接，第一晶体管的第二极与第一节点电连接；
    第三晶体管的控制极与第一节点电连接，第三晶体管的第一极与第二节点电连接，第三晶体管的第二极与第三节点电连接；
    第四晶体管的控制极与第三扫描信号端电连接，第四晶体管的第一极与初始信号端电连接，第四晶体管的第二极与第二节点电连接；
    第五晶体管的控制极与第一发光信号端电连接，第五晶体管的第一极与第一电源端电连接，第五晶体管的第二极与第二节点电连接；
    第六晶体管的控制极与第二发光信号端电连接，第六晶体管的第一极与第三节点电连接，第六晶体管的第二极与第四节点电连接；
    第一电容的第一端与第一节点电连接，第一电容的第二端与第三节点电连接；
    第二电容的第一端与恒压信号端电连接，第二电容的第二端与第三节点电连接。
  14. 根据权利要求8所述的像素驱动电路，其中，所述像素驱动电路与发光器件电连接，所述发光器件分别与第四节点和第二电源端电连接；
    所述恒压信号端与所述参考信号端、所述初始信号端、所述第一电源端和所述第二电源端中的其中一个信号端为同一信号端。
  15. 一种显示装置，包括：阵列排布的如权利要求1至14任一项所述的像素驱动电路。
  16. 根据权利要求15所述的显示装置，其中，至少一个扫描信号端包括：第一扫描信号端和第二扫描信号端；
    所述显示装置还包括：第一数据单元、第二数据单元、第三数据单元、第四数据单元和第五数据单元，所述第一数据单元与第一扫描信号端电连接，被配置为向第一扫描信号端提供信号，所述第二数据单元与第二扫描信号端电连接，被配置为向第二扫描信号端提供信号，所述第三数据单元与第三扫描信号端电连接，被配置为向第三扫描信号端提供信号，所述第四数据单元与第一发光信号端电连接，被配置为向第一发光信号端提供信号，所述第五数据单元与第二发光信号端电连接，被配置为向第二发光信号端提供信号；
    所述第一数据单元向第一扫描信号端提供有效电平信号的时间分别与所述第二数据单元向第二扫描信号端提供有效电平信号的时间和所述第三数据单元向第三扫描信号端提供有效电平信号的时间不交叠，所述第二数据单元向第二扫描信号端提供有效电平信号的时间与所述第三数据单元向第三扫描信号端提供有效电平信号的时间至少部分交叠；
    所述第四数据单元向第一发光信号端提供有效电平信号的至少部分时间和所述第五数据单元向第二发光信号端提供有效电平信号的至少部分时间分别与所述第二数据单元向第二扫描信号端提供有效电平信号的时间至少部分交叠。
  17. 根据权利要求16所述的显示装置，其中，所述第四数据单元向第一发光信号端提供有效电平信号的时间包括：第一时间和第二时间，所述第五数据单元向第二发光信号端提供有效电平信号的时间包括：第三时间和第四时间；
    所述第一时间发生在所述第二时间之前，所述第三时间发生在所述第四时间之前，所述第三时间发生在所述第一时间之前，所述第二时间和所述第四时间至少部分交叠；
    所述第三数据单元向第三扫描信号端提供有效电平信号的时间、所述第一时间和所述第三时间分别位于第二数据单元向第二扫描信号端提供有效电平信号的时间内，所述第三数据单元向第三扫描信号端提供有效电平信号的时间与所述第三时间至少部分交叠，且与所述第一时间不交叠；
    所述第一数据单元向第一扫描信号端提供有效电平信号的时间位于第一时间和第二时间之间。
  18. 根据权利要求17所述的显示装置，其中，在第一时间所持续的时长为K*H的状态下，第n行像素驱动电路连接的第三扫描信号端与第n+K+1行像素驱动电路连接的第一扫描信号端为同一信号端，H为驱动一行像素驱动电路的时间，K为大于或者等于1的正整数，n为大于或者等于1，且小于M-K的正整数，M为像素驱动电路的总行数。
  19. 根据权利要求15所述的显示装置，其中，至少一个扫描信号端包括：第一扫描信号端；
    所述显示装置还包括：第一数据单元、第三数据单元、第四数据单元和第五数据单元，所述第一数据单元与第一扫描信号端电连接，被配置为向第一扫描信号端提供信号，所述第三数据单元与第三扫描信号端电连接，被配置为向第三扫描信号端提供信号，所述第四数据单元与第一发光信号端电连接，被配置为向第一发光信号端提供信号，所述第五数据单元与第二发光信号端电连接，被配置为向第二发光信号端提供信号；
    所述第一数据单元向第一扫描信号端提供有效电平信号的时间分别与所述第三数据单元向第三扫描信号端提供有效电平信号的时间、所述第四数据单元向第一发光信号端提供有效电平信号的时间和所述第五数据单元向第二发光信号端提供有效电平信号的时间至少部分交叠；所述第三数据单元向第三扫描信号端提供有效电平信号的时间与所述第五数据单元向第二发光信号端提供有效电平信号的时间至少部分交叠，所述第四数据单元向第一发光信号端提供有效电平信号的至少部分时间与所述第五数据单元向第二发光信号端提供有效电平信号的至少部分时间不交叠。
  20. 根据权利要求19所述的显示装置，其中，所述第一数据单元向第一扫描信号端提供有效电平信号的时间包括：第五时间、多个间隔设置的第六时间以及第七时间，所述第四数据单元向第一发光信号端提供有效电平信号的时间包括：第八时间和多个间隔设置的第六时间，所述第五数据单元向第二发光信号端提供有效电平信号的时间为第九时间和第十时间，
    所述第五时间发生在第一个第六时间之前，且与第一个第六时间之间存在间隔，所述第七时间发生在最后一个第六时间之后，且与最后一个第六时间之间存在间隔，所述第八时间和所述第十时间发生在所述第七时间之后，所述第九时间发生在所述第十时间之前；
    所述第九时间与所述第五时间至少部分交叠，所述第八时间与所述第十时间至少部分交叠，所述第三数据单元向第三扫描信号端提供有效电平信号的时间分别与第五时间和第九时间至少部分交叠。
  21. 根据权利要求20所述的显示装置，还包括：第六数据单元，所述第六数据单元与控制信号端电连接，被配置为向控制信号端提供信号；
    所述第六数据单元被配置为在第五时间、第六时间、位于最后一个第六时间与第七时间之间的时间、位于第八时间的部分时间和位于第十时间的部分时间向控制信号端提供参考信号，并在位于第五时间与第一个第六时间之间的时间、相邻第六时间之间、第七时间、位于第八时间的至少部分时间和位于第十时间的至少部分时间向控制信号端提供数据信号，其中，所述参考信号为参考信号端的信号，所述数据信号为数据信号端的信号。
  22. 根据权利要求15所述的显示装置，还包括：多条信号线；所述像素驱动电路分别与第一扫描信号端、第二扫描信号端、第三扫描信号端、参考信号端、初始信号端和数据信号端电连接，至少一个像素驱动电路包括：第四晶体管和第五晶体管；
    所述显示装置包括：多个像素驱动电路组，多个像素驱动电路组包括：位于至少一行的至少两个像素驱动电路；
    位于同一像素驱动电路组中的像素驱动电路所连接的第一扫描信号端连接同一信号线，位于同一像素驱动电路组中的像素驱动电路所连接的第二扫描信号端连接同一信号线，位于同一像素驱动电路组中的像素驱动电路所连接的第三扫描信号端连接同一信号线，位于同一像素驱动电路组中的像素驱动电路所连接的参考信号端连接同一信号线，位于同一像素驱动电路组中的像素驱动电路所连接的初始信号端连接同一信号线；
    位于同一像素驱动电路组中的至少两个像素驱动电路中的第四晶体管为同一晶体管，或者，位于同一像素驱动电路组中的至少两个像素驱动电路中的第五晶体管为同一晶体管，或者，位于同一像素驱动电路组中的至少两个像素驱动电路中的第四晶体管为同一晶体管，且位于同一像素驱动电路组中的至少两个像素驱动电路中的第五晶体管为同一晶体管。
  23. 根据权利要求15所述的显示装置，还包括：多条信号线；所述像素驱动电路分别与第一扫描信号端、第三扫描信号端、初始信号端和控制信号端电连接，至少一个像素驱动电路包括：第四晶体管和第五晶体管；
    所述显示装置包括：多个像素驱动电路组，多个像素驱动电路组包括：位于至少一行的至少两个像素驱动电路；
    位于同一像素驱动电路组中的像素驱动电路所连接的第一扫描信号端连接同一信号线，位于同一像素驱动电路组中的像素驱动电路所连接的第三扫描信号端连接同一信号线，位于同一像素驱动电路组中的像素驱动电路所连接的初始信号端连接同一信号线；
    位于同一像素驱动电路组中的至少两个像素驱动电路中的第四晶体管为同一晶体管，或者，位于同一像素驱动电路组中的至少两个像素驱动电路中的第五晶体管为同一晶体管，或者，位于同一像素驱动电路组中的至少两个像素驱动电路中的第四晶体管为同一晶体管，且位于同一像素驱动电路组中的至少两个像素驱动电路中的第五晶体管为同一晶体管。
  24. 一种像素驱动电路的驱动方法，被配置为驱动如权利要求1至14任一项所述的像素驱动电路，所述方法包括：
    第一控制子电路在至少一个扫描信号端、至少一个输入信号端和第三节点的信号的控制下，向第一节点提供信号；
    第二控制子电路在第一发光信号端和第二发光信号端的信号的控制下，向第二节点提供第一电源端的信号，向第四节点提供第三节点的信号；
    第三控制子电路在第三扫描信号端的信号的控制下，向第二节点提供初始信号端的信号；
    驱动子电路在第一节点和第二节点的信号的控制下，向第三节点提供驱动信号。
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