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CN121001358A - 磁阻式随机存取存储器电路与布局结构 - Google Patents

磁阻式随机存取存储器电路与布局结构

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Publication number
CN121001358A
CN121001358A CN202410697668.XA CN202410697668A CN121001358A CN 121001358 A CN121001358 A CN 121001358A CN 202410697668 A CN202410697668 A CN 202410697668A CN 121001358 A CN121001358 A CN 121001358A
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CN
China
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magnetic tunnel
transistor
active region
mtj
tunnel junction
Prior art date
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Pending
Application number
CN202410697668.XA
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Inventor
张庭豪
柯建宇
黄正同
黄文亮
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United Microelectronics Corp
Original Assignee
United Microelectronics Corp
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Publication date
Priority claimed from TW113117922A external-priority patent/TW202547280A/zh
Application filed by United Microelectronics Corp filed Critical United Microelectronics Corp
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Abstract

本发明提出了一种磁阻式随机存取存储器电路，其中每个存储器单元包含三个晶体管，分别为依序串联的第一晶体管、第三晶体管以及第二晶体管，该第一晶体管与该第三晶体管的连接处为第一节点，该第二晶体管与该第三晶体管的连接处为第二节点，且该第一晶体管与该第二晶体管的一端连接到一共同的来源线。一第一p磁穿隧接面组包含至少两个串联的磁穿隧接面且一端连接到该第一节点，以及一第二磁穿隧接面组包含至少两个串联的磁穿隧接面且一端连接到该第二节点。

Description

磁阻式随机存取存储器电路与布局结构
技术领域
本发明与一种磁阻式随机存取存储器(magnetoresistive random accessmemory，MRAM)的电路以及布局结构有关，更具体来说，其涉及一种具有垂直堆叠的磁穿隧接面(magnetic tunneling junction，MTJ)的MRAM电路及其布局结构。
背景技术
磁阻式随机存取存储器(magnetoresistive random access memory，MRAM)为近年来获得高度关注的一种新式存储器，其整合了目前各式存储器的优点，例如可比拟静态随机存取存储器(SRAM)的存取速度、快闪存储器(Flash)的非易失性与低耗电、动态随机存取存储器(DRAM)的高密度以及耐久性，并且可以整合在现今的半导体后段制程工艺中制作，因此有潜力成为半导体芯片中的主要存储器。MRAM的存储元件大体上会设置在上、下层内连线结构之间的层级中，其中可包含磁穿隧接面(magnetic tunneling junctions，MTJs)结构，并搭配一或多个晶体管来控制其读写运作时电路的开关。不同于传统存储器是藉由存储电荷来存储器数据，磁阻式随机存取存储器的操作是通过对MTJs施以一外加磁场来控制MTJs的磁化方向，以此得到不同的穿隧磁阻(tunneling magnetoresistive，TMR)，进而可定义出不同的存储态，如此得以存储数字数据。
因应现今各类电子产品不断的微缩化需求，如何在有限的布局面积下设置更多的存储元件并通过电路设计的方式来缩小存储器单元(cell)尺寸与提升布局效率，为现今本领域的技术人员所亟需研究开发的课题，以期让MRAM能够更广泛、成熟地应用在存储器领域中。
发明内容
有鉴于前述存储器单元的微缩化需求以及增加单位布局面积下的存储器容量，本发明特此提出了一种新颖的磁阻式随机存取存储器(MRAM)的电路与布局结构，其特点在于每个存储节点上设置有多个堆叠且串联的磁穿隧接面(MTJs)，以此可实现多存储态的写入与读取，提升单位布局面积下的存储器容量。
本发明的其中一个方面在于提出一种磁阻式随机存取存储器电路，具有多个存储器单元，其中每个存储器单元包含：三个晶体管，分别为依序串联的第一晶体管、第三晶体管以及第二晶体管，其中该第一晶体管与该第三晶体管的连接处为第一节点，该第二晶体管与该第三晶体管的连接处为第二节点，该第一晶体管与该第二晶体管的另一端连接到一共同的来源线；一第一磁穿隧接面组，包含至少两个串联的磁穿隧接面，且一端连接到该第一节点；以及一第二磁穿隧接面组，包含至少两个串联的磁穿隧接面，且一端连接到该第二节点。
本发明的另一方面在于提出一种磁阻式随机存取存储器布局结构，具有多个存储器单元设置在一基底上，该基底具有多个主动区域往一第一方向延伸，其中每个该存储器单元包含：第一字线、第三字线以及第二字线，依序间隔排列在该基底上且往一第二方向延伸越过这些主动区域，其中位于该第一字线外侧的该主动区域为第一主动区域，位于该第一字线与该第三字线之间的该主动区域为第二主动区域，位于该第二字线与该第三字线之间的该主动区域为第三主动区域，位于该第二字线外侧的该主动区域为第四主动区域；一第一磁穿隧接面组，包含至少两个串联的磁穿隧接面位于半导体后段金属层中的不同层级中，且其一端连接到该第二主动区域；一第二磁穿隧接面组，包含至少两个串联的磁穿隧接面位于半导体后段金属层中的不同层级中，且其一端连接到该第三主动区域；一第一位线，连接到第一磁穿隧接面组的另一端；以及一第二位线，连接到第二磁穿隧接面组的另一端。
本发明的这类目的与其他目的在本领域技术人员读过下文中以多种图示与绘图来描述的优选实施例的细节说明后应可变得更为明了显见。
附图说明
本说明书含有附图并在文中构成了本说明书的一部分，从而使本领域技术人员对本发明实施例有进一步的了解。这些图示描绘了本发明一些实施例并连同本文描述一起说明了其原理。在这些图示中：
图1为根据本发明优选实施例中一磁阻式随机存取存储器(MRAM)的电路图；
图2为根据本发明优选实施例中MRAM的布局结构；
图3为根据本发明优选实施例中MRAM的立体示意图；
图4为根据本发明优选实施例中MRAM的写入运作的示意图；以及
图5为根据本发明优选实施例中MRAM的读取运作的示意图。
【符号说明】
100 基底
A1 (第一)主动区域
A2 (第二)主动区域
A3 (第三)主动区域
A4 (第四)主动区域
AA 主动区域
BL1 (第一)位线
BL2 (第二)位线
C1，C2 存储器单元
CT 接触件
D1 第一方向
D2 第二方向
FL 自由层
IC+ 写入电流
IC- 写入电流
Lv1～Lv4 层极
M1 第一金属层
M2 第二金属层
M3 第三金属层
M4 第四金属层
MTJ1 (第一)磁穿隧接面
MTJ2 (第二)磁穿隧接面
MTJ3 (第三)磁穿隧接面
MTJ4 (第四)磁穿隧接面
N1 第一节点
N2 第二节点
P1，P2，P3 图案
R 电阻
RF 参考层
RH 高位态
RL 低位态
S1 (第一)磁穿隧接面组
S2 (第二)磁穿隧接面组
SL 来源线
STI 浅沟槽隔离结构
T1 (第一)晶体管
T2 (第二)晶体管
T3 (第三)晶体管
V1～V3 导孔件
WL1 (第一)字线
WL2 (第二)字线
WL3 (第三)字线
WL4 (第四)字线
WL5 (第五)字线
WL6 (第六)字线
具体实施方式
下文中本发明将参照随附的图示来进行详细的说明，这些图示构成了本发明的一部分并以绘图以及可据以施行本发明的特定实施例的方式来展示。这些实施例中会描述足够的细节让本领域技术人员得以施作本发明。为了简明与方便之故，图示中某些部位的尺度与比例可能会刻意缩小或是以夸大的方式来表现。在不背离本发明范围的前提下，发明中还可采用其他的实施例或是具有结构上、逻辑上以及电性上的变化。故此，下文的详细说明不应以局限的方式来看待，而本发明的范围将由随附的权利要求书来界定。
本领域技术人员应能容易理解，本申请中的“在…上”、“在…之上”和“在…上方”的含义应当以广义的方式来解读，以使得“在…上”不仅表示“直接在”某物“上”而且还包括在某物“上”且其间有居间特征或层的含义，并且“在…之上”或“在…上方”不仅表示“在”某物“之上”或“上方”的含义，而且还可以包括其“在”某物“之上”或“上方”且其间没有居间特征或层(即，直接在某物上)的含义。此外，诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相关术语在本文中为了描述方便可以用于描述一个元件或特征与另一个或多个元件或特征的关系，如在附图中示出的。
如本文中使用的，术语“基底”是指向其上增加后续材料的材料。可以对基底自身进行图案化。增加在基底的顶部上的材料可以被图案化或可以保持不被图案化。此外，基底可以包括广泛的半导体材料，例如硅、锗、砷化镓、磷化铟等。或者，基底可以由诸如玻璃、塑胶或蓝宝石晶圆的非导电材料制成。
如本文中使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均质或非均质连续结构的区域。例如，层可以位于在连续结构的顶表面和底表面之间或在顶表面和底表面处的任何水平面对之间。层可以水准、竖直和/或沿倾斜表面延伸。基底可以是层，其中可以包括一个或多个层，和/或可以在其上、其上方和/或其下方具有一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触层(其中形成触点、互连线和/或通孔)和一个或多个介电层。
本领域技术人员通常可以至少部分地从上下文中的用法理解术语。例如，至少部分地取决于上下文，本文所使用的术语“一或多个”可以用于以单数意义描述任何特征、结构或特性，或者可以用于以复数意义描述特征、结构或特性的组合。类似地，至少部分地取决于上下文，诸如“一”、“一个”、“该”或“所述”之类的术语同样可以被理解为传达单数用法或者传达复数用法。另外，术语“基于”可以被理解为不一定旨在传达排他性的因素集合，而是可以允许存在不一定明确地描述的额外因素，这同样至少部分地取决于上下文。
本领域技术人员更能了解到，当“包含”和/或“含有”等词用于本说明书时，其明定了所陈述特征、区域、整体、步骤、操作、要素和/或部件的存在，但并不排除一或多个其他的特征、区域、整体、步骤、操作、要素、部件和/或其组合的存在或添加的可能性。
首先请参照图1，其为根据本发明优选实施例中一磁阻式随机存取存储器(MRAM)的电路图。此实施例将以一3T4M(三个晶体管与四个存储元件)架构的MRAM存储器单元(cell)来说明本发明MRAM电路的组成部件以及其间的连接关系。然而须注意，尽管实施例中所示的存储器单元具有四个存储元件，但在实际应用中其可能包含更多的存储元件，不以此为限。本发明的范围将由随附的权利要求书来界定。
本发明的MRAM电路包含多个存储器单元(cell)，其可在布局平面上规律排列成一存储器单元阵列或区块，并可共用部分的字线(word line)与位线(bit line)。为了简明之故，图1的电路将以一存储器单元C1来作说明，MRAM中其他的存储器单元都具有相同或类似的结构。如图1所示，每个存储器单元C1包含三个晶体管T1，T2，T3以及四个存储元件MTJ1～MTJ4(即磁穿隧接面magnetic tunnel junction，MTJ)。此外，每个存储器单元C1中都具有两条位线BL1，BL2以及三条字线WL1～WL3。在实施例中，第一晶体管T1、第三晶体管T3以及第二晶体管T2依序串联，亦即其源极/漏极相互连接。在电路的层面上，第一晶体管T1、第二晶体管T2以及第三晶体管T3的栅极分别连接到第一字线WL1、第二字线WL2以及第三字线WL3，在实际结构中这些字线即为所对应晶体管的栅极。
再参照图1。在实施例中，第一晶体管T1与第三晶体管T3的连接处为第一节点N1(或称为存储节点)，第二晶体管T2与第三晶体管T3的连接处为第二节点N2，第一晶体管T1与第三晶体管T3的另一端则连接到一共同的来源线(source line)SL。第一节点N1与第二节点N2上会分别连接一第一磁穿隧接面组S1与一第二磁穿隧接面组S2，该两者为本发明MRAM中负责存储数据的部件。更具体言之，在本发明实施例中，每个磁穿隧接面组S1，S2会具有至少两个串联的磁穿隧接面。第一磁穿隧接面组S1具有串联的一第一磁穿隧接面MTJ1与一第二磁穿隧接面MTJ2，其中第二磁穿隧接面MTJ2的一端耦接到第一节点N1，第一磁穿隧接面MTJ1的一端耦接到第一字线BL1。第二磁穿隧接面组S2具有串联的一第三磁穿隧接面MTJ3与一第四磁穿隧接面MTJ4，其中第四磁穿隧接面MTJ4的一端耦接到第二节点N2，第三磁穿隧接面MTJ3的一端耦接到第二字线BL2。须注意图中的磁穿隧接面组S1，S2仅以两个磁穿隧接面为例示，在其他的实施例中，每个磁穿隧接面组S1，S2可能具有超过两个串联的磁穿隧接面存储元件，以在单位布局面积下达到更多的存储态以及更大的存储器容量。
在说明了前述本发明的MRAM电路架构后，接下来请同时参照图2与图3，其分别为根据本发明优选实施例中MRAM的平面布局结构与立体示意图，用以说明本发明MRAM的组成部件在实际布局平面上的重叠态样以及在垂直方向上的连接关系，以让本领域技术人员更了解本发明MRAM的具体结构。须注意图2的布局平面采用单图多层同时显示的方式，其中分为了层级Lv1～Lv4四个区间，该四个区间在垂直基底的方向上完全重叠，其中的主动区域AA为同一主动区域，这样的呈现方式可让本领域技术人员在单张图示中清楚地了解到本发明MRAM中的部件图案在垂直方向上的重叠关系。图3的立体图则绘示出了单个存储器单元的立体结构，合先叙明。
如图2与图3所示，本发明的MRAM设置在一半导体基底100上。基底100可为一硅基底，其内部可预先使用离子布植制程工艺形成导电性不同的主动区域(active area)AA，并通过氧化硅材质的浅沟槽隔离结构(shallow trench isolation，STI)来分隔不同的主动区域AA(图中仅示出一主动区域)。主动区域AA会往一水平的第一方向D1延伸，其上具有多条字线WL1～WL6间隔排列并往一水平的第二方向D2延伸越过主动区域AA，该第二方向D2较佳与该第一方向D1正交。在本发明实施例中，每三条字线会作为一个群组来控制其所对应存储器行(row)中所有存储器单元(如C1)的晶体管开关。例如，字线WL1～WL3作为一个群组，控制存储器单元C1中晶体管的开关，字线WL4～WL6作为一个群组，控制存储器单元C2中晶体管的开关。
再参照图2与图3。字线WL1～WL6会将主动区域AA划分成多个子主动区域。如图所示，位于第一字线WL1外侧的主动区域为第一主动区域A1，位于第一字线WL1与第三字线WL3之间的主动区域为第二主动区域A2，位于第二字线WL2与第三字线WL3之间的主动区域为第三主动区域A3，位于第二字线WL2外侧(与第四字线WL4之间)的主动区域为第四主动区域A4。在本发明实施例中，这些主动区域A1～A4作为晶体管的源极或漏极。具体来说，第一字线WL1作为第一晶体管T1(图1)的栅极，其两侧的主动区域A1，A2分别作为第一晶体管T1的源极与漏极。第二字线WL2作为第二晶体管T2(图1)的栅极，其两侧的主动区域A3，A4分别作为第二晶体管T2的漏极与源极。而对于第三字线WL3而言，其两侧的主动区域A2，A3视为是第三晶体管T3的源极与漏极。以此设计，第一晶体管T1与第三晶体管T3(图1)共用同一主动区域A2(即代表两者串联)，而第二晶体管T2与第三晶体管T3(图1)共用同一主动区域A3(即代表两者串联)。
再参照图2与图3。除了主动区域AA以外，层级Lv1中绘示出了主动区域AA上方第一金属层(M1)中的部件图案。在本发明实施例中，第一金属层(M1)的图案包含了一来源线SL以及数个图案P1。其中，来源线SL往第一方向D1延伸越过多条字线WL1～WL6并与主动区域AA重叠，存储器单元C1外侧的主动区域A1，A4分别通过接触件(contact)CT连接到该来源线SL。以此设置，在本发明实施例中，来源线SL为其所对应的存储器列(column)中所有的存储器单元所共用(如C1，C2)，例如存储器单元C1与存储器单元C2共用的主动区域A4通过一共同的接触件CT连接到来源线SL。另一方面，存储器单元C1内侧的主动区域A2，A3也分别通过接触件CT连接到上方对应的第一金属层M1图案P1，其在图1的电路中即为第一节点N1与第二节点N2的位置，每一图案P1复会经由导孔件(via)V1连接到上方的第二金属层M2图案P2以及位于更上方层级的存储元件。
再参照图2与图3。层级Lv2中绘示出了第一金属层(M1)上方第二金属层(M2)中的部件图案P2以及MRAM结构中部分的磁穿隧接面MTJ2，MTJ4。在此层级Lv2中，每一图案P2承接了从一存储器单元(如C1，C2)内侧的一主动区域(如A2，A3)经由导孔件V1连接上来的线路，每一该图案P2复经由导孔件V2连接到设置在其上的磁穿隧接面MTJ2，MTJ4。在本发明实施例中，磁穿隧接面MTJ1～MTJ4作为MRAM结构中的存储元件，其较佳设置在半导体后段制程工艺(back-end-of-line，BEOL)的互连金属结构中，可相容整合在现今成熟的CMOS制程工艺中进行制作。例如，如图所示，磁穿隧接面MTJ2，MTJ4较佳设置在第二金属层(M2)与第三金属层(M3)之间的导孔件V2层级(可安插在导孔件V2之中)，磁穿隧接面MTJ1，MTJ3较佳设置在第三金属层(M3)与第四金属层(M4)之间的导孔件V3层级(可安插在导孔件V3之中)。更进一步来说，同样属于存储器单元C1中位于层级Lv2中的磁穿隧接面MTJ2，MTJ4，位于主动区域A2上的磁穿隧接面MTJ2在垂直方向上可与下方的导孔件V1以及接触件CT重叠，位于主动区域A3上的磁穿隧接面MTJ4则在第二方向D2上错位设置在靠近来源线SL的一侧，如此该两磁穿隧接面MTJ2，MTJ4后续可以分别直接向上垂直连接到上方的位线BL1，BL2(即界定出一存储器单元中两存储节点在布局平面上的位置)。
再参照图2与图3。层级Lv 3中绘示出了第二金属层(M2)上方第三金属层(M3)中的部件图案P3以及MRAM结构中部分的磁穿隧接面MTJ1，MTJ3。层级Lv 3中的组成部件与层级Lv 2相同，同样是金属层图案P3加上设置在其上的磁穿隧接面MTJ1，MTJ3的组合。更具体来说，在此层级Lv3中，每一图案P3承接了从对应磁穿隧接面MTJ2，MTJ4经由导孔件V2连接上来的线路，每一该图案P3复经由导孔件V3连接到设置在其上的位线BL1，BL2，磁穿隧接面MTJ2，MTJ4则分别安插在该两导孔件V3之中。在本发明的设计中，须注意第一磁穿隧接面MTJ1与第二磁穿隧接面MTJ2同属第一磁穿隧接面组S1，两者呈串联设置，其一端连接到下方对应的主动区域A2，另一端连接到上方的第一字线BL1。第三磁穿隧接面MTJ3与第四磁穿隧接面MTJ4则同属第二磁穿隧接面组S2，两者呈串联设置，其一端连接到下方对应的主动区域A3，另一端连接到上方的第二字线BL2。如图3所示，本发明设计的特点即在于每个磁穿隧接面组会具有至少两个以上的磁穿隧接面在垂直方向上堆叠设置，其可设置在相同或不同层级的导孔件中，如V2，V3，V4…等。每个磁穿隧接面组中的磁穿隧接面会同时受到一对应的电流而驱动，故将其视为同一组。如此设计可在固定的单元布局面积下大幅增加所能设置的存储元件，并通过存取机制实现多存储态的写入与读取，其驱动机制将在后续的实施例中说明。
再参照图2与图3。在本发明优选实施例中，位于层级Lv4的仅有第一位线BL1与第二位线BL2，其为第四金属层(M4)的一部分。该两位线BL1，BL2往第一方向D1延伸越过多条字线WL1～WL6并与主动区域AA重叠，其中第一位线BL1大体上会与下方的磁穿隧接面MTJ1，MTJ3(即第一节点N1上的第一磁穿隧接面组S1)重叠，第二位线BL2大体上会与下方的磁穿隧接面MTJ3，MTJ4(即第二节点N2上的第二磁穿隧接面组S2)以及来源线SL重叠。第一位线BL1与第二位线BL2会分别为该存储器列中所有存储器单元的第一磁穿隧接面组S1与第二磁穿隧接面组S2所共用。
在说明了前述本发明MRAM的布局结构以及垂直连接关系后，接下来将参照图4说明根据上述MRAM结构的写入运作，以让本领域技术人员了解此MRAM结构的运作机制。
在本发明实施例中，同一磁穿隧接面组中的磁穿隧接面会设计成具有不同的临界电流值。此处所谓的临界电流值定义为当通过的电流值大于该临界电流值时，该磁穿隧接面会转变为吾人所要的存储态。具体言之，如图4所示，以第一磁穿隧接面组S1为例，其中的第一磁穿隧接面MTJ1具有预设的第一高位(RH)临界电流值与第一低位(RL)临界电流值，当所通入的电流值大于该第一高位临界电流值时，第一磁穿隧接面MTJ1会转变为高位态(RH)，而当所通入的电流值为反向电流且大于该第一低位临界电流值时，第一磁穿隧接面MTJ1会转变为低位态(RL)。在实施例中，第二磁穿隧接面MTJ2具有预设的第二高位临界电流值与第二低位临界电流值，且第一磁穿隧接面MTJ1的第一高位临界电流值(如8安培(A))设定成大于该第一低位临界电流值(如4A)，复大于该第二高位临界电流值(如2A)，复大于该第二低位临界电流值(如1A)。原则上第一磁穿隧接面MTJ1的临界电流值会高于第二磁穿隧接面MTJ2的临界电流值，但在其他实施例中，也可能是下方的第二磁穿隧接面MTJ2具有较高的临界电流值，不以此为限。
再者，在本发明实施例中，以自旋转移矩(spin-transfer torque，STT)架构的MRAM为例，其每个磁穿隧接面都会具有一自由层(free layer)FL、一参考层(referencelayer)RF(或称为针扎层pinned layer)以及中介其间的绝缘层。STT磁穿隧接面的写入原理是通过通入电流产生磁场的方式去翻转磁穿隧接面中铁磁层的磁矩。例如，当第一磁穿隧接面MTJ1中的自由层FL与参考层RF的极化方向相同时，其电阻较低，可将其定义为“0”存储态，而当其自由层FL与参考层RF的极化方向相反时，其电阻较高，可将其定义为“1”存储态。读取运作时则通以较小的电流去测得特定磁穿隧接面的电阻值即可得知其存储态，如此实现二进制的存储模式。
再参照图4，本发明的写入运作设计成从位线施加电流为写入低位态(RL)以及从来源线施加电压为写入高位态(RH)的运作，为了达成这样的机制，每个磁穿隧接面的自由层FL较佳设置在连接位线的一端，参考层RF则设置在连接来源线的一端，同组的磁穿隧接面依序串联，可同时受到同一电流的驱动而进行读写运作。以此设置，从位线施加电流时，受到磁场影响的自由层FL的极化方向会被转成与参考层RF的极化方向相同，呈现低位态(RL)。而从来源线施加电流时，受到磁场影响的自由层FL的极化方向会被反向转成与参考层RF的极化方向相反，呈现高位态(RH)。
以图中的第一磁穿隧接面组S1为例。在将第一磁穿隧接面MTJ1与第二磁穿隧接面MTJ2都写成低位态(RL/RL)的写入运作中，从第一位线BL1施加一写入电流Ic-，第一字线WL1则决定读/写期间电流通道的开关。由于此时是要将两个磁穿隧接面MTJ1，MTJ2都写成低位态，该写入电流I至少要大于第一磁穿隧接面MTJ1的第一低位临界电流值，即Ic->4A，如此第一磁穿隧接面组S1中的第一磁穿隧接面MTJ1与第二磁穿隧接面MTJ2都会被写成低位态(RL/RL)。
另一方面，在将第一磁穿隧接面MTJ1与第二磁穿隧接面MTJ2分别写成低位态与高位态(RL/RH)的写入运作中，吾人可先以上述方式将两个磁穿隧接面MTJ1，MTJ2都写成低位态。之后从来源线SL施加一写入电流Ic+，其大小介于第一高位临界电流值与该第二高位临界电流值，即8A>Ic+>2A，如此第一磁穿隧接面组S1中的第二磁穿隧接面MTJ2会被写成高位态，第一磁穿隧接面MTJ1则因为写入电流Ic+未超过其第一高位临界电流值(8A)而维持在低位态，以此达成RL/RH存储态。
又一方面，在将第一磁穿隧接面MTJ1与第二磁穿隧接面MTJ2都写成高位态(RH/RH)的写入运作中，同理，可以了解到从该来源线SL施加一大于该第一高位临界电流值的写入电流Ic+，即Ic+>8A，即可将第一磁穿隧接面组S1中的第一磁穿隧接面MTJ1与第二磁穿隧接面MTJ2都写成高位态(RH/RH)。
又一方面，在将第一磁穿隧接面MTJ1与第二磁穿隧接面MTJ2分别写成高位态与低位态(RH/RL)的写入运作中，吾人可先以上述方式将两个磁穿隧接面MTJ1，MTJ2都写成高位态(RH/RH)。之后从第一位线BL1施加一写入电流Ic-，其大小介于第一低位临界电流值与该第二低位临界电流值之间，即4A>Ic->1A，如此第一磁穿隧接面组S1中的第二磁穿隧接面MTJ2会被转变成低位态，第一磁穿隧接面MTJ1则因为写入电流Ic-未超过其第一低位临界电流值(4A)而维持在高位态，以此达成RH/RL存储态。
以上即为本发明MRAM架构的写入运作，可以了解到在该架构的运作下，每个磁穿隧接面组视其中所具有的磁穿隧接面个数N而定可呈现2N种存储态。例如在优选实施例中，每个磁穿隧接面组具有两个磁穿隧接面，可达成RL/RL，RL/RH，RH/RH，RH/RL等四种不同的存储态。以下的实施例将参照图5来说明这些存储态的读取方式。
如图5所示，其为根据本发明优选实施例中MRAM结构的读取运作示意图，其中的横轴为电阻值R大小，纵轴代表所测量到的电阻值分布。在MRAM的读取运作中，其通过通以少量的电流来测量磁穿隧接面的电阻值，即可判断出其存储态。对于前述具有RL/RL，RL/RH，RH/RH，RH/RL四种不同存储态的磁穿隧接面而言，可将所测量到的电阻分成如图中所示四个特征区段S1～S4。其中，电阻值位于区段S1代表该两个串联的磁穿隧接面MTJ1，MTJ2都处于高位态(RH/RH)，电阻值位于区段S2代表该两个串联的磁穿隧接面中尺寸较大的磁穿隧接面MTJ1处于高位态而尺寸较小的磁穿隧接面MTJ2处于低位态(RH/RL)，电阻值位于区段S3代表该两个串联的磁穿隧接面中尺寸较大的磁穿隧接面MTJ1处于低位态而尺寸较小的磁穿隧接面MTJ2处于高位态(RL/RH)，电阻值位于区段S4则代表该两个串联的磁穿隧接面MTJ1，MTJ2都处于低位态(RL/RL)。以上述方式即可准确读取出各个磁穿隧接面的存储态。须注意的是，由于本发明的MRAM是采用三个晶体管串接的架构，其使用的读取电流较大，如此可进一步增进读取速度。此外，读取过程中电流会经过三个晶体管，如此可以避免各自晶体管的电阻值变异过大而对测量结果造成影响。
根据上述各个实施例的说明可以了解到，本发明通过在每个存储节点上设置多个堆叠且串联的磁穿隧接面的设计，并搭配特别设计的写入/读取机制，以此实现多存储态的存储器写读运作，提升单位布局面积下的存储器容量，为本发明的优点与进步性所在。
以上所述仅为本发明的优选实施例，凡依本发明权利要求书所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (17)

1.一种磁阻式随机存取存储器电路，具有多个存储器单元，其中每个存储器单元包含：
三个晶体管，分别为依序串联的第一晶体管、第三晶体管以及第二晶体管，其中该第一晶体管与该第三晶体管的连接处为第一节点，该第二晶体管与该第三晶体管的连接处为第二节点，该第一晶体管与该第二晶体管的另一端连接到共同的来源线；
第一磁穿隧接面组，包含至少两个串联的磁穿隧接面，且一端连接到该第一节点；以及
第二磁穿隧接面组，包含至少两个串联的磁穿隧接面，且一端连接到该第二节点。
2.如权利要求1所述的磁阻式随机存取存储器电路，其中该第一磁穿隧接面组的另一端耦接到第一位线，该第二磁穿隧接面组的另一端连接到第二位线。
3.如权利要求1所述的磁阻式随机存取存储器电路，其中该第一晶体管、该第二晶体管以及该第三晶体管的栅极分别连接到第一字线、第二字线以及第三字线。
4.如权利要求1所述的磁阻式随机存取存储器电路，其中该第一磁穿隧接面组包含第一磁穿隧接面与第二磁穿隧接面，且该第一磁穿隧接面的一端耦接到第一位线而该第二磁穿隧接面的一端耦接到该第一节点，该第二磁穿隧接面组包含第三磁穿隧接面与第四磁穿隧接面，且该第三磁穿隧接面的一端耦接到第二位线而该第四磁穿隧接面的一端耦接到该第二节点。
5.如权利要求4所述的磁阻式随机存取存储器电路，其中该第一磁穿隧接面具有预设的第一高位临界电流值与第一低位临界电流值，该第二磁穿隧接面具有预设的第二高位临界电流值与第二低位临界电流值，且该第一高位临界电流值大于该第一低位临界电流值，复大于该第二高位临界电流值，复大于该第二低位临界电流值。
6.如权利要求5所述的磁阻式随机存取存储器电路，其中在将该第一磁穿隧接面与该第二磁穿隧接面都写成低位态的写入运作中，从该第一位线施加大于该第一低位临界电流值的电流。
7.如权利要求5所述的磁阻式随机存取存储器电路，其中在将该第一磁穿隧接面与该第二磁穿隧接面分别写成低位态与高位态的写入运作中，先将该第一磁穿隧接面与该第二磁穿隧接面都写成低位态，之后再从该来源线施加介于该第一高位临界电流值与该第二高位临界电流值之间的电流。
8.如权利要求5所述的磁阻式随机存取存储器电路，其中在将该第一磁穿隧接面与该第二磁穿隧接面都写成高位态的写入运作中，从该来源线施加介于大于该第一高位临界电流值的电流。
9.如权利要求5所述的磁阻式随机存取存储器电路，其中在将该第一磁穿隧接面与该第二磁穿隧接面分别写成高位态与低位态的写入运作中，先将该第一磁穿隧接面与该第二磁穿隧接面都写成高位态，之后再从该第一位线施加介于该第一低位临界电流值与该第二低位临界电流值之间的电流。
10.如权利要求4所述的磁阻式随机存取存储器电路，其中在该第一磁穿隧接面组的读取运作中具有第一电阻区间、第二电阻区间、第三电阻区间以及第四电阻区间的四个预设且独立的电阻区间，该第一电阻区间高于该第二电阻区间，复高于该第三电阻区间，复高于第四电阻区间，当读取到的电阻值位于第一电阻区间内则判定该第一磁穿隧接面与该第二磁穿隧接面都处于高位态，当读取到的电阻值位于第二电阻区间内则判定该第一磁穿隧接面处于高位态而该第二磁穿隧接面处于低位态，当读取到的电阻值位于第三电阻区间内则判定该第一磁穿隧接面处于低位态而该第二磁穿隧接面处于高位态，当读取到的电阻值位于第四电阻区间内则判定该第一磁穿隧接面与该第二磁穿隧接面都处于低位态。
11.一种磁阻式随机存取存储器布局结构，具有多个存储器单元设置在基底上，该基底具有多个主动区域往第一方向延伸，其中每个该存储器单元包含：
第一字线、第三字线以及第二字线，依序间隔排列在该基底上且往第二方向延伸越过所述主动区域，其中位于该第一字线外侧的该主动区域为第一主动区域，位于该第一字线与该第三字线之间的该主动区域为第二主动区域，位于该第二字线与该第三字线之间的该主动区域为第三主动区域，位于该第二字线外侧的该主动区域为第四主动区域；
第一磁穿隧接面组，包含至少两个串联的磁穿隧接面位于半导体后段金属层中的不同层级中，且其一端连接到该第二主动区域；
第二磁穿隧接面组，包含至少两个串联的磁穿隧接面位于半导体后段金属层中的不同层级中，且其一端连接到该第三主动区域；
第一位线，连接到第一磁穿隧接面组的另一端；以及
第二位线，连接到第二磁穿隧接面组的另一端。
12.如权利要求11所述的磁阻式随机存取存储器布局结构，其中该第一字线、该第一主动区域以及该第二主动区域构成第一晶体管，该第二字线、该第三主动区域以及该第四主动区域构成第二晶体管，该第三字线、该第二主动区域以及该第三主动区域构成第三晶体管。
13.如权利要求11所述的磁阻式随机存取存储器布局结构，其中该第一主动区域与该第四主动区域连接到共同的来源线。
14.如权利要求13所述的磁阻式随机存取存储器布局结构，其中该来源线位于第一金属层(M1)层级，且该来源线往该第一方向延伸经过多个所述存储器单元。
15.如权利要求11所述的磁阻式随机存取存储器布局结构，其中该第一位线与该第二位线位于第四金属层(M4)层级且往该第一方向延伸。
16.如权利要求11所述的磁阻式随机存取存储器布局结构，其中该第一磁穿隧接面组包含第一磁穿隧接面与第二磁穿隧接面，该第二磁穿隧接面组包含第三磁穿隧接面与第四磁穿隧接面，该第一磁穿隧接面与该第三磁穿隧接面位于第三金属层(M3)与第四金属层(M4)之间且两者在垂直方向上重叠且串联，该第二磁穿隧接面与该第四磁穿隧接面位于第二金属层(M2)与该第三金属层(M3)之间且两者在垂直方向上重叠且串联。
17.如权利要求16所述的磁阻式随机存取存储器布局结构，其中该第一磁穿隧接面的一端连接到该第一位线，该第二磁穿隧接面的一端连接到该第二主动区域，该第三磁穿隧接面一端连接到该第二位线，该第四磁穿隧接面一端连接到该第三主动区域。
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