CN120894979A - 像素电路、显示设备以及电子装置 - Google Patents

Abstract

本公开涉及一种像素电路、一种显示设备、以及一种电子装置。像素电路包括第一晶体管、用于将数据电压施加到第一晶体管的第二晶体管、用于二极管连接第一晶体管的第三晶体管、用于将第一电力电压施加到第一晶体管的第一电极的第四晶体管、用于连接第一晶体管的第二电极和第四节点的第五晶体管、用于施加初始化电压的第六晶体管、第七晶体管、用于响应于第二扫描信号将数据电压施加到第五节点的第八晶体管、用于将第二电力电压施加到第五节点的第十晶体管、用于将初始化电压施加到第四节点的第十二晶体管、以及发光元件。扫频信号被施加到第一晶体管的控制电极，并且扫频信号是跨至少两个像素行具有相同时序的全局信号。

Description

像素电路、显示设备以及电子装置

技术领域

本发明的实施例涉及一种像素电路、一种包括该像素电路的显示设备、以及一种包括该像素电路的电子装置。更具体地，本发明的实施例涉及像素电路，所述像素电路通过脉冲宽度调制驱动，执行阈值电压的内部补偿，并且包括少量的晶体管，所述像素电路可适用于超高分辨率的显示设备。

背景技术

通常，显示设备包括显示面板和显示面板驱动器。显示面板包括多条栅极线、多条数据线和多个像素。显示面板驱动器包括将栅极信号提供到栅极线的栅极驱动器、将数据电压提供到数据线的数据驱动器、以及控制栅极驱动器和数据驱动器的驱动控制器。

通过脉冲宽度调制方法驱动并执行阈值电压的内部补偿的传统像素电路可以包括19个或更多个晶体管和3个或更多个电容器，使得由于集成的限制而难以将其应用于超高分辨率的显示设备。

发明内容

本发明的实施例提供了一种像素电路，所述像素电路通过脉冲宽度调制驱动，执行阈值电压的内部补偿，并且包括少量的晶体管，所述像素电路可适用于超高分辨率的显示设备。

本发明的实施例还提供了一种包括像素电路的显示设备。

根据实施例，像素电路包括：第一晶体管，包括连接到第一节点的控制电极、连接到第二节点的第一电极和连接到第三节点的第二电极；第二晶体管，被配置为响应于第一扫描信号将数据电压施加到第二节点；第三晶体管，被配置为响应于第一扫描信号连接第一节点和第三节点；第四晶体管，被配置为响应于发射信号将第一电力电压施加到第二节点；第五晶体管，被配置为响应于发射信号连接第三节点和第四节点；第六晶体管，被配置为响应于第一初始化信号将初始化电压施加到第一节点；第七晶体管，包括连接到第四节点的控制电极、连接到第五节点的第一电极和连接到第六节点的第二电极，并且第七晶体管被配置为生成驱动电流；第八晶体管，被配置为响应于第二扫描信号将数据电压施加到第五节点；第十晶体管，被配置为响应于发射信号将第二电力电压施加到第五节点；第十二晶体管，被配置为响应于第二初始化信号将初始化电压施加到第四节点；以及发光元件，被配置为基于驱动电流发光。第一晶体管和第七晶体管是P型晶体管，并且第二晶体管、第三晶体管和第八晶体管是N型晶体管。扫频信号被施加到第一节点，并且扫频信号是跨至少两个像素行具有相同时序的全局信号。

在实施例中，第二扫描信号、发射信号、第一初始化信号和第二初始化信号可以是全局信号。

在实施例中，像素电路还可以包括：第九晶体管，被配置为响应于第二扫描信号连接第四节点和第六节点；第十一晶体管，被配置为响应于发射信号连接第六节点和第七节点；以及第十三晶体管，被配置为响应于发光元件初始化信号将发光元件初始化电压施加到发光元件的第一电极。

在实施例中，发光元件初始化信号可以是全局信号。

在实施例中，发光元件可以包括连接到第七节点的第一电极和被配置为接收第三电力电压的第二电极。发光元件初始化电压可以低于第三电力电压。

在实施例中，第四晶体管、第五晶体管、第十晶体管、第十一晶体管和第十三晶体管可以是P型晶体管，并且第六晶体管、第九晶体管和第十二晶体管可以是N型晶体管。

在实施例中，在发射开启周期，第一晶体管可以被截止，并且发光元件发光在第七晶体管被导通的同时发光。在发射开启周期之后的发射关闭周期中，当第一晶体管被导通时，第七晶体管可以被截止，并且发光元件可以停止发光。

在实施例中，在驱动像素电路的帧周期的第一周期中，第一初始化信号可以具有激活电平，第二初始化信号可以具有激活电平且扫频信号可以具有高电平，并且第六晶体管可以被导通且第十二晶体管可以被导通。

在实施例中，在第一周期之后的第二周期中，数据电压可以具有脉冲宽度数据电压，第一初始化信号可以具有非激活电平，第二初始化信号可以具有非激活电平，第一扫描信号可以具有激活电平，第二晶体管可以被导通，并且第三晶体管可以被导通。

在实施例中，在第二周期之后的第三周期中，数据电压可以具有恒流电压，第一扫描信号可以具有非激活电平，第二扫描信号可以具有激活电平，并且第八晶体管可以被导通。

在实施例中，在第三周期之后的第四周期中，发射信号可以具有激活电平，扫频信号可以从高电平降低至低于高电平的低电平。

在实施例中，驱动像素电路的帧周期可以包括写入帧和保持帧，在写入帧中，脉冲宽度数据电压被施加到像素电路且发光元件发光，并且在保持帧中，脉冲宽度数据电压不被施加到像素电路且发光元件发光。

在实施例中，在保持帧的第一保持周期中，扫频信号可以具有高电平，第一初始化信号可以具有非激活电平，第二初始化信号可以具有激活电平，发射信号可以具有非激活电平，第六晶体管可以被截止，并且第十二晶体管可以被导通。

在实施例中，在第一保持周期之后的第二保持周期中，第二初始化信号可以具有非激活电平，第一扫描信号可以具有非激活电平，并且第十二晶体管可以被截止。

在实施例中，在第二保持周期之后的第三保持周期中，数据电压可以具有恒流电压，第二扫描信号可以具有激活电平，并且第八晶体管可以被导通。

在实施例中，在第三保持周期之后的第四保持周期中，发射信号可以具有激活电平，扫频信号可以从高电平降低到低于高电平的低电平。

在实施例中，在第一保持周期至第四保持周期中，数据电压可以具有恒流电压，并且第一扫描信号可以具有非激活电平。

在实施例中，在第一保持周期至第四保持周期中，第一初始化信号可以具有非激活水平。

根据实施例，显示设备包括显示面板，显示面板包括像素电路、显示区域、第一外围区域和第二外围区域、被配置为将第一扫描信号施加到显示区域的栅极驱动器、被配置为将数据电压施加到显示区域的数据驱动器、被配置为将跨至少两个像素行具有相同时序的全局信号施加到显示区域的电压生成器、以及被配置为控制栅极驱动器、数据驱动器和电压生成器的驱动控制器。像素电路包括：第一晶体管，包括连接到第一节点的控制电极、连接到第二节点的第一电极和连接到第三节点的第二电极；第二晶体管，被配置为响应于第一扫描信号将数据电压施加到第二节点；第三晶体管，被配置为响应于第一扫描信号连接第一节点和第三节点；第四晶体管，被配置为响应于发射信号将第一电力电压施加到第二节点，第五晶体管，被配置为响应于发射信号连接第三节点和第四节点；第六晶体管，被配置为响应于第一初始化信号将初始化电压施加到第一节点；第七晶体管，包括连接到第四节点的控制电极、连接到第五节点的第一电极和连接到第六节点的第二电极，兵器第七晶体管被配置为生成驱动电流；第八晶体管，被配置为作为响应第二扫描信号将数据电压施加到第五节点；第十晶体管，被配置为响应于发射信号将第二电力电压施加到第五节点；第十二晶体管，被配置为响应于第二初始化信号将初始化电压施加到第四节点；以及发光元件，被配置为基于驱动电流发光。第一晶体管和第七晶体管是P型晶体管，并且第二晶体管、第三晶体管和第八晶体管是N型晶体管。扫频信号被施加到第一节点，并且扫频信号是全局信号。

在实施例中，电压生成器可以将栅极时钟信号施加到栅极驱动器，并且将发射信号、第一初始化信号、第二初始化信号、第二扫描信号和扫频信号施加到显示区域。

在实施例中，栅极驱动器可以设置在第一外围区域中。显示区域可以设置在第一外围区域与第二外围区域之间。被配置为接收发射信号的发射线、被配置为接收第一初始化信号的第一初始化线、被配置为接收第二初始化信号的第二初始化线、被配置为接收第二扫描信号的第二扫描信号线和被配置为接收扫频信号的扫频信号线可以设置在第二外围区域中。

根据实施例，像素电路可以包括发光元件、被配置为生成脉冲宽度信号的脉冲宽度驱动电路、和被配置为基于脉冲宽度信号控制发光元件的发射的恒流驱动电路。脉冲宽度驱动电路可以包括：脉冲驱动晶体管，被配置为基于作为跨至少两个像素行具有相同时序的全局信号的扫频信号生成脉冲宽度信号；脉冲写入晶体管，被配置为响应于作为跨至少两个像素行具有不同时序的逐行扫描信号的第一扫描信号将数据电压施加到脉冲驱动晶体管的第一电极；脉冲发射控制晶体管，被配置为响应于发射信号将第一电力电压施加到脉冲驱动晶体管的第一电极；以及第一初始化晶体管，被配置为响应于第一初始化信号将初始化电压施加到脉冲驱动晶体管的控制电极。恒流驱动电路可以包括：恒流驱动晶体管，被配置为响应于脉冲宽度信号将驱动电流施加到发光元件；恒流写入晶体管，被配置为响应于第二扫描信号将恒流电压施加到恒流驱动晶体管的第一电极；恒流发射控制晶体管，被配置为响应于发射信号将第二电力电压施加到恒流驱动晶体管的第一电极；以及第二初始化晶体管，被配置为响应于第二初始化信号将初始化电压施加到恒流驱动晶体管的控制电极。脉冲驱动晶体管和恒流驱动晶体管可以是P型晶体管，并且脉冲写入晶体管和恒流写入晶体管可以是N型晶体管。

在实施例中，发射信号、第一初始化信号、第二初始化信号和第二扫描信号可以是全局信号。

在实施例中，脉冲宽度驱动电路还可以包括连接到脉冲驱动晶体管的控制电极和脉冲驱动晶体管的第二电极的脉冲补偿晶体管。恒流驱动电路还可以包括连接到恒流驱动晶体管的控制电极和恒流驱动晶体管的第二电极的恒流补偿晶体管。

在实施例中，脉冲补偿晶体管和恒流补偿晶体管可以是N型晶体管。

根据实施例，电子装置包括像素电路和被配置为将电力提供到像素电路的电源。像素电路包括：第一晶体管，包括连接到第一节点的控制电极、连接到第二节点的第一电极和连接到第三节点的第二电极；第二晶体管，被配置为响应于第一扫描信号将数据电压施加到第二节点；第三晶体管，被配置为响应于第一扫描信号连接第一节点和第三节点；第四晶体管，被配置为响应于发射信号将第一电力电压施加到第二节点；第五晶体管，被配置为响应于发射信号连接第三节点和第四节点；第六晶体管，被配置为响应于第一初始化信号将初始化电压施加到第一节点；第七晶体管，包括连接到第四节点的控制电极、连接到第五节点的第一电极和连接到第六节点的第二电极，并且第七晶体管被配置为生成驱动电流的第二电极；第八晶体管，被配置为响应于第二扫描信号将数据电压施加到第五节点；第十晶体管，被配置为响应于发射信号将第二电力电压施加到第五节点；第十二晶体管，被配置为响应于第二初始化信号将初始化电压施加到第四节点；以及发光元件，被配置为基于驱动电流发光。第一晶体管和第七晶体管是P型晶体管，并且第二晶体管、第三晶体管和第八晶体管是N型晶体管。扫频信号被施加到第一节点，并且扫频信号是跨至少两个像素行具有相同时序的全局信号。

如上所述，像素电路可以包括13个晶体管和2个电容器。像素电路可以通过脉冲宽度调制驱动，执行阈值电压的内部补偿，并且与传统像素电路相比包括少量的晶体管，使得像素电路可以具有高集成度。因此，像素电路可以应用于超高分辨率的显示设备。

此外，像素电路中所包括的一些晶体管可以是N型晶体管，使得可以有效地降低功耗。因此，像素电路可以通过使用低电力电压而稳定地操作。此外，可以降低显示设备的功耗。

此外，像素电路的一些晶体管可以是P型晶体管，使得可以有效地改善迁移率。

此外，应用于像素电路的一些输入信号可以是全局信号，全局信号是与像素行无关的具有相同时序的同时信号，使得可以有效地降低显示设备的功耗。

此外，发射信号可以是全局信号，使得显示设备可以不包括发射驱动器。因此，可以进一步地改善显示设备的集成度。此外，可以进一步地改善功耗。

此外，像素电路可以以可变频率驱动，使得可以有效地降低显示设备的功耗。

此外，在保持帧中，一些输入信号可以具有直流(DC)电压，使得可以进一步地降低显示设备的功耗。

附图说明

从以下结合附图的详细描述中，将更清楚地理解说明性的非限制性实施例。

图1是示出根据本发明的实施例的显示设备的框图。

图2是示出图1的显示面板的像素(或像素电路)的示例的电路图。

图3是示出施加到图2的像素电路的信号的时序的时序图。

图4是示出图2的像素电路在第一周期中的操作的电路图。

图5是示出图2的像素电路在第二周期中的操作的电路图。

图6是示出图2的像素电路在第三周期中的操作的电路图。

图7是示出图2的像素电路在第四周期中的操作的电路图。

图8是示出图2的像素电路在第五周期中的操作的电路图。

图9是示出图1的显示面板的驱动频率的概念图。

图10是示出在写入帧中施加到像素电路的时序的时序图。

图11是示出在保持帧中施加到像素电路的时序的时序图。

图12是示出图2的像素电路在图11的第一保持周期中的操作的电路图。

图13是示出图2的像素电路在图11的第三保持周期中的操作的电路图。

图14是示出图2的像素电路在图11的第四保持周期中的操作的电路图。

图15是示出图2的像素电路在图11的第五保持周期中的操作的电路图。

图16是示出包括在图1的显示设备中的驱动控制器、数据驱动器、栅极驱动器、电压生成器和显示面板的位置的示例的图。

图17是示出包括在图1的显示设备中的栅极驱动器的框图。

图18是示出根据本发明的实施例的电子装置的框图。

图19是示出图18中的电子装置被实施为智能电话的示例的图。

图20是示出图18中的电子装置被实施为智能手表的示例的图。

具体实施方式

本文中使用的术语仅用于描述特定实施例，并非旨在进行限制。如本文中所使用的，除非上下文另外清楚地指出，否则“一”、“一个(种/者)”、“所述(该)”和“至少一个”不表示数量的限制，并且旨在包括单数和复数。例如，除非上下文清楚地另外指出，否则“元件”具有与“至少一个元件”相同的含义。“至少一个”不应被解释为限制“一”或“一个(种/者)”。“或”是指“和/或”。如本文中所使用的，术语“和/或”包括一个或多个相关所列项的任意组合和所有组合。还将理解的是，当在本说明书中使用时，术语“包括”和/或“包含”、或者“含有”和/或“具有”说明存在所陈述的特征、区域、整体、步骤、操作、元件和/或组件的存在，但不排除存在或添加一个或多个其他特征、区域、整体、步骤、操作、元件、组件和/或它们的组。

将理解的是，尽管术语“第一”、“第二”、“第三”等可以在本文中用于描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应被这些术语所限制。这些术语仅用于区分一个元件、组件、区域、层或部分与另一个元件、组件、区域、层或部分。因此，在不脱离本文的教导的情况下，下面讨论的“第一元件”、“第一组件”、“第一区域”、“第一层”或“第一部分”可以被称为“第二元件”、“第二组件”、“第二区域”、“第二层”或“第二部分”。在下文中，将参照附图详细地解释本发明。

图1是示出根据本发明的实施例的显示设备的框图。

参照图1，显示设备包括显示面板100和显示面板驱动器。显示面板驱动器包括驱动控制器200、栅极驱动器300、伽马参考电压生成器400、数据驱动器500和电压生成器600。

显示面板100具有显示图像的显示区域和与显示区域相邻的外围区域。

显示面板100包括多条栅极线GL、多条数据线DL和电连接到栅极线GL和数据线DL的多个像素PX。栅极线GL可以在第一方向D1上延伸，并且数据线DL可以在与第一方向D1交叉的第二方向D2上延伸。在实施例中，多个像素PX可以以矩阵形式布置。“像素行”可以意指在多个像素PX之中布置在矩阵的同一行中的像素，并且多个像素PX可以包括布置在矩阵的列方向上的几个像素行。

驱动控制器200从外部设备接收输入图像数据IMG和输入控制信号CONT。例如，输入图像数据IMG可以包括红色图像数据、绿色图像数据和蓝色图像数据。输入图像数据IMG可以包括白色图像数据。输入图像数据IMG可以包括品红色图像数据、青色图像数据和黄色图像数据。输入控制信号CONT可以包括主时钟信号和数据使能信号。输入控制信号CONT还可以包括垂直同步信号和水平同步信号。

驱动控制器200基于输入图像数据IMG和输入控制信号CONT生成第一控制信号CONT1、第二控制信号CONT2、第三控制信号CONT3、第四控制信号CONT4和数据信号DATA。

驱动控制器200基于输入控制信号CONT生成用于控制栅极驱动器300的操作的第一控制信号CONT1，并且将第一控制信号CONT1输出到栅极驱动器300。第一控制信号CONT1可以包括垂直起始信号FLM。

在实施例中，栅极驱动器300可以接收垂直起始信号FLM、以及来自电压生成器600的高电压VGH、低电压VGL和栅极时钟信号。栅极时钟信号可以包括第一时钟信号CLK1和第二时钟信号CLK2。低电压VGL可以低于高电压VGH。

驱动控制器200基于输入控制信号CONT生成用于控制数据驱动器500的操作的第二控制信号CONT2，并且将第二控制信号CONT2输出到数据驱动器500。第二控制信号CONT2可以包括水平起始信号和负载信号。

驱动控制器200基于输入图像数据IMG生成数据信号DATA。驱动控制器200将数据信号DATA输出到数据驱动器500。

驱动控制器200基于输入控制信号CONT生成用于控制伽马参考电压生成器400的操作的第三控制信号CONT3，并且将第三控制信号CONT3输出到伽马参考电压生成器400。

驱动控制器200基于输入控制信号CONT生成用于控制电压生成器600的操作的第四控制信号CONT4，并且将第四控制信号CONT4输出到电压生成器600。

栅极驱动器300响应于从驱动控制器200接收的第一控制信号CONT1生成驱动栅极线GL的栅极信号。栅极驱动器300可以将栅极信号输出到栅极线GL。例如，栅极驱动器300可以将图2的第一扫描信号SPWM[n]顺序地输出到栅极线GL。

在本实施例中，图2的第一扫描信号SPWM[n]可以是逐行(progressive)信号，所述逐行信号跨每个像素行具有不同的时序。在本文中，[n]可以意指第n个像素行，n是正整数。接收第一扫描信号SPWM[n]的图2的像素电路可以是包括在第n像素行中的像素电路。例如，逐行信号可以跨至少两个像素行具有不同的时序。

在实施例中，栅极驱动器300可以设置在外围区域中。在实施例中，栅极驱动器300可以集成在外围区域中。在实施例中，栅极驱动器300可以位于外围区域上。

伽马参考电压生成器400响应于从驱动控制器200接收的第三控制信号CONT3生成伽马参考电压VGREF。伽马参考电压生成器400将伽马参考电压VGREF提供到数据驱动器500。伽马参考电压VGREF具有对应于数据信号DATA的电平的值。

例如，伽马参考电压生成器400可以设置在驱动控制器200中、或者设置在数据驱动器500中。

数据驱动器500从驱动控制器200接收第二控制信号CONT2和数据信号DATA，并且从伽马参考电压生成器400接收伽马参考电压VGREF。数据驱动器500使用伽马参考电压VGREF将数据信号DATA转换成具有模拟类型的数据电压VDATA。数据驱动器500将数据电压VDATA输出到数据线DL。在本实施例中，图1和图2的数据电压VDATA可以包括图3的脉冲宽度数据电压VPWM和图3的恒流电压VCCG。

在实施例中，数据驱动器500可以设置在外围区域中。在实施例中，数据驱动器500可以集成在外围区域中。

电压生成器600响应于从驱动控制器200接收的第四控制信号CONT4生成全局信号和电力电压。“全局信号”可以是与像素行无关的具有相同时序的同时信号。例如，全局信号可以跨至少两个像素行具有相同的时序。全局信号可以包括发射信号EM、第二扫描信号SCCG、第一初始化信号VST1、第二初始化信号VST2和扫频信号SWEEP。在实施例中，全局信号还可以包括发光元件初始化信号BCB。电力电压可以包括高电力电压VDD、第三电力电压VSS、初始化电压VINT和发光元件初始化电压VAINT。高电力电压VDD可以包括图2的第一电力电压VDD1和与图2的第一电力电压VDD1不同的图2的第二电力电压VDD2。第三电力电压VSS可以低于高电力电压VDD。

图2是示出图1的显示面板100的像素PX(或像素电路PX)的示例的电路图。

参照图2，在本实施例中，像素电路PX可以包括第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10、第十一晶体管T11、第十二晶体管T12、第十三晶体管T13、第一电容器C1、第二电容器C2和发光元件EE。例如，像素电路PX可以具有13T2C(十三个晶体管和两个电容器)的结构。

第一晶体管T1可以包括连接到第一节点N1的控制电极、连接到第二节点N2的第一电极和连接到第三节点N3的第二电极。第一晶体管T1可以响应于扫频信号SWEEP生成脉冲宽度信号。例如，第一晶体管T1可以被称为“脉冲驱动晶体管”。

第二晶体管T2可以包括被配置为接收第一扫描信号SPWM[n]的控制电极、被配置为接收数据电压VDATA的第一电极和连接到第二节点N2的第二电极。第二晶体管T2可以响应于第一扫描信号SPWM[n]将数据电压VDATA施加到第一晶体管T1。例如，第二晶体管T2可以被称为“脉冲写入晶体管”。

第三晶体管T3可以包括被配置为接收第一扫描信号SPWM[n]的控制电极、连接到第三节点N3的第一电极和连接到第一节点N1的第二电极。第三晶体管T3可以响应于第一扫描信号SPWM[n]连接第一节点N1和第三节点N3。例如，第三晶体管可以响应于第一扫描信号SPWM[n]二极管连接第一晶体管T1。例如，第三晶体管T3可以被称为“脉冲补偿晶体管”。

第四晶体管T4可以包括被配置为接收发射信号EM的控制电极、被配置为接收第一电力电压VDD1的第一电极和连接到第二节点N2的第二电极。第四晶体管T4可以响应于发射信号EM将第一电力电压VDD1施加到第二节点N2。例如，第四晶体管T4可以被称为“脉冲发射控制晶体管”。

第五晶体管T5可以包括被配置为接收发射信号EM的控制电极、连接到第三节点N3的第一电极和连接到第四节点N4的第二电极。第五晶体管T5可以响应于发射信号EM连接第三节点N3和第四节点N4。例如，当发射信号EM具有激活电平且第一晶体管T1被导通时，第五晶体管T5可以将第一电力电压VDD1施加到第四节点N4。

第六晶体管T6可以包括被配置为接收第一初始化信号VST1的控制电极、被配置为接收初始化电压VINT的第一电极和连接到第一节点N1的第二电极。第六晶体管T6可以响应于第一初始化信号VST1将初始化电压VINT施加到第一节点N1。例如，初始化电压VINT可以是使得第一晶体管T1被导通的电压。例如，第六晶体管T6可以被称为“第一初始化晶体管”。

第七晶体管T7可以包括连接到第四节点N4的控制电极、连接到第五节点N5的第一电极和连接到第六节点N6的第二电极。第七晶体管T7可以基于图3的恒流电压VCCG生成驱动电流。第七晶体管T7可以响应于脉冲宽度信号输出驱动电流，该脉冲宽度信号是施加到第四节点N4的电压。例如，第七晶体管T7可以被称为“恒流驱动晶体管”。

第八晶体管T8可以包括被配置为接收第二扫描信号SCCG的控制电极、被配置为接收数据电压VDATA的第一电极和连接到第五节点N5的第二电极。第八晶体管T8可以响应于第二扫描信号SCCG将数据电压VDATA施加到第七晶体管T7。例如，第八晶体管T8可以被称为“恒流写入晶体管”。

第九晶体管T9可以包括被配置为接收第二扫描信号SCCG的控制电极、连接到第六节点N6的第一电极和连接到第四节点N4的第二电极。第九晶体管T9可以响应于第二扫描信号SCCG连接第四节点N4和第六节点N6。例如，第九晶体管T9可以响应于第二扫描信号SCCG二极管连接第七晶体管T7。例如，第九晶体管T9可以被称为“恒流补偿晶体管”。

第十晶体管T10可以包括被配置为接收发射信号EM的控制电极、被配置为接收第二电力电压VDD2的第一电极和连接到第五节点N5的第二电极。第十晶体管T10可以响应于发射信号EM将第二电力电压VDD2施加到第五节点N5。例如，第十晶体管T10可以被称为“恒流发射控制晶体管”。

第十一晶体管T11可以包括被配置为接收发射信号EM的控制电极、连接到第六节点N6的第一电极和连接到第七节点N7的第二电极。第十一晶体管T11可以响应于发射信号EM连接第六节点N6和第七节点N7。例如，当发射信号EM具有激活电平时，第十一晶体管T11可以将驱动电流施加到发光元件EE。

第十二晶体管T12可以包括被配置为接收第二初始化信号VST2的控制电极、被配置为接收初始化电压VINT的第一电极和连接到第四节点N4的第二电极。第十二晶体管T12可以响应于第二初始化信号VST2将初始化电压VINT施加到第四节点N4。例如，第十二晶体管T12可以响应于第二初始化信号VST2初始化第四节点N4。例如，初始化电压VINT可以是使得第七晶体管T7被导通的电压。例如，第十二晶体管T12可以被称为“第二初始化晶体管”。

第十三晶体管T13可以包括被配置为接收发光元件初始化信号BCB的控制电极、被配置为接收发光元件初始化电压VAINT的第一电极和连接到第七节点N7的第二电极。第十三晶体管T13可以响应于发光元件初始化信号BCB将发光元件初始化电压VAINT施加到第七节点N7。例如，第十三晶体管T13可以被称为“发光元件初始化晶体管”。例如，发光元件初始化电压VAINT可以低于第三电力电压VSS。当发光元件初始化电压VAINT低于第三电力电压VSS时，可以减少流经发光元件EE的电流泄漏。因此，可以有效地改善像素电路PX的黑色特性。

第一电容器C1可以包括被配置为接收扫频信号SWEEP的第一电极和连接到第一节点N1的第二电极。

第二电容器C2可以包括被配置为接收第二电力电压VDD2的第一电极和连接到第四节点N4的第二电极。

发光元件EE可以包括连接到第七节点N7的第一电极和被配置为接收第三电力电压VSS的第二电极。例如，发光元件EE的第一电极可以是阳极。例如，发光元件EE的第二电极可以是阴极。发光元件EE可以基于驱动电流发光。例如，发光元件EE可以是发光二极管。在实施例中，发光元件EE可以是微型发光二极管。

在实施例中，像素电路PX可以包括脉冲宽度驱动电路和恒流驱动电路。

“脉冲宽度驱动电路”可以包括第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6和第一电容器C1。

“恒流驱动电路”可以包括第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10、第十一晶体管T11、第十二晶体管T12、第十三晶体管T13和第二电容器C2。

在本实施例中，第一晶体管T1、第四晶体管T4、第五晶体管T5、第七晶体管T7、第十晶体管T10、第十一晶体管T11和第十三晶体管T13可以是P型晶体管。第二晶体管T2、第三晶体管T3、第六晶体管T6、第八晶体管T8、第九晶体管T9和第十二晶体管T12可以是N型晶体管。例如，P型晶体管可以是低温多晶硅(“LTPS”)晶体管。例如，N型晶体管可以是氧化物晶体管。

在本实施例中，第二晶体管T2、第三晶体管T3、第六晶体管T6、第八晶体管T8、第九晶体管T9和第十二晶体管T12可以是N型晶体管。因此，第二晶体管T2、第三晶体管T3、第六晶体管T6、第八晶体管T8、第九晶体管T9和第十二晶体管T12的电流泄漏减小，使得像素电路PX可以通过使用低电力电压稳定地操作。因此，通过第二晶体管T2、第三晶体管T3、第六晶体管T6、第八晶体管T8、第九晶体管T9和第十二晶体管T12，可以有效地降低显示设备的功耗。

图3是示出施加到图2的像素电路PX的信号的时序的时序图。

参照图3，帧周期1FRAME可以包括第一周期TP1A、第二周期TP2A、第三周期TP3A、第四周期TP4A和第五周期TP5A。

在第一周期TP1A中，第一初始化信号VST1可以具有激活电平，第二初始化信号VST2可以具有激活电平，第一扫描信号SPWM[n]可以具有非激活电平，第二扫描信号SCCG可以具有非激活电平，发射信号EM可以具有非激活电平，扫频信号SWEEP可以具有高电平，并且发光元件初始化信号BCB可以具有激活电平。

在本文中，当晶体管是P型晶体管时，激活电平可以是低电平，并且非激活电平可以是高电平。此外，当晶体管是N型晶体管时，激活电平是高电平，并且非激活电平是低电平。

在第一周期TP1A之后的第二周期TP2A中，数据电压VDATA可以具有脉冲宽度数据电压VPWM，第一初始化信号VST1可以具有非激活电平，第二初始化信号VST2可以具有非激活电平，第一扫描信号SPWM[n]可以具有激活电平，第二扫描信号SCCG可以具有非激活电平，发射信号EM可以具有非激活电平，扫频信号SWEEP可以具有高电平，并且发光元件初始化信号BCB可以具有激活电平。在第二周期TP2A中，第一扫描信号SPWM[n]可以被顺序地施加到像素行。

在第二周期TP2A之后的第三周期TP3A中，数据电压VDATA可以具有恒流电压VCCG，第一初始化信号VST1可以具有非激活电平，第二初始化信号VST2可以具有非激活电平，第一扫描信号SPWM[n]可以具有非激活电平，第二扫描信号SCCG可以具有激活电平，发射信号EM可以具有非激活电平，扫频信号SWEEP可以具有高电平，并且发光元件初始化信号BCB可以具有激活电平。

在第三周期TP3A之后的第四周期TP4A中，第一初始化信号VST1可以具有非激活电平，第二初始化信号VST2可以具有非激活电平，第一扫描信号SPWM[n]可以具有非激活电平，第二扫描信号SCCG可以具有非激活电平，发射信号EM可以具有激活电平，扫频信号SWEEP可以从高电平逐渐降低到低于高电平的低电平，并且发光元件初始化信号BCB可以具有非激活电平。第四周期TP4A可以被称为“发射开启周期”。

在第四周期TP4A之后的第五周期TP5A中，第一初始化信号VST1可以具有非激活电平，第二初始化信号VST2可以具有非激活电平，第一扫描信号SPWM[n]可以具有非激活电平，第二扫描信号SCCG可以具有非激活电平，发射信号EM可以具有激活电平，扫频信号SWEEP可以逐渐降低至较低的低电平，并且发光元件初始化信号BCB可以具有非激活电平。第五周期TP5A可以被称为“发射关闭周期”。

图4是示出图2的像素电路PX在第一周期TP1A中的操作的电路图。

参照图3和图4，在第一周期TP1A中，第六晶体管T6可以响应于第一初始化信号VST1被导通。因此，初始化电压VINT可以被施加到第一节点N1。因此，第一节点N1可以被初始化。例如，第一节点N1可以被初始化为初始化电压VINT。

在第一周期TP1A中，第十三晶体管T13可以响应于发光元件初始化信号BCB被导通。因此，发光元件初始化电压VAINT可以被施加到第七节点N7。因此，第七节点N7可以被初始化为发光元件初始化电压VAINT。

在第一周期TP1A中，第一晶体管T1可以响应于第一节点N1的电压被导通。此外，第七晶体管T7可以响应于第四节点N4的电压被导通。

图5是示出图2的像素电路PX在第二周期TP2A中的操作的电路图。

参照图3和图5，在第二周期TP2A中，数据电压VDATA可以具有脉冲宽度数据电压VPWM。根据每个像素的发射强度，脉冲宽度数据电压VPWM可以与另一个像素具有相同或不同的电压电平。在实施例中，脉冲宽度数据电压VPWM可以具有在第二周期TP2A期间周期性地重复的脉冲形状(例如，梯形形状)。

在第二周期TP2A中，第二晶体管T2可以响应于第一扫描信号SPWM[n]被导通。第二晶体管T2可以将脉冲宽度数据电压VPWM施加到第二节点N2。在实施例中，第一扫描信号SPWM[n]可以具有在第二周期TP2A期间周期性地重复并与脉冲宽度数据电压VPWM同步的脉冲形状(例如，方波形状)，使得当第二晶体管T2响应于第一扫描信号SPWM[n]被导通时，第二晶体管T2可以将高电平的脉冲宽度数据电压VPWM施加到第二节点N2。第一扫描信号SPWM[n]的这种状态可以被认为是第一扫描信号SPWM[n]的“激活电平”。

在第二周期TP2A中，第三晶体管T3可以响应于第一扫描信号SPWM[n]被导通。因此，脉冲宽度数据电压VPWM可以被施加到第二节点N2。此外，第一晶体管T1可以响应于第一节点N1的电压被导通。此外，第三晶体管T3可以二极管连接第一晶体管T1，使得被补偿了第一晶体管T1的阈值电压的电压可以被施加到第一节点N1。例如，作为脉冲宽度数据电压VPWM和第一晶体管T1的阈值电压之和的脉冲宽度补偿电压可以被施加到第一节点N1。

在第二周期TP2A中，第十三晶体管T13可以响应于发光元件初始化信号BCB被导通。因此，发光元件初始化电压VAINT可以被施加到第七节点N7。

图6是示出图2的像素电路PX在第三周期TP3A中的操作的电路图。

参照图3和图6，在第三周期TP3A中，数据电压VDATA可以具有恒流电压VCCG。恒流电压VCCG对于所有像素可以具有相同的电压电平。替代地，恒流电压VCCG可以具有用于红色像素的第一电压电平、用于绿色像素的不同于第一电压电平的第二电压电平、以及用于蓝色像素的不同于第一电压电平和第二电压电平的第三电压电平。

在第三周期TP3A中，第八晶体管T8可以响应于第二扫描信号SCCG被导通。第八晶体管T8可以将恒流电压VCCG施加到第五节点N5。

在第三周期TP3A中，第九晶体管T9可以响应于第二扫描信号SCCG被导通。因此，恒流电压VCCG可以被施加到第五节点N5。另外，第七晶体管T7可以响应于第四节点N4的电压而被导通。此外，第九晶体管T9可以二极管连接第七晶体管T7，使得被补偿了第七晶体管T7的阈值电压的电压可以被施加到第四节点N4。例如，作为恒流电压VCCG和第七晶体管T7的阈值电压之和的恒流补偿电压可以被施加到第四节点N4。

在第三周期TP3A中，第十三晶体管T13可以响应于发光元件初始化信号BCB被导通。因此，发光元件初始化电压VAINT可以被施加到第七节点N7。

图7是示出图2的像素电路PX在第四周期TP4A中的操作的电路图。

参照图3和图7，在第四周期TP4A中，第四晶体管T4可以响应于发射信号EM被导通。在第四周期TP4A中，第五晶体管T5可以响应于发射信号EM被导通。在第四周期TP4A中，第十晶体管T10可以响应于发射信号EM被导通。在第四周期TP4A中，第十一晶体管T11可以响应于发射信号EM被导通。此外，第十三晶体管T13可以响应于发光元件初始化信号BCB被截止。因此，驱动电流可以被施加到发光元件EE。因此，发光元件EE可以发光。

在第四周期TP4A中，扫频信号SWEEP可以从高电平逐渐降低到低电平。因此，第一节点N1的电压可以逐渐降低。

图8是示出图2的像素电路PX在第五周期TP5A中的操作的电路图。

参照图3和图8，在第五周期TP5A中，扫频信号SWEEP可以逐渐降低至低电平。第一节点N1的电压可以逐渐降低。当第一节点N1的电压低于第一晶体管T1的阈值电压时，第一晶体管T1可以被导通。当第一晶体管T1被导通时，第一电力电压VDD1可以被施加到第四节点N4。当第一电力电压VDD1被施加到第四节点N4时，第七晶体管T7可以被截止。当第七晶体管T7被截止时，发光元件EE可以停止发光。在第五周期TP5A中，施加到第四节点N4的电压可以是脉冲宽度信号。

第一晶体管T1被导通的时间点可以由施加到第一晶体管T1的控制电极的脉冲宽度数据电压VPWM确定。

根据本实施例，像素电路PX可以包括13个晶体管和2个电容器。通过脉冲宽度调制驱动的像素电路PX执行阈值电压的内部补偿，并且像素电路PX包括少量的晶体管，使得可以有效地改善像素电路PX的集成度。因此，像素电路PX可以适用于超高分辨率的显示设备。

此外，包括在像素电路PX中的第二晶体管T2、第三晶体管T3、第六晶体管T6、第八晶体管T8、第九晶体管T9和第十二晶体管T12可以是N型晶体管。因此，像素电路PX可以通过使用低电力电压稳定地操作。因此，通过第二晶体管T2、第三晶体管T3、第六晶体管T6、第八晶体管T8、第九晶体管T9和第十二晶体管T12，可以有效地降低显示设备的功耗。

此外，第一晶体管T1和第七晶体管T7可以是P型晶体管，使得可以有效地改善迁移率。

此外，施加到第十三晶体管T13的第一电极的发光元件初始化电压VAINT可以低于施加到发光元件EE的阴极的第三电力电压VSS，可以有效地改善像素电路PX的黑色特性。

此外，扫频信号SWEEP可以是全局信号，使得可以有效地降低显示设备的功耗。此外，第一初始化信号VST1、第二初始化信号VST2、第二扫描信号SCCG、发射信号EM和发光元件初始化信号BCB可以是全局信号，使得可以进一步地改善显示设备的功耗。

此外，发射信号EM可以是全局信号，使得显示设备可以不包括发射驱动器。因此，可以进一步地改善显示设备的集成度。此外，可以进一步地改善功耗。

图9是示出图1的显示面板100的驱动频率的概念图。图10是示出在写入帧中施加到像素电路PX的时序的时序图。图11是示出在保持帧中施加到像素电路PX的时序的时序图。

除了显示面板100以可变频率驱动之外，根据本实施例的显示面板100与参考图2至图8描述的驱动时序基本上相同，使得将使用相同的附图标记，并且将省略与上述元件相关的任何重复说明。

参照图1、图9至图11，显示面板100可以以可变频率驱动。具有第一频率的第一帧FR1可以包括第一有效周期AC1和第一消隐周期BL1。具有不同于第一频率的第二频率的第二帧FR2可以包括第二有效周期AC2和第二消隐周期BL2。具有不同于第一频率和第二频率的第三频率的第三帧FR3可以包括第三有效周期AC3和第三消隐周期BL3。

第一有效周期AC1的长度和第二有效周期AC2的长度可以相同，并且第一消隐周期BL1的长度和第二消隐周期BL2的长度可以不同。

第二有效周期AC2的长度和第三有效周期AC3的长度可以相同，并且第二消隐周期BL2的长度和第三消隐周期BL3的长度可以不同。

支持可变频率的显示设备可以包括写入帧和保持帧，在写入帧中，数据电压被写入像素，在保持帧中，数据电压不被写入像素且仅执行发光。写入帧可以布置在有效周期AC1、AC2和AC3内。保持帧可以布置在消隐周期BL1、BL2和BL3内。

例如，在写入帧中，脉冲宽度数据电压VPWM可以被施加到第一晶体管T1，并且发光元件EE可以发光。例如，在保持帧中，脉冲宽度数据电压VPWM可以不被施加到第一晶体管T1，并且发光元件EE可以发光。

图10的写入帧的驱动时序可以与图3的驱动时序基本上相同。

图11的保持帧可以包括第一保持周期TP1B、第二保持周期TP2B、第三保持周期TP3B、第四保持周期TP4B和第五保持周期TP5B。

在第一保持周期TP1B中，第一初始化信号VST1可以具有非激活电平，第二初始化信号VST2可以具有激活电平，第一扫描信号SPWM[n]可以具有非激活电平，第二扫描信号SCCG可以具有非激活电平，发射信号EM可以具有非激活电平，扫频信号SWEEP可以具有高电平，并且发光元件初始化信号BCB可以具有激活电平。

在第一保持周期TP1B之后的第二保持周期TP2B中，第一初始化信号VST1可以具有非激活电平，第二初始化信号VST2可以具有非激活电平，第一扫描信号SPWM[n]可以具有非激活电平，第二扫描信号SCCG可以具有非激活电平，发射信号EM可以具有非激活电平，扫频信号SWEEP可以具有高电平，并且发光元件初始化信号BCB可以具有激活电平。

在第二保持周期TP2B之后的第三保持周期TP3B中，第一初始化信号VST1可以具有非激活电平，第二初始化信号VST2可以具有非激活电平，第一扫描信号SPWM[n]可以具有非激活电平，第二扫描信号SCCG可以具有激活电平，发射信号EM可以具有非激活电平，扫频信号SWEEP可以具有高电平，并且发光元件初始化信号BCB可以具有激活电平。

在第三保持周期TP3B之后的第四保持周期TP4B中，第一初始化信号VST1可以具有非激活电平，第二初始化信号VST2可以具有非激活电平，第一扫描信号SPWM[n]可以具有非激活电平，第二扫描信号SCCG可以具有非激活电平，发射信号EM可以具有激活电平，扫频信号SWEEP可以从高电平逐渐降低到低电平，并且发光元件初始化信号BCB可以具有非激活电平。

在第四保持周期TP4B之后的第五保持周期TP5B中，第一初始化信号VST1可以具有非激活电平，第二初始化信号VST2可以具有非激活电平，第一扫描信号SPWM[n]可以具有非激活电平，第二扫描信号SCCG可以具有非激活电平，发射信号EM可以具有激活电平，扫频信号SWEEP可以逐渐降低到低电平，并且发光元件初始化信号BCB可以具有非激活电平。

在保持帧中，第一初始化信号VST1和第一扫描信号SPWM[n]可以具有非激活电平。在保持帧中，数据电压VDATA可以具有恒流电压VCCG。

图12是示出图2的像素电路PX在图11的第一保持周期TP1B中的操作的电路图。

参照图11和图12，在写入帧之后的第一保持周期TP1B中，第一初始化信号VST1可以具有非激活电平，并且扫频信号SWEEP可以具有高电平。第六晶体管T6可以响应于第一初始化信号VST1被截止。第一电容器C1可以耦合扫频信号SWEEP并且将耦合电压施加到第一节点N1。因此，第一节点N1的电压可以是写入帧的脉冲宽度补偿电压。

在第一保持周期TP1B中，第十二晶体管T12可以响应于第二初始化信号VST2被导通。因此，初始化电压VINT可以被施加到第四节点N4。

在第一保持周期TP1B中，第十三晶体管T13可以响应于发光元件初始化信号BCB被导通。因此，发光元件初始化电压VAINT可以被施加到第七节点N7。

图13是示出图2的像素电路PX在图11的第三保持周期TP3B中的操作的电路图。

参照图11和图13，在第一保持周期TP1B之后的第三保持周期TP3B中，第二扫描信号SCCG可以具有激活电平。在第三保持周期TP3B中，第八晶体管T8可以响应于第二扫描信号SCCG被导通。在第三保持周期TP3B中，第九晶体管T9可以响应于第二扫描信号SCCG被导通。因此，恒流电压VCCG可以被施加到第四节点N4。在第三保持周期TP3B中，第四节点N4的电压可以是恒流电压。

图14是示出图2的像素电路PX在图11的第四保持周期TP4B中的操作的电路图。

参照图11和图14，在第四保持周期TP4B中，第四晶体管T4可以响应于发射信号EM被导通。在第四保持周期TP4B中，第五晶体管T5可以响应于发射信号EM被导通。在第四保持周期TP4B中，第十晶体管T10可以响应于发射信号EM被导通。在第四保持周期TP4B中，第十一晶体管T11可以响应于发射信号EM被导通。此外，第十三晶体管T13可以响应于发光元件初始化信号BCB被截止。因此，驱动电流可以被施加到发光元件EE。因此，发光元件EE可以发光。

在第四保持周期TP4B中，扫频信号SWEEP可以从高电平逐渐降低到低电平。因此，第一节点N1的电压可以逐渐降低。

图15是示出图2的像素电路PX在图11的第五保持周期TP5B中的操作的电路图。

参照图11和图15，在第五保持周期TP5B中，扫频信号SWEEP可以逐渐降低到低电平。第一节点N1的电压可以逐渐降低。当第一节点N1的电压低于第一晶体管T1的阈值电压时，第一晶体管T1可以被导通。当第一晶体管T1被导通时，第一电力电压VDD1可以被施加到第四节点N4。当第一电力电压VDD1被施加到第四节点N4时，第七晶体管T7可以被截止。当第七晶体管T7被截止时，发光元件EE可以停止发光。

第一晶体管T1被导通的时间点可以由在写入帧中施加到第一晶体管T1的控制电极的脉冲宽度数据电压VPWM确定。

根据本实施例，像素电路PX可以包括13个晶体管和2个电容器。通过脉冲宽度调制驱动的像素电路PX执行阈值电压的内部补偿，并且像素电路PX包括少量的晶体管，使得可以有效地改善像素电路PX的集成度。因此，像素电路PX可以适用于超高分辨率的显示设备。

此外，包括在像素电路PX中的第二晶体管T2、第三晶体管T3、第六晶体管T6、第八晶体管T8、第九晶体管T9和第十二晶体管T12可以是N型晶体管。因此，像素电路PX可以通过使用低电力电压稳定地操作。因此，通过第二晶体管T2、第三晶体管T3、第六晶体管T6、第八晶体管T8、第九晶体管T9和第十二晶体管T12，可以有效地降低显示设备的功耗。

此外，第一晶体管T1和第七晶体管T7可以是P型晶体管，使得可以有效地改善迁移率。

此外，施加到第十三晶体管T13的第一电极的发光元件初始化电压VAINT可以低于施加到发光元件EE的阴极的第三电力电压VSS，可以有效地改善像素电路PX的黑色特性。

此外，扫频信号SWEEP可以是全局信号，使得可以有效地降低显示设备的功耗。此外，第一初始化信号VST1、第二初始化信号VST2、第二扫描信号SCCG、发射信号EM和发光元件初始化信号BCB可以是全局信号，使得可以进一步地改善显示设备的功耗。

此外，发射信号EM可以是全局信号，使得显示设备可以不包括发射驱动器。因此，可以进一步地改善显示设备的集成度。此外，可以进一步地改善功耗。

此外，在本实施例中，像素电路PX可以以可变频率驱动，使得可以有效地降低显示设备的功耗。

此外，在本实施例中，在保持帧中，数据电压VDATA可以具有恒流电压VCCG，并且第一初始化信号VST1和第一扫描信号SPWM[n]可以具有非激活电平，使得可以进一步地降低显示设备的功耗。

图16是示出包括在图1的显示设备中的驱动控制器200、数据驱动器500、栅极驱动器300、电压生成器600和显示面板100的位置的示例的图。

参照图1和图16，显示面板100可以包括显示区域AA和外围区域。外围区域可以包括第一外围区域DS1和第二外围区域DS2。显示面板100可以包括垂直起始信号线FLML、第一时钟信号线CLK1L、第二时钟信号线CLK2L、高电压线VGHL、低电压线VGLL、发射线EML、第二扫描信号线SCCGL、第一初始化线VST1L、第二初始化线VST2L、发光元件初始化线BCBL和扫频信号线SWEEPL。垂直起始信号FLM可以被施加到垂直起始信号线FLML。第一时钟信号CLK1可以被施加到第一时钟信号线CLK1L。第二时钟信号CLK2可以被施加到第二时钟信号线CLK2L。高电压VGH可以被施加到高电压线VGHL。低电压VGL可以被施加到低电压线VGLL。发射信号EM可以被施加到发射线EML。第二扫描信号SCCG可以被施加到第二扫描信号线SCCGL。第一初始化信号VST1可以被施加到第一初始化线VST1L。第二初始化信号VST2可以被施加到第二初始化线VST2L。发光元件初始化信号BCB可以被施加到发光元件初始化线BCBL。扫频信号SWEEP可以被施加到扫频信号线SWEEPL。

在本实施例中，栅极驱动器300可以从电压生成器600接收垂直起始信号FLM、第一时钟信号CLK1、第二时钟信号CLK2、高电压VGH和低电压VGL。栅极驱动器300可以基于垂直起始信号FLM、第一时钟信号CLK1、第二时钟信号CLK2、高电压VGH和低电压VGL生成第一扫描信号SPWM[1]、SPWM[2]至SPWM[n]。

栅极驱动器300可以设置在第一外围区域DS1中。发射线EML、第二扫描信号线SCCGL、第一初始化线VST1L、第二初始化线VST2L、发光元件初始化线BCBL和扫频信号线SWEEPL可以设置在第二外围区域DS2中。相反，当栅极驱动器300设置在第二外围区域DS2中时，发射线EML、第二扫描信号线SCCGL、第一初始化线VST1L、第二初始化线VST2L、发光元件初始化线BCBL和扫频信号线SWEEPL可以设置在第一外围区域DS1中。

第一外围区域DS1的尺寸和第二外围区域DS2的尺寸可以由用户改变。

在本实施例中，发射信号EM、扫频信号SWEEP、第二扫描信号SCCG、第一初始化信号VST1和第二初始化信号VST2可以是全局信号。因此，显示设备可以不包括发射驱动器和扫频信号驱动器。因此，可以进一步地降低显示设备的功耗。

图17是示出包括在图1的显示设备中的栅极驱动器300的框图。

参照图1、图16和图17，栅极驱动器300可以包括多个级STAGE 1、STAGE 2、STAGE3、STAGE 4……，在多个级STAGE 1、STAGE 2、STAGE 3、STAGE 4……中，接收垂直起始信号FLM、第一时钟信号CLK1和第二时钟信号CLK2，并且逐行地将第一扫描信号SPWM[1]、SPWM[2]、SPWM[3]、SPWM[4]……顺序地输出到多个像素。

第一时钟信号CLK1和第二时钟信号CLK2可以分别被施加到第一级STAGE 1的第一时钟端子CLK1T和第二时钟端子CLK2T。第一时钟信号CLK1和第二时钟信号CLK2可以分别被施加到第二级STAGE 2的第二时钟端子CLK2T和第一时钟端子CLK1T。同样地，第一时钟信号CLK1和第二时钟信号CLK2可以分别被施加到第三级STAGE 3的第一时钟端子CLK1T和第二时钟端子CLK2T。第一时钟信号CLK1和第二时钟信号CLK2可以分别被施加到第四级STAGE 4的第二时钟端子CLK2T和第一时钟端子CLK1T。

图18是示出根据本发明的实施例的电子装置1000的框图。图19是示出图18中的电子装置1000被实施为智能电话的示例的图。

参照图18，电子装置1000可以包括处理器1010、存储器装置1020、存储装置1030、输入/输出(I/O)装置1040、电源1050和显示设备1060。在本文中，显示设备1060可以是图1的显示设备。此外，电子装置1000还可以包括用于与视频卡、声卡、存储卡、通用串行总线(USB)装置、其他电子装置等通信的多个端口。

在实施例中，如图19中所示，电子装置1000可以被实施为智能电话。然而，电子装置1000不限于此。例如，电子装置1000可以被实施为蜂窝电话、视频电话、智能平板、智能手表、平板个人计算机(PC)、汽车导航系统、计算机监视器、膝上型计算机和头戴式显示(HMD)装置等。

处理器1010可以执行各种计算功能或各种任务。处理器1010可以是微处理器、中央处理单元(CPU)和应用处理器(AP)等。处理器1010可以经由地址总线、控制总线、数据总线等耦合到其他组件。此外，处理器1010可以耦合到扩展总线，诸如外围组件互连(PCI)总线。

处理器1010可以将输入图像数据IMG(参照图1)、应用开启信号(APPON)和输入控制信号CONT(参照图1)输出到图1的驱动控制器200。

存储器装置1020可以存储用于电子装置1000的操作的数据。例如，存储器装置1020可以包括至少一个非易失性存储器装置(诸如可擦除可编程只读存储器(EPROM)装置、电可擦除可编程只读存储器(EEPROM)装置、闪存装置、相变随机存取存储器(PRAM)装置、电阻随机存取存储器(RRAM)装置、纳米浮栅存储器(NFGM)装置、聚合物随机存取存储器(PoRAM)装置、磁性随机存取存储器(MRAM)装置和铁电随机存取存储器(FRAM)装置等)和/或至少一个易失性存储器装置(诸如动态随机存取存储器(DRAM)装置、静态随机存取存储器(SRAM)装置和移动DRAM装置等)。

存储装置1030可以包括固态驱动器(SSD)装置、硬盘驱动(HDD)装置和CD-ROM驱动等。I/O装置1040可以包括诸如键盘、小键盘、鼠标装置、触摸板和触摸屏等的输入装置以及诸如打印机和扬声器等的输出装置。在一些实施例中，显示装置1060可以被包括在I/O装置1040中。电源1050可以为电子装置1000的操作提供电力。显示装置1060可以经由总线或其他通信链路耦合到其他组件。

参照图19，本发明的电子装置被示出为智能电话，但本发明不限于此。电子装置可以是电视机、监视器、膝上型计算机或平板计算机。另外，电子装置可以是汽车。

图20是示出图18中的电子装置被实施为智能手表的示例的图。

参照图18和图20，电子装置1000可以被实施为智能手表。智能手表可以是需要超高分辨率的显示面板的电子装置1000的示例。

根据实施例的显示设备可以应用于被包括在计算机、笔记本、移动电话、智能电话、智能平板、便携式媒体播放器(PMP)、个人数字助理(PDA)或动态影像专家压缩标准音频层面3(MP3)播放器等中的显示设备。

前述内容是对本发明的说明，并且不被解释为对本发明的限制。尽管已经描述了本发明的若干实施例，但是本领域技术人员将容易理解，在本质上不脱离本发明的新颖教导和优点的情况下，实施例中的许多修改是可能的。因此，所有这些修改都旨在被包括在权利要求中定义的本发明的范围内。在权利要求中，装置(或手段)加功能条款旨在涵盖在本文中所描述的执行所引用的功能的结构，并且不仅涵盖结构性等同物，还涵盖等同结构。因此，应该理解的是，前述内容是对本发明的说明，并且不应被解释为限于所公开的具体实施例，并且对所公开的实施例及其他实施例的修改旨在被包括在所附权利要求的范围内。本发明由权利要求限定，权利要求的等同物被包括在其中。

Claims (26)

1.一种像素电路，其中，所述像素电路包括：

第一晶体管，包括连接到第一节点的控制电极、连接到第二节点的第一电极和连接到第三节点的第二电极；

第二晶体管，被配置为响应于第一扫描信号将数据电压施加到所述第二节点；

第三晶体管，被配置为响应于所述第一扫描信号连接所述第一节点和所述第三节点；

第四晶体管，被配置为响应于发射信号将第一电力电压施加到所述第二节点；

第五晶体管，被配置为响应于所述发射信号连接所述第三节点和第四节点；

第六晶体管，被配置为响应于第一初始化信号将初始化电压施加到所述第一节点；

第七晶体管，包括连接到所述第四节点的控制电极、连接到第五节点的第一电极和连接到第六节点的第二电极，并且所述第七晶体管被配置为生成驱动电流；

第八晶体管，被配置为响应于第二扫描信号将所述数据电压施加到所述第五节点；

第十晶体管，被配置为响应于所述发射信号将第二电力电压施加到所述第五节点；

第十二晶体管，被配置为响应于第二初始化信号将所述初始化电压施加到所述第四节点；以及

发光元件，被配置为基于所述驱动电流发光，

其中，所述第一晶体管和所述第七晶体管是P型晶体管，并且所述第二晶体管、所述第三晶体管和所述第八晶体管是N型晶体管，并且

其中，扫频信号被施加到所述第一节点，并且所述扫频信号是跨至少两个像素行具有相同时序的全局信号。

2.根据权利要求1所述的像素电路，其中，所述第二扫描信号、所述发射信号、所述第一初始化信号和所述第二初始化信号是所述全局信号。

3.根据权利要求1所述的像素电路，其中，所述像素电路还包括：

第九晶体管，被配置为响应于所述第二扫描信号连接所述第四节点和所述第六节点；

第十一晶体管，被配置为响应于所述发射信号连接所述第六节点和第七节点；以及

第十三晶体管，被配置为响应于发光元件初始化信号将发光元件初始化电压施加到所述发光元件的第一电极。

4.根据权利要求3所述的像素电路，其中，所述发光元件初始化信号是所述全局信号。

5.根据权利要求3所述的像素电路，其中，所述发光元件包括连接到所述第七节点的所述第一电极和被配置为接收第三电力电压的第二电极，并且

其中，所述发光元件初始化电压低于所述第三电力电压。

6.根据权利要求3所述的像素电路，其中，所述第四晶体管、所述第五晶体管、所述第十晶体管、所述第十一晶体管和所述第十三晶体管是P型晶体管，并且所述第六晶体管、所述第九晶体管和所述第十二晶体管是N型晶体管。

7.根据权利要求1所述的像素电路，其中，在发射开启周期中，所述第一晶体管被截止，并且所述发光元件在所述第七晶体管被导通的同时发光，并且

其中，在所述发射开启周期之后的发射关闭周期中，当所述第一晶体管被导通时，所述第七晶体管被截止，并且所述发光元件停止发光。

8.根据权利要求1所述的像素电路，其中，在所述像素电路被驱动的帧周期的第一周期中，所述第一初始化信号具有激活电平，所述第二初始化信号具有激活电平且所述扫频信号具有高电平，并且所述第六晶体管被导通且所述第十二晶体管被导通。

9.根据权利要求8所述的像素电路，其中，在所述第一周期之后的第二周期中，所述数据电压具有脉冲宽度数据电压，所述第一初始化信号具有非激活电平，所述第二初始化信号具有非激活电平，所述第一扫描信号具有激活电平，所述第二晶体管被导通，并且所述第三晶体管被导通。

10.根据权利要求9所述的像素电路，其中，在所述第二周期之后的第三周期中，所述数据电压具有恒流电压，所述第一扫描信号具有非激活电平，所述第二扫描信号具有激活电平，并且所述第八晶体管被导通。

11.根据权利要求10所述的像素电路，其中，在所述第三周期之后的第四周期中，所述发射信号具有激活电平，所述扫频信号从所述高电平降低到低于所述高电平的低电平。

12.根据权利要求1所述的像素电路，其中，所述像素电路被驱动的帧周期包括写入帧和保持帧，在所述写入帧中，脉冲宽度数据电压被施加到所述像素电路且所述发光元件发光，在所述保持帧中，所述脉冲宽度数据电压不被施加到所述像素电路且所述发光元件发光。

13.根据权利要求12所述的像素电路，其中，在所述保持帧的第一保持周期中，所述扫频信号具有高电平，所述第一初始化信号具有非激活电平，所述第二初始化信号具有激活电平，所述发射信号具有非激活电平，所述第六晶体管被截止，并且所述第十二晶体管被导通。

14.根据权利要求13所述的像素电路，其中，在所述第一保持周期之后的第二保持周期中，所述第二初始化信号具有非激活电平，所述第一扫描信号具有非激活电平，并且所述第十二晶体管被截止。

15.根据权利要求14所述的像素电路，其中，在所述第二保持周期之后的第三保持周期中，所述数据电压具有恒流电压，所述第二扫描信号具有激活电平，并且所述第八晶体管被导通。

16.根据权利要求15所述的像素电路，其中，在所述第三保持周期之后的第四保持周期中，所述发射信号具有激活电平，所述扫频信号从所述高电平降低到低于所述高电平的低电平。

17.根据权利要求16所述的像素电路，其中，在所述第一保持周期至所述第四保持周期中，所述数据电压具有所述恒流电压，并且所述第一扫描信号具有所述非激活电平。

18.根据权利要求16所述的像素电路，其中，在所述第一保持周期至所述第四保持周期中，所述第一初始化信号具有所述非激活电平。

19.一种显示设备，其中，所述显示设备包括：

显示面板，包括像素电路、显示区域、第一外围区域和第二外围区域；

栅极驱动器，被配置为将第一扫描信号施加到所述显示区域；

数据驱动器，被配置为将数据电压施加到所述显示区域；

电压生成器，被配置为将跨至少两个像素行具有相同时序的全局信号施加到所述显示区域；以及

驱动控制器，被配置为控制所述栅极驱动器、所述数据驱动器和所述电压生成器，

其中，所述像素电路包括：

第一晶体管，包括连接到第一节点的控制电极、连接到第二节点的第一电极和连接到第三节点的第二电极；

第二晶体管，被配置为响应于第一扫描信号将所述数据电压施加到所述第二节点；

第三晶体管，被配置为响应于所述第一扫描信号连接所述第一节点和所述第三节点；

第四晶体管，被配置为响应于发射信号将第一电力电压施加到所述第二节点；

第五晶体管，被配置为响应于所述发射信号连接所述第三节点和第四节点；

第六晶体管，被配置为响应于第一初始化信号将初始化电压施加到所述第一节点；

第七晶体管，包括连接到所述第四节点的控制电极、连接到第五节点的第一电极和连接到第六节点的第二电极，并且所述第七晶体管被配置为生成驱动电流；

第八晶体管，被配置为响应于第二扫描信号将所述数据电压施加到所述第五节点；

第十晶体管，被配置为响应于所述发射信号将第二电力电压施加到所述第五节点；

第十二晶体管，被配置为响应于第二初始化信号将所述初始化电压施加到所述第四节点；以及

发光元件，被配置为基于所述驱动电流发光，

其中，所述第一晶体管和所述第七晶体管是P型晶体管，并且所述第二晶体管、所述第三晶体管和所述第八晶体管是N型晶体管，并且

其中，扫频信号被施加到所述第一节点，并且所述扫频信号是所述全局信号。

20.根据权利要求19所述的显示设备，其中，所述电压生成器将栅极时钟信号施加到所述栅极驱动器，并且将所述发射信号、所述第一初始化信号、所述第二初始化信号、所述第二扫描信号和所述扫频信号施加到所述显示区域。

21.根据权利要求20所述的显示设备，其中，所述栅极驱动器设置在所述第一外围区域中，

所述显示区域设置在所述第一外围区域与所述第二外围区域之间，并且

其中，被配置为接收所述发射信号的发射线、被配置为接收所述第一初始化信号的第一初始化线、被配置为接收所述第二初始化信号的第二初始化线、被配置为接收所述第二扫描信号的第二扫描信号线和被配置为接收所述扫频信号的扫频信号线设置在所述第二外围区域中。

22.一种像素电路，其中，所述像素电路包括：

发光元件；

脉冲宽度驱动电路，被配置为生成脉冲宽度信号；以及

恒流驱动电路，被配置为基于所述脉冲宽度信号控制所述发光元件的发射，

其中，所述脉冲宽度驱动电路包括：

脉冲驱动晶体管，被配置为基于扫频信号生成所述脉冲宽度信号，所述扫频信号是跨至少两个像素行具有相同时序的全局信号；

脉冲写入晶体管，被配置为响应于第一扫描信号将数据电压施加到所述脉冲驱动晶体管的第一电极，所述第一扫描信号是跨所述至少两个像素行具有不同时序的逐行信号；

脉冲发射控制晶体管，被配置为响应于发射信号将第一电力电压施加到所述脉冲驱动晶体管的所述第一电极；以及

第一初始化晶体管，被配置为响应于第一初始化信号将初始化电压施加到所述脉冲驱动晶体管的控制电极，

其中，所述恒流驱动电路包括：

恒流驱动晶体管，被配置为响应于所述脉冲宽度信号将驱动电流施加到所述发光元件；

恒流写入晶体管，被配置为响应于第二扫描信号将恒流电压施加到所述恒流驱动晶体管的第一电极；

恒流发射控制晶体管，被配置为响应于所述发射信号将第二电力电压施加到所述恒流驱动晶体管的所述第一电极；以及

第二初始化晶体管，被配置为响应于第二初始化信号将所述初始化电压施加到所述恒流驱动晶体管的控制电极，并且

其中，所述脉冲驱动晶体管和所述恒流驱动晶体管是P型晶体管，并且所述脉冲写入晶体管和所述恒流写入晶体管是N型晶体管。

23.根据权利要求22所述的像素电路，其中，所述发射信号、所述第一初始化信号、所述第二初始化信号和所述第二扫描信号是所述全局信号。

24.根据权利要求22所述的像素电路，其中，所述脉冲宽度驱动电路还包括连接到所述脉冲驱动晶体管的所述控制电极和所述脉冲驱动晶体管的第二电极的脉冲补偿晶体管，并且

其中，所述恒流驱动电路还包括连接到所述恒流驱动晶体管的所述控制电极和所述恒流驱动晶体管的第二电极的恒流补偿晶体管。

25.根据权利要求24所述的像素电路，其中，所述脉冲补偿晶体管和所述恒流补偿晶体管是N型晶体管。

26.一种电子装置，其中，所述电子装置包括：

像素电路；以及

电源，被配置为将电力提供到所述像素电路，

其中，所述像素电路包括：

第一晶体管，包括连接到第一节点的控制电极、连接到第二节点的第一电极和连接到第三节点的第二电极；

第二晶体管，被配置为响应于第一扫描信号将数据电压施加到所述第二节点；

第三晶体管，被配置为响应于所述第一扫描信号连接所述第一节点和所述第三节点；

第四晶体管，被配置为响应于发射信号将第一电力电压施加到所述第二节点；

第五晶体管，被配置为响应于所述发射信号连接所述第三节点和第四节点；

第六晶体管，被配置为响应于第一初始化信号将初始化电压施加到所述第一节点；

第七晶体管，包括连接到所述第四节点的控制电极、连接到第五节点的第一电极和连接到第六节点的第二电极，并且所述第七晶体管被配置为生成驱动电流；

第八晶体管，被配置为响应于第二扫描信号将所述数据电压施加到所述第五节点；

第十晶体管，被配置为响应于所述发射信号将第二电力电压施加到所述第五节点；

第十二晶体管，被配置为响应于第二初始化信号将所述初始化电压施加到所述第四节点；以及

发光元件，被配置为基于所述驱动电流发光，

其中，所述第一晶体管和所述第七晶体管是P型晶体管，并且所述第二晶体管、所述第三晶体管和所述第八晶体管是N型晶体管，并且

其中，扫频信号被施加到所述第一节点，并且所述扫频信号是跨至少两个像素行具有相同时序的全局信号。