CN1208834C

CN1208834C - 恒定电压产生电路及半导体存储器件

Info

Publication number: CN1208834C
Application number: CNB021429634A
Authority: CN
Inventors: 丹沢徹; 高野芳德
Original assignee: Toshiba Corp
Current assignee: Japanese Businessman Panjaya Co ltd; Kioxia Corp
Priority date: 2001-09-13
Filing date: 2002-09-13
Publication date: 2005-06-29
Anticipated expiration: 2022-09-13
Also published as: US20030048684A1; CN1405888A; TW591800B; KR100464897B1; US6734719B2; KR20030023560A

Abstract

公开了一种恒定电压产生电路，其特征在于，该恒定电压产生电路包括：第1恒定电流产生电路，包含第1晶体管和第2晶体管，产生依赖于第1晶体管和第2晶体管的阈值电压的差决定的第1电压和第1电流；第2恒定电流产生电路，产生与所述第1电流成正比的第2电流；以及电压产生电路，包含将栅极和漏极连接的第3晶体管，在所述第2电流流过该第3晶体管时产生第2电压。

Description

恒定电压产生电路及半导体存储器件

技术领域

本发明涉及用于半导体集成电路的电压发生电路，特别涉及即使降低电源电压也可以产生高输出电压的恒定电压产生电路。

背景技术

图9A是表示现有的恒定电压产生电路的图。该恒定电压产生电路1包括具有输出恒定电压功能的威尔逊型恒定电流产生电路10、以及切换其激活状态/非激活状态的开关电路20。威尔逊型恒定电流产生电路10包括：具有负值的标准阈值电压(Vtp)的增强型(E型)pMOS(P型金属氧化物半导体)晶体管p1；具有与晶体管p1相同尺寸的E型pMOS晶体管p2；具有低阈值电压Vtn1的E型nMOS(N型金属氧化物半导体)晶体管n1；以及具有比该Vtn1高的阈值电压Vtn2的E型nMOS晶体管n2。

晶体管p1连接成二极管(指漏极与栅极连接，以下同)，同时将晶体管p1和p2的栅极相互连接，由此构成电流镜电路。此外，在该晶体管p1的漏极和接地电压Vss之间，连接nMOS晶体管n1和电阻11，形成第1电流路径12。该电阻11的电阻值R1大于nMOS晶体管n1的导通电阻。

另一方面，在晶体管p2的漏极和接地电压Vss之间，连接nMOS晶体管n2和后述的开关电路20的开关晶体管24，形成第2电流路径13。晶体管n1的栅极与晶体管n2的栅极和漏极相连接，该晶体管n2的漏极的电位NBIAS为恒定电压产生电路1的输出电压Vo。

开关电路20包括开关pMOS晶体管21、22、反向器23、及开关nMOS晶体管24。pMOS晶体管21被连接在pMOS晶体管p1的源极和电源电压Vcc之间。通过图9B所示的起动信号ENB将晶体管21从截止切换为导通，从而使pMOS晶体管p1、nMOS晶体管n1构成的第1电流路径12导通。再有，在pMOS晶体管p2侧，也连接具有与开关pMOS晶体管21相同特性的pMOS晶体管25，这是因为可简单地使两晶体管p1、p2的源极电位一致。晶体管25的栅极被接地，使晶体管25始终导通。

此外，nMOS晶体管24配置在nMOS晶体管n2的源极和接地电压Vss之间，接收起动信号ENB而从截止被切换为导通。由此，使pMOS晶体管p2、nMOS晶体管n2构成的第2电流路径13导通。此外，开关pMOS晶体管22接收起动信号ENB，进行连接点O1的复位和置位。

下面，说明该电路的工作情况，根据起动信号ENB，开关电路20将成尔逊型恒定电流产生电路10从非激活状态切换为激活状态。通过晶体管p1、p2的电流镜连接，流过pMOS晶体管p2的源极-漏极间的电流Ip2与流过pMOS晶体管p1的源极-漏极间的电流Ip1相等。该电流Ip1、Ip2分别向nMOS晶体管n1、nMOS晶体管n2流动而成为电流In1、In2，所以In1和In2也相等。电阻11的电阻值R1大于nMOS晶体管n1的导通电阻，所以如图9C所示，电流路径12的电流-电压特性可以用与横轴的切点为Vtn1的直线A(斜率1/R1)来表示。另一方面电流路径13的电流-电压特性可以用与横轴的切点是Vtn2的指数函数曲线B来表示。恒定电压产生电路1的输出电压Vo通过晶体管p1、p2的电流镜连接的作用，由该直线A和曲线B的交点C(工作点)来决定，成为不依赖于电源电压Vcc的恒定电压。再有，在图9C中，曲线D表示晶体管p1的负载曲线，曲线E表示晶体管p2的漏极电流Ip2和晶体管p2的负载曲线。

但是，根据该图9所示的恒定电压产生电路，在随着元件的结垢(scaling)而使电源电压降低的情况下，存在难以保证输出电压的问题。即，在图9的恒定电压产生电路中，稳定工作的电源电压Vcc的最小值Vccmin由第1电流路径12决定，可以用下式来表示。

式1

Vccmin＝Vo-Vtn1+|Vtp|+dVds1

(但是，dVds1是晶体管p1的漏极-源极间电压)

从[公式1]可知，为了确保输出电压Vo并且降低Vccmin，只有降低阈值电压Vtp。

但是，在这样做的情况下，需要特别的沟道注入，有制造成本上升的问题。因此，存在为了降低Vccmin而不得不降低输出电压Vo的问题。

发明内容

本发明第一实施方案的恒定电压产生电路特征在于，包括第1电流路径、第2电流路径及第3电流路径，所述第1电流路径由连接为二极管的第1导电型的第1MIS(金属绝缘体半导体)晶体管、第2导电型的第2MIS晶体管和第1电阻串联连接来构成，所述第2电流路径由在所述第1MIS晶体管上连接为电流镜的第1导电型的第3MIS晶体管和具有与所述第2MIS晶体管不同的阈值电压的连接为二极管的第2导电型的第4MIS晶体管串联连接来构成，所述第3电流路径由在所述第1MIS晶体管上连接为电流镜的第1导电型的第5MIS晶体管来构成，所述第2MIS晶体管的栅极和所述第4MIS晶体管的栅极相互连接，同时具有在所述第3电流路径中连接的恒定电压输出部，该输出部由第2导电型的第6MIS晶体管构成，该晶体管具有比所述第4MIS晶体管高的阈值电压并且连接为二极管，所述第1电阻具有比所述第2MIS晶体管的导通电阻大的电阻值。

本发明第二实施方案的恒定电压产生电路特征在于，包括第1电流路径、第2电流路径及第3电流路径，所述第1电流路径由连接为二极管的第1导电型的第1MIS晶体管、第2导电型的第2MIS晶体管和第1电阻串联连接来构成，所述第2电流路径由在所述第1MIS晶体管上连接为电流镜的第1导电型的第3MIS晶体管和具有与所述第2MIS晶体管不同的阈值电压的连接为二极管的第2导电型的第4MIS晶体管串联连接来构成，所述第3电流路径由在所述第1MIS晶体管上连接为电流镜的第1导电型的第5MIS晶体管来构成，所述第2MIS晶体管的栅极和所述第4MIS晶体管的栅极相互连接，并且，具有在所述第3电流路径中连接的恒定电压输出部，该输出部由第2导电型的第6MIS晶体管构成，该晶体管具有比所述第4MIS晶体管高的阈值电压并且连接为二极管，包括与所述第6MIS晶体管并联连接，加速所述恒定电压输出部的电荷放电的加速电路。

本发明第三实施方案的恒定电压产生电路特征在于，包括第1电流路径、第2电流路径及第3电流路径，所述第1电流路径由连接为二极管的第1导电型的第1MIS晶体管、第2导电型的第2MIS晶体管和第1电阻串联连接来构成，所述第2电流路径由在所述第1MIS晶体管上连接为电流镜的第1导电型的第3MIS晶体管和具有与所述第2MIS晶体管不同的阈值电压的连接为二极管的第2导电型的第4MIS晶体管串联连接来构成，所述第3电流路径由在所述第1MIS晶体管上连接为电流镜的第1导电型的第5MIS晶体管来构成，所述第2MIS晶体管的栅极和所述第4MIS晶体管的栅极相互连接，同时具有在所述第3电流路径中连接的恒定电压输出部，该输出部由第2导电型的第6MIS晶体管构成，该晶体管具有比所述第4MIS晶体管低的相互电导并且连接为二极管，所述第1电阻具有比所述第2MIS晶体管的导通电阻大的电阻值。

本发明第四实施方案的恒定电压产生电路特征在于，包括第1电流路径、第2电流路径及第3电流路径，所述第1电流路径由连接为二极管的第1导电型的第1MIS晶体管、第2导电型的第2MIS晶体管和第1电阻串联连接来构成，所述第2电流路径由在所述第1MIS晶体管上连接为电流镜的第1导电型的第3MIS晶体管和具有与所述第2MIS晶体管不同的阈值电压的连接为二极管的第2导电型的第4MIS晶体管串联连接来构成，所述第3电流路径由在所述第1MIS晶体管上连接为电流镜的第1导电型的第5MIS晶体管来构成，所述第2MIS晶体管的栅极和所述第4MIS晶体管的栅极相互连接，并且，具有在所述第3电流路径中连接的恒定电压输出部，该输出部由第2导电型的第6MIS晶体管构成，该晶体管具有比所述第4MIS晶体管低的相互电导并且连接为二极管，包括与所述第6MIS晶体管并联连接，加速所述恒定电压输出部的电荷放电的加速电路。

本发明第五实施方案的恒定电压产生电路特征在于，包括第1电流路径、第2电流路径及第3电流路径，所述第1电流路径由连接为二极管的第1导电型的第1MIS晶体管、第2导电型的第2MIS晶体管和第1电阻串联连接来构成，所述第2电流路径由在所述第1MIS晶体管上连接为电流镜的第1导电型的第3MIS晶体管和具有与所述第2MIS晶体管不同的阈值电压的连接为二极管的第2导电型的第4MIS晶体管串联连接来构成，所述第3电流路径由在所述第1MIS晶体管上连接为电流镜的第1导电型的第5MIS晶体管来构成，所述第2MIS晶体管的栅极和所述第4MIS晶体管的栅极相互连接，同时在所述第3电流路径中连接恒定电压输出部，该输出部由连接为二极管的第2导电型的第6MIS晶体管构成，流经所述第3电流路径的第3电流比流经所述第2电流路径的第2电流大。

本发明第六实施方案的恒定电压产生电路特征在于，包括第1电流路径、第2电流路径及第3电流路径，所述第1电流路径由连接为二极管的第1导电型的第1MIS晶体管、第2导电型的第2MIS晶体管和第1电阻串联连接来构成，所述第2电流路径由在所述第1MIS晶体管上连接为电流镜的第1导电型的第3MIS晶体管和具有与所述第2MIS晶体管不同的阈值电压的连接为二极管的第2导电型的第4MIS晶体管串联连接来构成，所述第3电流路径由在所述第1MIS晶体管上连接为电流镜的第1导电型的第5MIS晶体管来构成，所述第2MIS晶体管的栅极和所述第4MIS晶体管的栅极相互连接，同时在所述第3电流路径中连接恒定电压输出部，该输出部由连接为二极管的第2导电型的第6MIS晶体管构成，流经所述第3电流路径的第3电流比流经所述第2电流路径的第2电流大，包括与所述第6MIS晶体管并联连接，加速所述恒定电压输出部的电荷放电的加速电路。

附图说明

图1A～1E是表示本发明实施方案的基本结构的电路图。

图2A～2D表示本发明第1实施方案的恒定电压产生电路的结构和特性。

图3A～3C表示本发明第2实施方案的恒定电压产生电路的结构。

图4表示本发明第3实施方案的恒定电压产生电路的特性。

图5表示本发明第4实施方案的恒定电压产生电路的特性。

图6表示本发明第5实施方案的恒定电压产生电路的特性。

图7是表示可采用本发明实施方案的恒定电压产生电路的闪速存储器的一例结构的方框图。

图8A～8B表示将本发明实施方案的恒定电压产生电路应用于NOR单元型闪速存储器的示例。

图9A～9C表示现有的恒定电压产生电路的结构和特性。

具体实施方式

以下，根据附图来详细地说明本发明的实施方案。

如图1A所示，本实施方案的恒定电压产生电路由恒定电流产生电路10、恒定电流产生电路40和恒定电压输出部30构成。恒定电流产生电路10包括晶体管n1和n2。晶体管n1的栅极和晶体管n2的栅极相互连接，并且在其源极或漏极中流过同一大小的电流In1、In2。此外，两晶体管n1、n2的阈值电压为不同的值。通过该阈值电压的大小的差，如图1B所示，该恒定电流产生电路10的输出电流I1由两晶体管的电压-电流特性的交点C来决定。此外，该恒定电流产生电路10还输出恒定电压V1。

两晶体管n1、n2的阈值电压为相同值，而可以使两晶体管n1、n2的电导的值有所不同，根据该电导的大小的差，来决定图1B的交点C(参照图1F)。

恒定电流产生电路40生成与该输出电流I1成正比的恒定电流I2。恒定电压输出部30包括连接为二极管并且具有相对于源极-漏极间的电压的增加而使电流单调地增加(即，斜率为正)的电压-电流特性的晶体管n3，在该晶体管n3中流过恒定电流I2。由此，由该恒定电压输出部30输出由该晶体管n3的电流-电压特性(图1C的In3)和恒定电流I2决定的电压Vo。该输出电压Vo通过适当选择电流I2的大小和恒定电压输出部30的电压-电流特性等，可以使Vo＞V1。

例如，如图1B所示，如果晶体管n3的特性与晶体管n2相同，从恒定电流产生电路40流出输出电流I1的2倍的电流I2，则可以使输出电压Vo大于V1。此外，如图1C所示，如果晶体管n3的阈值电压大于晶体管n2的阈值电压，而且从恒定电流产生电路40流出输出电流I1的2倍电流I2，则与图1B的情况相比，可以使输出电压Vo更大于V1。此外，如图1D所示，如果晶体管n3的相互电导小于晶体管n2的相互电导，而且从恒定电流产生电路40流出输出电流I1的2倍电流I2，则与图1B的情况相比，可以使输出电压Vo更大于V1。此外，如图1 E所示，即使恒定电流产生电路40流出与I1相同的电流I2，并且晶体管n3的特性(阈值电压、相互电导)与晶体管n2的特性有所不同，同样可以使输出电压Vo大于V1。

此外，该输出电压Vo仅由恒定电流I2的大小和恒定电压输出部30的特性来决定，不依赖于电源电压Vcc。因此，即使电源电压Vcc下降，也可以保证输出电压Vo高。

以下，根据附图来说明用于实现本发明的恒定电压产生电路的具体电路例。

第1实施方案

图2A-2D是表示本发明第1实施方案的图。

如图2A所示，本实施方案的恒定电压产生电路1’由恒定电流产生电路10’、开关电路20’、恒定电压输出部30构成。恒定电流产生电路10’在包括nMOS晶体管n1、n2、pMOS晶体管p1、p2方面与图9所示的现有的恒定电流产生电路10相同，但除了第1电流路径12、第2电流路径13之外，在包括第3电流路径14方面与图9的恒定电流产生电路10不同。该恒定电流产生电路10’具有图1的恒定电流产生电路10和恒定电流产生电路40两种功能。

该第3电流路径14由pMOS晶体管p1、p2、连接为电流镜的pMOS晶体管p5、以及与其相连的恒定电压输出部30构成。

恒定电压输出部30包括连接为二极管的nMOS晶体管n5、以及用于使电流路径14导通、截止的开关晶体管27。该晶体管n5的漏极的电位NBIAS为恒定电压产生电路1’的输出电压Vo。晶体管n5有比晶体管n2的阈值电压Vtn2大的阈值电压Vtn5，而且具有相对于源极-漏极间电压的增加而使电流单调增加(即，斜率为正)的电压-电流特性。

开关晶体管27接收起动信号ENB，使开关电路20’的各晶体管21、22、24同时导通、截止。如图2A所示，在晶体管p5的源极和电源电压Vcc之间，连接具有与晶体管25同样特性的栅极被接地的晶体管26，具有使晶体管p1、p2、p5的源极电压Vcc一致的功能。此外，在本实施方案中，尽量减小Vtn1和Vtn2的差，由此，可以尽量减小晶体管n1、n2的共用栅极(连接点O2)的电位。这是为了保证比现有技术(图9)低的电源电压的最低值Vccmin。

下面，说明图2A所示的恒定电压产生电路的工作。在输入起动信号ENB后，使开关电路20’的各晶体管21、22、24和恒定电压输出部30的晶体管27导通，将恒定电流产生电路10’从非激活状态切换到激活状态。

通过构成电流镜电路的晶体管p1、p2、p5，使流过这些晶体管的电流Ip1、Ip2、Ip5相等。

如图2C所示，晶体管n1的栅极和晶体管n2的栅极的连接点O2的电位Va与图9所示的现有技术同样，由电流In1的电压-电流特性曲线A和电流In2的电压-电流特性曲线B的交点C决定。

电流路径14的负载曲线为图2C所示的曲线F。另一方面，连接为二极管的晶体管n5的漏极电压和电流In5的关系如图2C所示的曲线G那样，成为将阈值电压Vtn5作为横轴切点的指数函数曲线G。根据这两条曲线F和G的交点H，来决定形成输出电压的连接点NBIAS的电位，决定输出电压Vo的大小。

从图2C可知，通过降低与现有技术(图9)的最终输出电压Vo相当的Va，可以降低式1所示的Vccmin。因此，与现有技术相比，即使在电源电压Vcc下降的情况下，也可以保持输出电压Vo高。

再有，在图2A中，取代具有低阈值电压的晶体管n1，如图2D所示，在与晶体管n2的阈值电压相同时，使用电导比晶体管n2的电导大的晶体管n1’，由此也可以获得图2C所示的特性。这可以通过使两晶体管n1、n2的沟道长度相同，而晶体管n1’的沟道宽度W1大于晶体管n2的沟道宽度W2来实现。

第2实施方案

在上述第1实施方案中，使晶体管n5的阈值电压Vtn5比晶体管n2的阈值电压Vtn2高，而在本实施方案中，如图3A所示，使阈值电压Vtn5与Vtn2相等，同时在晶体管n5的漏极和晶体管p5之间连接电阻41。电阻41的电阻值R2远大于晶体管n5的导通电阻。由此，电流In5的特性曲线成为斜率为1/R2的直线，可以获得电阻41的电压降部分的比Va高的输出电压Vo。

此外，也可以连接如图3B所示的二极管42。这种情况下，晶体管n5的阈值电压Vtn5与晶体管n2的阈值电压Vtn2相同也可以。

再有，也可以将图3A及3B的电阻41和二极管42连接在晶体管n5和晶体管27之间。

此外，如图3C所示，也可以将连接为二极管的晶体管n6与晶体管n5串联连接。此外，两个以上的连接为二极管的晶体管与晶体管n5串联连接也可以。

第3实施方案

在第1实施方案中，使晶体管n5的阈值电压Vtn5比晶体管n2的阈值电压Vtn2高，而在本实施方案中，使阈值电压Vtn5与Vtn2相等，同时使晶体管n5的相互电导gm5比晶体管n2的相互电导gm2小。由此，如图4所示，电流In5的特性曲线G’的横轴切点与曲线B的横轴切点相同，其斜率比曲线B的斜率小。因此，与曲线F的交点H(工作点)所决定的输出电压Vo与第1实施方案同样，可以保持比连接点O2的电位Va高。

第4实施方案

在第1实施方案中，使晶体管n5的阈值电压Vtn5比晶体管n2的阈值电压Vtn2高，而在本实施方案中，使晶体管n5的特性与晶体管n2的特性相同(参照图5)，同时通过改变晶体管p5的尺寸来使电流Ip5的大小比Ip2大。由此，与曲线F的交点H(工作点)所决定的输出电压Vo与第1实施方案同样，可以保持比连接点O2的电位Va高。

第5实施方案

在上述第1至第3实施方案中，如果晶体管n5的电流In5的曲线G(G’)的斜率小，则存在从通过起动信号ENB使恒定电压产生电路1’为激活状态起至输出电压由初始状态Vcc收敛到Vo的时间(过渡时间)长，电路的工作慢的问题。

因此，在本实施方案中，如图6所示，连接与晶体管n5并联的加速电路50。加速电路50包括串联连接的电阻51(电阻值R3)、电阻52(电阻值R4)、与该电阻51、52并联连接的nMOS晶体管n6。晶体管n6的栅极连接到电阻51、52的连接点O3。在起动信号ENB从H改变为L，晶体管n6导通后，使恒定电压输出部30的输出端子的电荷放电，由此可缩短过渡时间。在电阻51及52和晶体管n6中，必须在输出电压收敛到Vo后不流过电流。因此，在本实施方案中，R3+R4远大于晶体管n5的导通电阻。此外，晶体管n6以输出电压收敛到Vo就截止那样来构成。具体地说，在晶体管n6的阈值电压为Vtn6的情况下，通过

式2

Vtn6≥Vo×R4/(R3+R4)

，可以在输出电压变为Vo的时刻使晶体管n6截止。

在图6中，示出了在图3A的电路上附加加速电路50的实例，但不用说，也可以在图2、图3B-C的电路上附加加速电路50。

应用例

下面，说明将本发明第1至第5实施方案的恒定电压产生电路应用于半导体集成电路中的应用例。

这里，说明将本发明实施方案的恒定电压产生电路应用于闪速存储器的箝位电路的情况。

图7是用方框图来说明闪速存储器的结构的一例。图7所示的闪速存储器大致由存储单元阵列60、列栅极70、基准单元阵列80、虚设列栅极90、读出放大器100、箝位电路110、编程电路120、IO缓冲器130、地址缓冲器140、列译码器150、行译码器160、块译码器170、电荷泵电路180、电压开关电路190、控制电路200、以及命令寄存器210、偏置电路220构成。

存储单元阵列60包括多条字线WLs、多条位线BLs、以及在该字线WLs和位线BLs的交点上设置的多个存储单元MC。

列栅极70具有选择存储单元阵列60的特定的位线BL的功能，与列线COL相连接，以便输入选择位线BL的信号。

基准单元阵列80由参照位线RBL、以及沿该参照位线RBL配置的参照单元和虚设单元构成。

设置虚设列栅极90，以便使存储单元阵列60和基准单元阵列80的容量一致。

读出放大器100比较存储单元阵列60的读出电位和基准单元阵列80的读出电位来读出存储单元MC的数据。

箝位电路110根据来自偏置电路220的输出电压Vo来规定位线BL、RBL的电位的上限。

编程电路120在将数据写入存储单元阵列60的情况下，将读出电压输出到存储单元MC的漏极。

IO缓冲器130保持读出时由读出放大器100读出的存储单元MC的数据，在写入时保持写入数据，使写入电压输出到编程电路120。

地址缓冲器140保持作为读出或写入对象的存储单元MC的地址数据，具有向列译码器150、行译码器160输出该地址数据的结构。列译码器150对地址数据中列地址数据进行译码，选择列线COL。行译码器160对地址数据中行地址数据进行译码，选择字线WL。

块译码器170对块地址数据进行译码，以便选择存储单元阵列60中的多个存储单元块中的一个块，并根据该译码输出来选择指定的块。

电荷泵电路180产生用于存储单元MC的数据读出、写入或擦除的各电压，电压开关电路190根据来自控制电路200的控制信号，向列译码器150、行译码器160传送由电荷泵电路180产生的读出电压、写入电压或擦除电压。

命令寄存器210用于保持读出、写入、擦除等输入的命令。

在缓冲器电路220中，可以利用本实施方案的恒定电压产生电路1’。

图8A表示存储单元阵列60、列栅极70、基准单元阵列80、虚设列栅极90、读出放大器100、箝位电路110的具体结构的一例。

如图8A所示，存储单元阵列60包括：多条字线WL0、WL1、…、WLn；多条位线BL0、…、BLk；以及在该字线和位线的交点上设置的多个存储单元MC。列栅极70包括晶体管CL3、以及用于输入选择指定的位线BL的列线COL0、…、COLm。

基准单元阵列80由保持参照电位的参照单元81和虚设单元82组成。参照单元81和虚设单元82沿参照位线RBL来配置。参照单元81通过从参照字线RWL、虚设列栅极90延伸的参照列线RCOL来选择。虚设单元82以使得位线BL和参照位线RBL的容量一致来设置。由此，基准单元阵列80产生作为判定选择出的存储单元MC的单元电流Icell大小的基准的电流Iref。

虚设列栅极90以使得存储单元阵列60和基准单元阵列80的容量一致来设置。

读出放大器100包括运算放大器101、负载晶体管102、102’。负载晶体管102、102’被连接在电源电压Vcc和后述的箝位晶体管111、111’之间，同时将其栅极和漏极连接，由此具有电流源负载的功能。

箝位电路110包括使来自上述第1至第4实施方案的恒定电压产生电路1’的输出电压V_o输入到栅极的箝位晶体管111、111’。由此，可将位线BL、RBL的电位的上限抑制到来自恒定电压产生电路1的输出电压Vo和箝位晶体管111、111’的阈值电压Vtc的差Vo-Vtc。

在这样的结构中，在进行选择的存储单元MC的数据读出的情况下，流过位线BL的电流Icell的电压-电流特性曲线在存储单元中保持的数据是“1”的情况下，成为如图8B所示的曲线J，而在是“0”的情况下，为图8B所示的曲线K。

另一方面，在箝位电路110的晶体管111、111’中流动的电流Iload为直线L。因此，在选择的存储单元MC保持的数据是“1”的情况下，运算放大器101的读出节点SN的电压为曲线J和曲线L的交点C1表示的电压V1。而在选择的存储单元MC保持的数据为“0”的情况下，运算放大器101的读出节点SN的电压为曲线K和曲线L的交点C2表示的电压V2。

此外，基准单元阵列80中流动的参照电流Iref用曲线M来表示，运算放大器101的基准节点RN的电压为该曲线M和曲线L的交点C3表示的电压VR。运算放大器101通过检测读出节点SN的输入电压与VR相比的大小，可以判断选择的存储单元MC的保持数据是“1”还是“0”。

但是，在图8A所示的NOR型闪速存储器中，通过重复进行弱写入模式的读出操作，可依次改变单元的阈值电压。例如，如果以进行10年间读出为条件，则期望位线的电压VBL保持在1.5V以下。具有该作用的原因在于箝位晶体管111、111’。但是，如果电源电压Vcc下降，恒定电压产生电路1’的输出电压Vo下降，则读出时间变长，存储器的性能会下降。

根据本发明的恒定电压产生电路1’，即使电源电压Vcc下降，也没必要使输出电压Vo降低，可以使单元电流Icell充分大，可以防止读出时间长时间化。

在图8中，采用MOS(金属氧化物半导体)晶体管作为存储单元MC，但也可以采用其他半导体元件作为存储单元MC，例如可以采用MNOS单元、MONOS单元、MRAM单元、相移单元等。即使在使用这些例示的某一个单元的情况下，因数据的可靠性也不能在读出时使位线电压过高，所以必须对位线电压进行箝位。因此，在这些情况下，图8所示的箝位电路110也有效。

Claims

1.一种恒定电压产生电路，其特征在于，包括第1电流路径、第2电流路径及第3电流路径，

所述第1电流路径由连接为二极管的第1导电型的第1MIS晶体管、第2导电型的第2MIS晶体管和第1电阻串联连接来构成，

所述第2电流路径由在所述第1MIS晶体管上连接为电流镜的第1导电型的第3MIS晶体管和具有与所述第2MIS晶体管不同的阈值电压的连接为二极管的第2导电型的第4MIS晶体管串联连接来构成，

所述第3电流路径由在所述第1MIS晶体管上连接为电流镜的第1导电型的第5MIS晶体管来构成，

所述第2MIS晶体管的栅极和所述第4MIS晶体管的栅极相互连接，

同时具有在所述第3电流路径中连接的恒定电压输出部，该输出部由第2导电型的第6MIS晶体管构成，该晶体管具有比所述第4MIS晶体管高的阈值电压并且连接为二极管，

所述第1电阻具有比所述第2MIS晶体管的导通电阻大的电阻值。

2.一种恒定电压产生电路，其特征在于，包括第1电流路径、第2电流路径及第3电流路径，

所述第2MIS晶体管的栅极和所述第4MIS晶体管的栅极相互连接，并且，

具有在所述第3电流路径中连接的恒定电压输出部，该输出部由第2导电型的第6MIS晶体管构成，该晶体管具有比所述第4MIS晶体管高的阈值电压并且连接为二极管，

包括与所述第6MIS晶体管并联连接，加速所述恒定电压输出部的电荷放电的加速电路。

3.如权利要求2所述的恒定电压产生电路，其中，所述加速电路并联连接分压电阻和将来自该分压电阻的输出电压输入到栅极的第7MIS晶体管来构成。

4.一种恒定电压产生电路，其特征在于，包括第1电流路径、第2电流路径及第3电流路径，

同时具有在所述第3电流路径中连接的恒定电压输出部，该输出部由第2导电型的第6MIS晶体管构成，该晶体管具有比所述第4MIS晶体管低的相互电导并且连接为二极管，

5.一种恒定电压产生电路，其特征在于，包括第1电流路径、第2电流路径及第3电流路径，

具有在所述第3电流路径中连接的恒定电压输出部，该输出部由第2导电型的第6MIS晶体管构成，该晶体管具有比所述第4MIS晶体管低的相互电导并且连接为二极管，

6.如权利要求5所述的恒定电压产生电路，其中，所述加速电路并联连接分压电阻和将来自该分压电阻的输出电压输入到栅极的第7MIS晶体管来构成。

7.一种恒定电压产生电路，其特征在于，包括第1电流路径、第2电流路径及第3电流路径，

同时在所述第3电流路径中连接恒定电压输出部，该输出部由连接为二极管的第2导电型的第6MIS晶体管构成，流经所述第3电流路径的第3电流比流经所述第2电流路径的第2电流大。

8.一种恒定电压产生电路，其特征在于，包括第1电流路径、第2电流路径及第3电流路径，

同时在所述第3电流路径中连接恒定电压输出部，该输出部由连接为二极管的第2导电型的第6MIS晶体管构成，流经所述第3电流路径的第3电流比流经所述第2电流路径的第2电流大，

9.如权利要求8所述的恒定电压产生电路，其中，所述加速电路并联连接分压电阻和将来自该分压电阻的输出电压输入到栅极的第7MIS晶体管来构成。