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CN1208628C - 可编程参数双态测试数字cmos的装置和方法 - Google Patents

可编程参数双态测试数字cmos的装置和方法 Download PDF

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Abstract

一种包括双向在内I/O的参数测试电路，包含将I/O连接到单个测试链路的逻辑电路(100)。一脉冲向下移动加给该链路，以测试输入缓冲器(132、134、142、146)和输出缓冲器(136、138、144、148)的开关电平。该测试电路的特点是具有将双向的(192-194，196-198)程编为输入端(测试模式1)或输出端(测试模式2)的能力，这样使它的输入和输出缓冲器可被测试。可通过写入外部存取的数据寄存器方便地选择这种测试模式。

Description

可编程参数双态测试数字CMOS的装置和方法
技术领域
一般地说，本发明涉及数字CMOS器件领域，确切地说，涉及校验集成电路I/O驱动器的电参数的方法和装置。
背景技术
虽然在安装到印制电路板之前，可能对集成电路(IC)已进行了全面测试，但通常在安装时还需对电路板测试，以检验集成电路(IC)不受损坏。例如，由于静电放电可能损坏耦接到输入/输出焊盘的驱动器(缓冲器)，为确保I/O焊盘上没有短路或开路，同样需要测试电路板。
一般而言，单根电源总线向所有的I/O驱动器供电。因此，测试各驱动器之间的电源分配是重要的，以保证它们按要求分配。在进行上述测定中，参数测试是一项必不可少的测试项目。在参数测试中，测试安装在逻辑器件周边的外围器件(例如输入和输出缓冲器)的电特性(例如输入和输出电流特性)。
测试这些故障的已知方法通常包括对测试用状态提供一组复杂的、费时的、以获得焊盘逻辑的图案，例如已知有通过集成电路器件为测试目的提供串行扫描通路。经由串行扫描通路传送经仔细设计的数字序列来测试逻辑功能。另外一些方法要求额外增加把器件接入测试方法的外部引脚。这种方法浪费引脚，这是因为这些测试通常仅仅在器件制造过程中发生或者偶尔进行这些测试。
针对这一问题，已研究出边界扫描技术，一种能够边界扫描的器件有如下构造：IC芯片的外围单元区含有用于测试的存储电路，每个存储电路连接与外部端口连接的信号线，存储电路彼此连接，组成一个移位寄存器，该移位寄存器充当测试机构，用这种IC芯片安装在电路板上，通过利用该测试机构来完成功能测试。每个IC芯片均有一个数据输入端，一个数据输出端，一个测试控制端，连接IC芯片的各端以便完成所需的测试，测试所用数据被串行输入IC芯片的数据输入端，由控制信号控制串行移位操作并且经数据输出端串行输出。用这种方法，数据可写入存储电路并可从存储电路读出，换句话说，测试数据的串行移位操作允许每个IC芯片单独测试。然而，装有边界扫描电路的器件增加了器件的单元成本，更重要地，这种电路消耗大量的硅材。
佩特(Pater)等人的美国专利5,764,079号揭示了一种可编程序逻辑设备，该设备具有观察和控制埋层内部节点的逻辑状态的能力。惠特塞尔(Whetsel)的美国专利5,706,296号揭示了一种在输入/输出终端上使用的扫描单元，它包括用于存储从测试数据通路来的存储器电路，以及一连接到存储器电路的锁存电路，用于接收和可选择地锁存存储在存储器电路的测试数据。此外，小莫特(Mote Jr)的美国专利5,648,973号揭示了一种使用JTAG切换IC芯片的输出引脚的方法。
因此，需要一种无需复杂的测试图案在电路板上测试IC焊盘上的I/O驱动器的测试方法。需要在测试机上几个测试向量内提供参数测试，用最少的IC硅材的需要量来提供这种测试是所合乎需要的，亦需要提供一种I/O焊盘测试方案而不必规定芯片上的额外的专用引脚。
发明概述
具有参数测试能力的IC器件含有核心逻辑电路、输入和输出驱动器，与核心逻辑电路每个输入端有关联的耦连电路以及与核心逻辑电路每个输出端有关联的选择器电路，每个耦连电路和选择器电路均有第一和第二输入端和一个输出端，核心逻辑电路的各输入端耦连到与该输入端有关联的耦连电路的第一输入端，核心逻辑电路的各输出端耦连到与该输出端关联的选择器电路的第一输入端，连接耦连和选择器电路组成一个测试链路，即每个耦连电路的输出馈入另一个耦连电路的第二输入端或者选择器电路的第二输入端，并且每个选择器电路的第二输入端耦连到另一个选择器电路的第二输入端或者耦连电路的第二输入端。
附图说明
图1表示本发明电路的一较佳实施例。
图2是置于测试模式的数据寄存器。
图3表示另一种置于测试模式的方案。
图4表示另一种测试链路中耦接双向部分的方案。
图5和图6说明本发明的电路与I/O焊盘的排列无关。
实现本发明的最好方式
参考图1示意性所示的本发明较佳实施例电路，数字集成电路(IC)器件含有一个核心逻辑电路100，该电路有多根I/O线。包括“纯”输入线172和174(只是输入线)，“纯”输出线182和184(只是输出线)和双向部分，每个双向部分均由一组线组成，例如一根输入线192、一根输出线194和一根输出启动线193。图1示出了第二组双向线196-198。当然，应说明的是，图1只是说明一个象征性IC器件的例子，实际器件的I/O线要比图1示出的I/O线多得多，同样未表示出。但认为存在的有诸如电源线和接地线等实用性线。
只是输入线172和174分别耦接到输入驱动器(缓冲器)132和134，输入驱动器(缓冲器)132和134依次耦接到输入焊区112和114。只是输出线182和184分别耦接到多路复用器162和164的“0”输入端，162和164的输出分别耦接到输出驱动器(缓冲器)136和138，136和138的输出分别耦接到输出焊盘120和122。
对于双向线组192-194，输入线192耦接到输入驱动器142，其输入耦接到焊盘116，输出线194耦接到多路复用器(选择器)152的“0”输入端，152的输出耦接到输出驱动器144，该驱动器输出也耦接到焊盘116，输出启动线193耦接到选择器154的“0”输入端，154的输出耦接到输出缓冲器144的输出启动线。
对于双向线组196-198，输入线196耦接到输入驱动器146，146的输入耦接到焊盘118，输出线198耦接到多路复用器156的“0”输入端，156的输出耦接到输出驱动器148，该驱动器148的输出也耦接到焊盘118，输出启动线197耦接到多路复用器158的“0”输入端，158的输出耦接到输出缓冲器148的输出启动线。
多个“与非”门102-108与只是输入线172和174关联并和双向线组192-194和196-198的输入线192-196关联。“与非”门102的第一输入端耦接到输入线172，同样，“与非”门104的第一输入端耦接到输入线174，“与非”门106和108的第一输入端分别耦接到双向线部分的输入线192和196。
每一个“与非”门的输出耦接到邻近“与非”门的输入。于是，“与非”门102的输出耦接到“与非”门104的第二输入端；“与非”门104的输出耦接到“与非”门106的第二输入端；“与非”门106的输出耦接到“与非”门108的第二输入端；“与非”门108耦接到多路复用器162和164的第二输入端。回过来看“与非”门104，可见它的输出同样耦接到多路复用器152的第二输入端，而“与非”门106的输出亦耦接到多路复用器156的第二输入端。
完善图1的讨论，每个多路复用器152-164均由测试控制线T1控制。另外，多路复用器154和158的“1”输入端接到第二测试控制线T2。
测试控制信号T1和T2的出处参见图2进行讨论，在核心逻辑电路100中装有一个n-位寄存器200，通过在地址线206上设定寄存器的地址用常规方法存取。寄存器200的0位和1位分别连接到控制线T2和T1，通过在数据线208上设定适当的数据并写入寄存器200用常规法按需要简单地置位和复位，上述动作是通过认定芯片选择(CS)引脚202和写(WR)引脚204完成的。复位芯片将清除寄存器使器件进入正常工作模式。
参见图3，示出了设置控制线T1和T2的另一方法，由图可见，二个输入焊盘302和304分别接到锁存器312和314，锁存器312和314的输出是控制线T1和T2。第三输入焊盘306接到锁存器的时钟输入端。如图所示，通过复位引脚332和334可分别复位锁存器312和314。如果在芯片上将焊盘302、304和306制成下拉式焊盘，就不必将焊盘焊到芯片封装上，通过在焊盘302和304上设置所需的逻辑电平来设置控制信号T1和T2，并认定焊盘306将数据锁存到信号线T1和T2。图3所示的另一种实施例表明：可用其他方法产生信号T1和T2，其中直接用为特定半导体器件所规定的I/O焊盘设置控制线T1和T2。基于下述事实优选图2的实施例对下述情况最佳，即寄存器存取机构通常是核心逻辑电路功能的一部分，因此对提供一种产生控制信号T1和T2的方法，该结构是适合的。
参见图4，示出了按本发明构造双向线组的另一实施例。图4表示图1有关双向线组192-194的部分，用同样参考号来标识共同的电路元件。图4额外增加一个多路复用器(选择器)402，该选择器的“0”输入耦接到“与非”门106的输出，而选择器的“1”输入接收前面的“与非”门的输出(未示出)。多路复用器的选择器输入端接到T2信号线。虽然图4所示的实施例会按本发明工作，但图1实施例中所示的电路最佳，因为它耗费较少的硅材。图4实施例要额外增加一个多路复用器，反之图1电路无需增加一个多路复用器。
讨论将转到按本发明的图1电路的工作。首先，当T1和T2控制线没有信号时，器件出现正常工作。在该较佳实施例中，通过向寄存器200写入适当的位值即可实现器件正常工作。在正常工作模式，双向线部分的输出线194和198经由多路复用器152和156分别耦接输出驱动器144和148。同样，经由多路复用器162和164将输出驱动器136和138耦接到只是输出线182和184。
当需要双态测试焊盘时，相应地设置T1和T2控制线，有二种测试模式：在测试模式1中，对双向焊盘116和118编程，使其起到输入焊盘的作用，通过接入信号T1和T2来达到上述目的。接入信号T1不影响输入驱动器132和134。但是输出驱动器136和138从核心逻辑电路100的输出线182和184断开，分别耦接到多路复用器162和164的“1”输入端。双向线部分的输出驱动器144和148从输出线194和198断开，分别耦接到多路复用器152和156的“1”输入端。同样，驱动器144和148的输出启动端经由多路复用器154和158耦接到T2信号线。但是，在测试模式1因为未接入T2信号，驱动器144和148输出是三态的。因此，在测试模式1使双向部分成为输入端。
在测试模式2中，对双向焊盘116和118编程，使其起到输出焊盘作用。通过接入信号T1和不接入信号T2来实现上述目的，接入信号T1的作用如前所述，不接入信号T2对双向焊盘的驱动器144和148的启动输出端经由各自的多路复用器154和158产生附加影响。于是，不管多路复用器152和156的“1”输入端处于什么状态，此时“与非”门104和106的输出经由驱动器144和148分别被驱动到焊盘116和118。因此，在测试模式2该双向部分成为输出端。
通过选择所需要的上述测试模式(模式1和模式2)开始实施按本发明的焊盘的参数双态测试。接着，将单个低电平脉冲加到如图1所示的在测试链路顶上的输入焊盘上。于是，当第一个输入焊盘接入L0时，其他所有输入焊盘(若用测试模式1，包括双向部分)接入HI。脉冲将向测试链路下面传送，沿传送路径由各“与非”门延迟并最终达到输出焊盘。对每个输入焊盘均重复上述过程，其中向下一个输入焊盘施加低电平脉冲，结果将测试每个输入驱动器的开关电平(Vil和Vih)并将切换输出驱动器的开关电平(Vol和Voh)。
如上所述，测试链路必须由纯输入(只是输入)焊盘开始，当然，在测试链路的起始端有一个纯输出(只是输出)焊盘会妨碍该焊盘的参数测试。同样，在测试链路的起始端有一个双向部分会妨碍输出模式(测试模式2)时对该双向焊盘的测试，虽然在输入模式状态(测试模式1)可对这样的焊盘测试，类似的约束发生在链路的终端，换句话说，链路必须用一个纯输出焊盘结束。用一纯输入焊盘结束该链路，则该焊盘不能被测试，同样，用一个双向焊盘结束链路，在测试模式1状态下不能对该焊盘测试，尽管在测试模式2时可对该焊盘测试。最后，需说明的是本发明的电路在链路开始和结束之间允许焊盘的任何次序排列，这一点在图5和图6的实施例中进行说明。
图5和图6表明：可用纯输入焊盘和纯输出焊盘散置双向焊盘，也表明，纯输出焊盘不必聚集在链路的终端，相反的，纯输入焊盘不必聚集在链路的始端，这种次序安排的自由性允许被制作的逻辑电路的设计不受人为限制，通常由参数测试要求强制施加这种人为限制。可以用任何次序安排I/O焊盘，这样便于包含核心逻辑电路的各功能块的设计。只要求链路以纯输入焊盘开始和以纯输出焊盘结束。甚至这一限制也可解开以允许将双向焊盘放在链路之前或者放在终端，只要记住居前的双向焊盘不能作为输出端测试，居尾的双向焊盘不能作为输入端测试。
本发明另一优点是只需几个向量即可充分测试所有的输入/输出焊盘的开关电平。事实上，只需要与输入焊盘数相同的向量。此外，可由该方案测试双向焊盘的输入和输出驱动器，利用一种可寻址的设置测试控制信号T1和T2，用数据寄存器可避免额外增加测试模式引脚，否则将消耗大量硅材，可通过写入寄存器方便地选择测试模式。

Claims (11)

1、一种适用于测试集成电路的输入和输出电路的测试电路，该集成电路包含纯输入线路、纯输出线路和双向线路组，每个双向线路组包含一个输入线路，一个输出线路和一个输出启动线路，其特征在于，所述测试电路包含：
多个第一耦连电路，每个第一耦连电路与一条纯输入线路相关联，每个第一耦连电路具有第一输入端，第二输入端和一个输出端，各第一耦连电路的第一输入端接到它关联的纯输入线路；
多个第一选择器电路，每个第一选择器电路与一条纯输出线路相关联，每个第一选择器电路具有第一和第二输入端，一个输出端和一个控制输入端，控制输入端选择性地将输出端与第一输入端或者第二输入端相耦接，每个第一选择器电路的第一输入端接到它关联的纯输出线路；
多个第二耦连电路，每个第二耦连电路与一双向线路组关联，每个第二耦连电路具有第一输入端和第二输入端和一个输出端，每个第二耦连电路的第一输入端接到它关联的双向线路组的输入线路；和
多个第二选择器电路，每个第二选择器电路与一双向线路组相关联，每个第二选择器电路具有第一和第二输入端，一个输出端和一个控制输入端，控制输入端有选择地将输出端耦接到第一输入端或者第二输入端，每个第二选择器电路的第一输入端接到它关联的双向线路组的输出线路；和
一根耦接到各个第一和第二选择器电路的控制输入端的测试选择信号线路；
将上述所有耦连电路和选择器电路组成单个测试链路，其中测试链路的开始电路是第一耦连电路之一，其中第一和第二耦连电路的输出各耦接到耦连电路之一或选择器电路之一的第二输入端，其中，第一和第二选择器电路的第二输入端各耦接到耦连电路之一或选择器电路之一的第二输入端，且测试链路的终止电路是第一选择器电路之一。
2、如权利要求1所述的测试电路，其特征在于，进一步包括设定和不设定测试选择信号线路上逻辑状态的装置。
3、如权利要求1所述的测试电路，其特征在于，进一步包括具有多位的数据寄存器，第一位耦接入测试选择信号线路，由此通过将某个数据写入数据寄存器，置位或复位数据寄存器的首位来操作第一和第二选择器电路。
4、如权利要求1所述的测试电路，其特征在于，还包括多个第三选择器电路，每个第三选择器电路均有第一和第二输入端，一个输出端和一个控制输入端，控制输入有选择地将输出端耦接到第一输入端或第二输入端，每个第三选择器电路均与双向线路组之一关联，每个第三选择器电路第一输入端接到与它相关联的双向线组的输出启动线，每个第三选择器电路的控制输入端接到测试选择线路；测试电路还有一根与各个第三选择器的第二输入端耦接的第二测试选择信号线路。
5、如权利要求4所述的测试电路，其特征在于，还包括设定和不设定测试选择信号线路上逻辑值的第一装置和设定和不设定第二测试选择信号线路上逻辑值的第二装置。
6、如权利要求4所述的测试电路，其特征在于，还包括具有多位的数据寄存器，第一位耦接到测试选择信号线路，第二位耦接到第二测试选择信号线路，由此通过向数据寄存器写入某个数据，以置位或复位数据寄存器的第一位和第二位来操作选择器电路。
7、如权利要求1所述的测试电路，其特征在于，其中开始电路的第二输入端被耦接到电源线路。
8、一种数字集成电路器件，具有逻辑电路，便于其中I/O缓冲器的参数测试，其特征在于，所述数字集成电路器件包含：
多个输入焊盘，输出焊盘和双向焊盘；
多个输入缓冲器，每个缓冲器均有一个与输入焊盘之一或者双向焊盘之一连接的输入端，另外还有一个输出端；
多个第一输出缓冲器，每个第一缓冲器均有一个与输出焊盘之一连接的输出端，另外还有一个输入端；
多个第二输出缓冲器，每个第二缓冲器均有一个与双向焊盘之一连接的输出端，另外还有一个输入端和一个输出启动端；
耦连到输出启动端设定第二输出缓冲器中所选择缓冲器上启动信号的启动装置；
有多个核心输入和输出端的核心逻辑电路，每个核心输入端与输入缓冲器之一的输出端相连接；
多个耦连电路，每个耦连电路均有与核心输入端之一相连接的第一输入端，还有第二输入端和输出端；
多个选择器电路，每个选择器电路均有第一输入端，第二输入端和输出端，还有选择器输入端，该输入端控制第一输入端或者第二输入端与输出端相连接，每个选择器电路的第一输入端与核心输出端之一相连接，其输出端接到第一输出缓冲器之一或者第二输出缓冲器之一的输入端；以及
设定选择器信号的电路装置，该装置有与每个选择器电路的选择器输入端相连接的输出端；
连接耦连电路和选择器电路组成单个链路，链路的开始电路是一个耦连电路，链路的最后一个电路是一个选择器电路，其中每个耦连电路的输出端接到另一个耦连电路或者选择器电路之一的第二输入端，其中，每个选择器电路的第二输入端接到另一个选择器电路或者耦连电路之一的第二输入端。
9、如权利要求8所述的数字集成电路器件，其特征在于，其中所述电路装置是一个可寻址的数据寄存器，该寄存器至少有一位，被耦接到各个选择器电路的选择器输入端。
10、如权利要求8所述的数字集成电路器件，其特征在于，其中，链路的开始电路的第二输入端与电源线路相连接。
11、如权利要求8所述的数字集成电路器件，其特征在于，其中，启动装置包含多个来自核心的控制线路，每根控制线均有一个相关联的第二选择器电路，每个第二选择器电路均有第一和第二输入端，输出端和选择器端；其中，每个第二选择器电路的第一输入端接到输出启动线之一，选择器端接到电路装置的输出端，输出端接到第二输出缓冲器之一的输出启动端；数字集成电路器件还包括设定第二选择器信号的第二电路装置，该第二电路装置有一个接到各个第二选择器电路的第二输入端的输出端。
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