CN120564564A - 像素电路、像素电路的驱动方法、显示面板以及显示装置 - Google Patents

Abstract

本申请提供了一种像素电路、像素电路的驱动方法、显示面板和显示装置，该像素电路包括驱动晶体管、第一晶体管、第二晶体管，驱动晶体管的一端用于与发光元件串联，该驱动晶体管用于控制发光元件的驱动电流；第一晶体管的第一端与第一初始化电压连接，第一初始化电压用于初始化发光元件的阳极，第一晶体管的第二端与发光元件的阳极连接；第二晶体管的第一端与第二初始化电压连接，第二初始化电压用于初始化驱动晶体管的源极和漏极，第一晶体管的第三端和第二晶体管的第三端分别与不同的控制信号连接。本申请实施例提供的像素电路、像素电路的驱动方法、显示面板和显示装置，能够提升显示屏的显示画质。

Description

像素电路、像素电路的驱动方法、显示面板以及显示装置

技术领域

本申请涉及显示技术领域，具体涉及一种像素电路、像素电路的驱动方法、显示面板以及显示装置。

背景技术

像素电路是显示面板的重要组成部分，像素电路中通常包括晶体管和电容等器件，目前主流的像素电路包括7T(transistor)1C(capacity)和8T1C，其中，8T1C因其显示画质更优而被广泛应用。

部分8T1C像素电路引入了开态偏置应力(on-bias stress，OBS)信号，能够减少低刷新率下显示屏的闪烁现象，且能够改善运动画面的拖影现象。但是，控制OBS过程的晶体管通常与其他晶体管采用相同的控制信号控制，例如与阳极复位晶体管采用相同的控制信号控制。进而，阳极复位与OBS过程中控制信号的频率相同，并且，为减轻驱动晶体管的迟滞现象，使得显示屏刷新在1Hz时不发生闪烁，控制信号的频率通常设置为高频，如360Hz。

阳极复位信号采用与OBS过程相同的360Hz频率的信号容易影响显示画质，例如，容易在低亮低灰阶画面下，产生三分屏问题，也就是在屏幕1/3或者2/3处出现黑带；又例如，在同样的亮度下，屏幕亮度的均匀性较差；再例如，在可靠性分析(reliabilityanalysis，RA)后，屏幕容易具有发绿现象。因此，必要提供一种像素电路以提升显示屏的显示画质。

发明内容

本申请提供一种像素电路、像素电路的驱动方法、显示面板以及显示装置，能够提升显示屏的显示画质。

第一方面，提供了一种像素电路，包括：驱动晶体管、第一晶体管、第二晶体管，所述驱动晶体管的一端用于与发光元件串联，所述驱动晶体管用于控制所述发光元件的驱动电流；所述第一晶体管的第一端与第一初始化电压连接，所述第一初始化电压用于初始化所述发光元件的阳极，所述第一晶体管的第二端与所述发光元件的阳极连接；所述第二晶体管的第一端与第二初始化电压连接，所述第二初始化电压用于初始化所述驱动晶体管的源极和漏极，所述第一晶体管的第三端和所述第二晶体管的第三端分别与不同的控制信号连接。

在本申请提供的实施例中，第一晶体管为用于初始化发光元件的阳极的晶体管，第二晶体管为用于初始化驱动晶体管的源漏极的晶体管，第一晶体管的第三端和第二晶体管的第三端分别由不同的控制信号控制，能够便于对阳极复位阶段和开态偏置应力OBS阶段分别采用不同频率的控制信号，改善因阳极复位负载波动引起的分屏问题，且能够改善显示屏的显示均匀性，改善显示屏在可靠性分析后的发绿问题，提升显示屏的显示画质。

结合第一方面，在第一方面的某些实现方式中，所述第二晶体管的第二端与所述驱动晶体管的第二端连接，或者，所述第二晶体管的第二端与所述驱动晶体管的第一端连接。

结合第一方面，在第一方面的某些实现方式中，所述像素电路还包括第三晶体管和第四晶体管，所述第三晶体管连接在所述驱动晶体管的第二端和第三端之间，所述第四晶体管的第一端与第三初始化电压连接，所述第三初始化电压用于初始化所述驱动晶体管的栅极，所述第四晶体管的第二端与所述驱动晶体管的第二端连接；所述第三晶体管和所述第四晶体管由相同的扫描驱动电路控制，且所述第三晶体管的第三端所连接的控制信号与所述第四晶体管的第三端所连接的控制信号之间具有相位差。

在本申请提供的实施例中，第三晶体管和第四晶体管由同一扫描驱动电路控制，能够节省扫描驱动电路，实现电子设备窄边框的效果。

结合第一方面，在第一方面的某些实现方式中，所述第三晶体管和所述第四晶体管的驱动频率与所述像素电路对应的显示面板的刷新率相同。

在本申请提供的实施例中，第三晶体管和第四晶体管的驱动频率与像素电路对应的显示面板的刷新率相同，显示面板每刷新一次，该像素电路进行一次栅极复位，以清除上一帧刷新后驱动晶体管的栅极电荷，使得当前帧的显示不受上一帧的影响，提升显示屏的显示质量。

结合第一方面，在第一方面的某些实现方式中，所述像素电路还包括第四晶体管，所述第四晶体管的第一端与第三初始化电压连接，所述第三初始化电压用于初始化所述驱动晶体管的栅极，所述第四晶体管的第二端与所述驱动晶体管的第二端连接，所述第一晶体管的第三端与所述第四晶体管的第三端连接，且所述第一晶体管的第三端和所述第四晶体管的第三端与相同的控制信号连接。

在本申请提供的实施例中，第一晶体管的第三端和第四晶体管的第三端与相同的控制信号连接，也就是可以由同一扫描驱动电路控制，能够节省扫描驱动电路，实现电子设备的窄边框。

结合第一方面，在第一方面的某些实现方式中，所述第一晶体管和所述第四晶体管的驱动频率为1～120Hz。

在本申请提供的实施例中，第一晶体管和第四晶体管的驱动频率为1～120Hz，能够改善显示屏的三分屏问题，改善显示屏的显示均匀性，且能够改善可靠性分析后的发绿现象，提升显示画质。

结合第一方面，在第一方面的某些实现方式中，所述第二初始化电压的大小在刷新周期内动态变化。

在本申请提供的实施例中，第二初始化电压的大小动态变化，能够降低像素电路的功耗，且能够减少显示屏的闪烁问题，提升显示质量。

结合第一方面，在第一方面的某些实现方式中，所述第二晶体管的驱动频率为第一刷新率的整数倍，所述第一刷新率为所述像素电路对应的显示面板的最大刷新率。

在本申请提供的实施例中，第二晶体管的驱动频率为第一刷新率的整数倍，能够减少显示屏在低刷新率下的闪烁问题。

结合第一方面，在第一方面的某些实现方式中，所述像素电路还包括第五晶体管，所述第五晶体管的第一端与数据电压连接，所述第五晶体管的第二端与所述驱动晶体管的第一端连接。

结合第一方面，在第一方面的某些实现方式中，所述像素电路还包括第一发射晶体管和第二发射晶体管，所述第一发射晶体管和所述第二发射晶体管与所述发光元件串联。

结合第一方面，在第一方面的某些实现方式中，所述第一晶体管为低温多晶氧化物薄膜晶体管。

在本申请提供的实施例中，第一晶体管为低温多晶氧化物薄膜晶体管，能够有利于阳极复位电压的写入。

结合第一方面，在第一方面的某些实现方式中，所述驱动晶体管为低温多晶硅薄膜晶体管。

第二方面，提供了一种像素电路的驱动方法，所述驱动方法用于驱动如第一方面或者第一方面的任意一种实现方式所述的像素电路，所述驱动方法包括第一阶段、第二阶段、第三阶段、第四阶段和第五阶段，在所述第一阶段中，所述第一晶体管打开，所述第一初始化电压写入所述发光元件的阳极，对所述发光元件的阳极进行复位；在所述第二阶段中，所述第三晶体管和所述第四晶体管打开，所述第三初始化电压依次经过所述第四晶体管和所述第三晶体管写入所述驱动晶体管的第三端，对所述驱动晶体管的栅极进行复位；在所述第三阶段中，所述第五晶体管和所述第三晶体管打开，数据电压依次经过所述第五晶体管、所述驱动晶体管和所述第三晶体管写入所述驱动晶体管的栅极，对所述驱动晶体管进行阈值电压补偿，并将所述数据电压存储于所述电容器中；在所述第四阶段中，所述第二晶体管打开，所述第二初始化电压经过所述第二晶体管写入所述驱动晶体管，对所述驱动晶体管的源极和漏极进行复位；在所述第五阶段中，所述第一发射晶体管和所述第二发射晶体管打开，所述发光元件发光。

结合第二方面，在第二方面的某些实现方式中，在所述第一阶段之前，所述驱动方法还包括第六阶段，在所述第六阶段，所述第二晶体管打开，所述第二初始化电压经过所述第二晶体管写入所述驱动晶体管，对所述驱动晶体管的源极和漏极进行复位。

第三方面，提供了一种显示面板，包括多个如第一方面或者第一方面中任意一种可能的实现方式所述的像素电路以及发光元件，所述像素电路用于驱动所述发光元件发光。

第四方面，提供了一种显示屏，包括如第三方面所述的显示面板。

第五方面，提供了一种显示装置，包括如第三方面所述的显示面板和电路，所述电路用于向所述显示面板提供需要的控制信号。

附图说明

图1是本申请实施例提供的一种像素电路图；

图2是本申请实施例提供的一种像素电路图；

图3是本申请实施例提供的一种驱动时序图；

图4是本申请实施例提供的一种驱动时序图；

图5是本申请实施例提供的一种像素电路图；

图6是本申请实施例提供的一种像素电路图；

图7是本申请实施例提供的一种驱动时序图；

图8是本申请实施例提供的一种驱动时序图；

图9是本申请实施例提供的一种显示装置结构示意图。

具体实施方式

下面将结合附图，对本申请中的技术方案进行描述。

在本说明书中描述的参考“一个实施例”或“一些实施例”等意味着在本申请的一个或多个实施例中包括结合该实施例描述的特定特征、结构或特点。由此，在本说明书中的不同之处出现的语句“在一个实施例中”、“在一些实施例中”、“在其他一些实施例中”、“在另外一些实施例中”等不是必然都参考相同的实施例，而是意味着“一个或多个但不是所有的实施例”，除非是以其他方式另外特别强调。

在本申请的各个实施例中，第一、第二等只是为了表示多个对象是不同的。例如第一晶体管和第二晶体管只是为了表示出不同的晶体管。而不应该对晶体管的本身和数量等产生任何影响，上述的第一、第二等不应该对本申请的实施例造成任何限制。

术语“包括”、“包含”、“具有”及它们的变形都意味着“包括但不限于”，除非是以其他方式另外特别强调。

图1为本申请实施例提供的一种像素电路图，该像素电路可以包括驱动晶体管T8、第一晶体管T1和第二晶体管T2。

该驱动晶体管T8可以与发光元件D串联，且该驱动晶体管T8可以与发光元件D直接连接，也可以间接连接，例如该驱动晶体管T8的第二端可以与发光元件D直接连接，或者该驱动晶体管T8的第二端与发光元件D之间连接有其他晶体管。该驱动晶体管T8可以用于控制发光的驱动电流，也就是可以用于控制从电源端VDD出发，流过发光元件D到达电源端VSS的电流的大小。

该发光元件D可以为发光二极管(light emitting diode，LED)或者有机发光二极管(organic light emitting diode，OLED)等发光器件，该发光元件D可以在电流驱动下发光，本申请对发光元件D的类型不做限定。

该第一晶体管T1的第一端可以与第一初始化线连接，该第一晶体管T1的第二端可以与发光元件D的阳极连接，该第一初始化线可以用于向第一晶体管T1的第一端输入第一初始化电压VINIT1，该第一初始化电压VINIT1可以用于控制该像素电路的阳极复位过程，也就是用于初始化发光元件D的阳极。示例性地，该第一初始化电压VINIT1可以为0V，也可以为-1V、-2V、-3V等负电压，该第一初始化电压VINIT1可以为动态变化的电压。

本申请提供的实施例中，晶体管的第一端可以为该晶体管的源极端子，晶体管的第二端可以为该晶体管的漏极端子，晶体管的第三端可以为该晶体管的栅极端子，晶体管的第一端与第二端也可以进行互换，将晶体管的源极端子作为漏极端子使用，将晶体管的漏极端子作为源极端子使用。

该第二晶体管T2的第一端可以与第二初始化线连接，该第二初始化线用于向该第二晶体管T2的第一端输入第二初始化电压VINIT2，该第二晶体管T2的第二端可以与驱动晶体管T8的第二端连接，该第二初始化电压VINIT2可以用于控制开态偏置应力(on-biasstress，OBS)过程，或者说，该第二初始化电压VINIT2可以初始化驱动晶体管T8的源极和漏极。该像素电路包括第二晶体管T2且第二晶体管与VINIT2连接，能够减轻驱动晶体管T8的迟滞现象，并改善运动画面第一帧响应，改善拖影问题。

该第二晶体管T2的第三端与第一晶体管T1的第三端可以分别与不同的控制信号连接，例如，该第一晶体管T1的第三端可以与S3N信号连接，该S3N信号可以控制第一晶体管T1的通断，该第二晶体管T2的第三端可以与S4N信号连接，该S4N信号可以控制第二晶体管T2的通断。

本申请提供的实施例中，第一晶体管T1的第三端和第二晶体管T2的第三端分别与不同的控制信号连接，能够通过不同的控制信号来控制两个晶体管的通断，进而，阳极复位过程的驱动频率无需与OBS过程的驱动频率相同，能够便于降低阳极复位过程的频率，提升显示屏的显示画质。缓解因阳极复位频率较高而带来的分屏问题，提高屏幕的显示均匀性，并改善RA后的发绿现象。显示均匀性包括亮度均匀性和色度均匀性，亮度不均匀现象体现在显示屏上就是屏幕的明暗差异，当显示纯白色画面时，屏幕各处的明暗差异越大，屏幕的亮度均匀性越差，屏幕的品质也越低；色度不均匀现象体现在显示画面上具有颜色偏差，不同颜色显示不均匀；该发绿现象也就是显示屏在RA测试后，显示纯白画面时，画面并不是纯白，而是偏绿色的现象。

由于第二晶体管T2的第三端和第一晶体管T1的第三端分别与不同的控制信号连接，该第二晶体管T2的驱动频率与第一晶体管T1的驱动频率可以不同，或者说，S4N信号与S3N信号的频率可以不同。

在一些实施例中，该第一晶体管T1的驱动频率可以为1～120Hz。示例性地，该第一晶体管T1的驱动频率可以为1Hz、2Hz、30Hz、60Hz、120Hz等。该第一晶体管T1的驱动频率为120Hz，能够有效改善显示屏的显示画质，改善显示屏的分屏问题，提高显示屏的显示均匀性，并改善显示屏RA的发绿问题。

在一些实施例中，该第二晶体管T2的驱动频率可以为第一刷新率的整数倍，该第一刷新率可以为该像素电路对应的显示面板的最大刷新率。示例性地，显示面板的最大刷新率可以为120Hz，则该第二晶体管T2的驱动频率可以为120Hz、240Hz、360Hz、480Hz、600Hz或者720Hz等频率。

在一些实施例中，该第二初始化电压VINIT2可以为在刷新周期内动态变化的电压。示例性地，该第二初始化电压VINIT2在刷新周期内可以在6～7V范围内动态变化。

在一些实施例中，该像素电路还可以包括第三晶体管T3和第四晶体管T4，该第三晶体管T3可以连接在驱动晶体管T8的第二端和第三端之间，或者说，该第三晶体管T3的第一端可以与驱动晶体管T8的第三端连接，第三晶体管T3的第二端可以与驱动晶体管T8的第二端连接。该第四晶体管T4的第一端可以与第三初始化线连接，该第四晶体管T4的第二端可以与驱动晶体管T8的第二端连接，该第三初始化线可以用于向第四晶体管T4的第一端输入第三初始化电压VINIT3，该第三初始化电压VINIT3可以用于控制栅极复位过程，也就是可以用于初始化驱动晶体管T8的栅极。该第三晶体管T3和第四晶体管T4可以由相同的扫描驱动电路连接，或者说可以由相同的栅驱动阵列(gate driven on array，GOA)电路连接，且该第三晶体管T3的第三端和第四晶体管T4的第三端所连接的控制信号之间具有相位差。

示例性地，该第三晶体管T3的第三端和第四晶体管T4的第三端可以与同一GOA电路的不同输出端口连接，GOA电路逐行输出控制信号，使得第三晶体管T3和第四晶体管T4可以在不同的时刻开启或关闭。例如可以使得第三晶体管T3先开启，在GOA电路运行至K级后，第四晶体管T4开启，也就是说，该第三晶体管T3的第三端连接的控制信号与第四晶体管T4的第三端连接的控制信号的相位差可以相差K级。该第三晶体管T3的第三端所连接的控制信号可以记为S2N，第四晶体管T4的第三端所连接的控制信号可以记为S2N(N+K)。

该第三晶体管T3和第四晶体管T4由相同的GOA电路控制，能够节省GOA驱动电路，实现电子设备的窄边框，减小电子设备的体积。

在该第三晶体管T3和第四晶体管T4共用GOA电路时，该第三晶体管T3的驱动频率可以与第四晶体管T4的驱动频率相同，且该第三晶体管T3和第四晶体管T4的驱动频率可以与像素电路对应的显示面板的刷新率相同。例如，在该像素电路对应的显示面板的刷新率为120Hz时，该第三晶体管T3和第四晶体管T4的驱动频率也可以为120Hz。

该第三晶体管T3和第四晶体管T4的驱动频率与显示面板的刷新率相同，也就是显示屏每刷新一次，该像素电路进行一次栅极复位，能够提高显示屏的显示质量。

该像素电路还可以包括数据加载晶体管T5，该数据加载晶体管T5也可以称为第五晶体管T5。该数据加载晶体管T5的第一端可以与数据电压线连接，该数据电压线可以用于向该数据加载晶体管T5输入数据(DATA)电压，该数据电压可以用于控制发光元件D的发光亮度。该数据加载晶体管T5的第二端可以与驱动晶体管T8的第一端连接，该数据加载晶体管T5可以由S1N信号控制，也就是说，该数据加载晶体管T5的第三端可以与控制信号S1N连接，该控制信号S1N可以控制该像素电路的数据写入过程。

该像素电路还可以包括第一发射晶体管T6和第二发射晶体管T7，该第一发射晶体管T6和第二发射晶体管T7可以与发光元件D串联。例如，该第一发射晶体管T6的第一端可以与电源电压VDD连接，该第一发射晶体管T6的第二端可以与驱动晶体管T8的第一端连接，该第二发射晶体管T7的第一端可以与驱动晶体管T8的第二端连接，该第二发射晶体管T7的第二端可以与发光元件D的阳极连接。该第一发射晶体管T6和第二发射晶体管T7可以由同一控制信号控制，也就是可以由发光控制信号EM控制，或者说，该第一发射晶体管T6的第三端和第二发射晶体管T7的第三端均可以与发光控制信号EM连接。

该像素电路还可以包括电容C，该电容C的一端可以与电源电压VDD连接，另一端可以与驱动晶体管T8的第三端连接，该电容C可以用于存储该驱动晶体管T8的栅极电压。

图1所示的像素电路中，第二晶体管T2连接在驱动晶体管T8的第二端，该第二晶体管T2也可以连接在驱动晶体管T8的第一端，或者说，该第二晶体管T2的第二端可以与驱动晶体管T8的第一端连接，如图2所示。该驱动晶体管T8的第一端和第二端可以相互导通，第二晶体管T2的第二端连接在驱动晶体管T8的第一端和连接在驱动晶体管T8的第二端，均可以将第二初始化电压VINIT2写入驱动晶体管。

在图2所示的示例中，除第二晶体管T2外的其余晶体管的连接方式可以与图1所示的像素电路中的相应晶体管类似，为避免重复，此处不再赘述。

本申请实施例提供的像素电路可以包括上述8个晶体管和1个电容，也可以称为8T1C电路。其中，该第一晶体管T1可以为低温多晶氧化物(low temperaturepolycrystalline oxide，LTPO)晶体管，例如可以为铟镓锌氧化物薄膜晶体管(indiumgallium zinc oxide thin-film transistor，IGZO TFT)，或者也可以为铟锌锡氧化物(IZTO)或铟镓锌锡氧化物(IGZTO)等其他LTPO材料，该第一晶体管T1的类型可以为N型晶体管。该第一晶体管T1为LTPO晶体管，能够有利于阳极复位电压的写入。

该第二晶体管T2可以为低温多晶硅薄膜晶体管(low temperature poly siliconthin-film transistor，LTPS TFT)，该第二晶体管T2的类型可以为P型晶体管。

该第三晶体管T3可以为LTPO晶体管，类型可以为N型晶体管。

该第四晶体管T4可以为LTPO晶体管，类型可以为N型晶体管。

该第三晶体管T3和第四晶体管T4为LTPO，能够减少晶体管的漏电现象，延长电荷的保持时间，缓解数据电压写入后，该第三晶体管T3和第四晶体管T4所在路径上的漏电问题。

该第五晶体管T5可以为LTPS TFT，类型可以为P型晶体管。

该第一发射晶体管T6和第二发射晶体管T7可以为LTPS TFT，类型可以为P型晶体管。

该驱动晶体管T8可以为LTPS TFT，类型可以为P型晶体管。

其中，P型晶体管可以在低电平控制信号的控制下导通，在高电平控制信号的控制下关闭；而N型晶体管可以在高电平控制信号的控制下导通，在低电平控制信号的控制下关闭。

本申请实施例还提供了一种像素电路的驱动方法，将该像素电路的工作时间分为六个阶段，按时序上的先后顺序依次可以包括第一OBS阶段G1、阳极复位阶段G2、栅极复位阶段G3、数据写入和补偿阶段G4、第二OBS阶段G5以及发光阶段G6。图3和图4分别为该像素电路的驱动方法对应的驱动时序图，其中，图3可以为该像素电路在较高的刷新率下的驱动时序图，例如可以为120Hz刷新率下的驱动时序图，图4为该像素电路在较低的刷新率下的驱动时序图，例如可以为1Hz刷新率下的驱动时序图，该图3和图4所示的驱动时序可以应用于上述图1或图2所描述的像素电路中。下面结合图3和图4对本申请实施例提供的像素电路的工作过程进行详细介绍。

第一OBS阶段G1：该第一OBS阶段也可以称为前OBS阶段，在该第一OBS阶段，S4N信号为低电平信号，在S4N信号的控制下，第二晶体管T2打开，第一晶体管T1、第三晶体管T3、第四晶体管T4、第一发射晶体管T6以及第二发射晶体管T7关闭。第二初始化电压VINIT2可以为正电压，电压值例如可以为4V、5V、6V、7V等。

对于图1所示的像素电路，第二初始化电压VINIT2可以从驱动晶体管T8的第二端写入，对于图2所示的像素电路，第二初始化电压VINIT2可以从驱动晶体管T8的第一端写入。OBS阶段也可以称为源漏极复位阶段，也就是对驱动晶体管的源极和漏极进行复位，清除驱动晶体管的源漏极之间的电荷。

像素电路的工作过程包括第一OBS阶段，能够减轻驱动晶体管T8的迟滞现象，使得显示屏在低刷新率下，例如在1Hz的刷新率下不易发生闪烁。并且，在数据写入和补偿阶段之前执行第一OBS阶段，能够减轻迟滞并改善运动画面第一帧响应，改善拖影问题。

阳极复位阶段G2：S3N信号为高电平信号，可以控制第一晶体管T1开启，第一初始化电压VINIT1写入发光元件D的阳极，使得该发光元件D阳极的电荷被清除。该第一初始化电压VINIT1可以为0V、-1V、-2V、-3V或者其它负电压值。

栅极复位阶段G3：S2N信号和S2N(N+K)信号均为高电平信号，第三晶体管T3和第四晶体管T4打开，驱动晶体管T8的第三端被VINIT1电压复位。该VINIT1电压可以为-2V、-3V、-4V、-5V或者其它负电压值。像素电路执行栅极复位阶段G3能够清除驱动晶体管T8第三端在上一帧中的残余电荷，避免上一帧的写入电压影响当前帧的写入电压，继而影响当前帧的显示质量。

数据写入和补偿阶段G4：S1N信号为低电平信号，数据加载晶体管T5打开，S2N(N+K)信号为高电平信号，第三晶体管T3打开，数据电压可以依次经过数据加载晶体管T5、驱动晶体管T8和第三晶体管T3，对驱动晶体管T8的阈值电压进行补偿，直到驱动晶体管T8的阈值电压达到V_DATA+V_th，并且，该数据电压可以写入存储电容C中。

第二OBS阶段G5：S4N信号为低电平信号，第二晶体管T2打开，第一晶体管T1、第三晶体管T3、第四晶体管T4、第一发射晶体管T6以及第二发射晶体管T7关闭，VINIT3电压写入驱动晶体管T8的第二端。

与前OBS阶段类似地，对于图1所示的像素电路，VINIT3电压可以从驱动晶体管T8的第二端写入，对于图2所示的像素电路，VINIT3电压可以从驱动晶体管T8的第一端写入。

发光阶段G6：EM信号为低电平信号，第一发射晶体管T6和第二发射晶体管T7打开，电流从电源端依次经过第一发射晶体管T6、驱动晶体管T8和第二发射晶体管T7流入发光元件D，使得发光元件D发光。

需要说明的是，本申请实施例中，像素电路的工作阶段分为上述6个阶段仅作为示例说明像素电路的工作内容，该像素电路也可以仅包括5个工作阶段，例如，该像素电路也可以不执行第一OBS阶段G1，也就是说，图3所示的驱动时序图中，S4N信号也可以不包括第一OBS阶段G1对应的低电平信号。上述第一OBS阶段G1也就是第六阶段，阳极复位阶段G2也就是第一阶段，栅极复位阶段G3也就是第二阶段，数据写入和补偿阶段G4也就是第三阶段，第二OBS阶段G5也就是第四阶段，发光阶段G6也就是第五阶段。该像素电路的工作阶段中可以包括多个OBS阶段，例如图3所示的，在发光阶段G6之后，该像素电路也可以执行OBS阶段，在消隐帧中，该像素电路也可以执行OBS阶段，以减少该像素电路在整个工作过程中的闪烁问题。

此外，图3所示的控制信号的波形仅作为示例说明该像素电路的工作内容，各晶体管对应的控制信号的波形也可以与图示的不同。例如，图3所示的第一OBS阶段中，S4N信号的下降沿对应的时刻与EM信号的上升沿对应的时刻相同，该S4N信号的下降沿对应的时刻也可以晚于EM信号的上升沿对应的时刻。又例如，图3所示的第一OBS阶段中，S4N信号的上升沿对应的时刻早于阳极复位阶段G2中S3N信号的上升沿对应的时刻，该第一OBS阶段中S4N信号的上升沿对应的时刻也可以与阳极复位阶段G2中S3N信号的上升沿对应的时刻相同。其他信号的波形与上述示例相类似，仅需使得该像素电路能够依次执行该第一OBS阶段G1、阳极复位阶段G2、栅极复位阶段G3、数据写入和补偿阶段G4、第二OBS阶段G5以及发光阶段G6。图3中示意性地标识了刷新帧和消隐帧的时间段，图中刷新帧的结束时间对应的EM信号为低电平，该刷新帧的结束时间也可以与EM信号的上升沿对应的时间相同，也可以与EM信号的下降沿对应的时刻相同，本申请对此不做限定，该刷新帧的持续时间可以根据刷新率确定，且图示的EM信号、S4N信号等控制信号的脉冲时间可以根据实际使用情况进行调节。

在显示面板的刷新率为120Hz时，在刷新周期内刷新帧占据的比例较高，消隐帧占据的比例较低，而显示面板的刷新率为1Hz时，在刷新周期内消隐帧占据的比例较高，刷新帧占据的比例较低，在刷新帧内，有数据写入到像素中，而消隐帧内无数据写入到像素中。在120Hz刷新率下和1Hz刷新率下，S1N信号在每个刷新帧的脉冲时间可以相同，图4所示的驱动时序中，S1N信号对应的阴影部分可以为刷新帧下的S1N信号，也就是图4中S1N信号在t时刻之前的部分，该S1N信号的阴影部分的波形可以与图3所示的驱动时序中S1N信号在刷新帧的波形相同，由于1Hz刷新率下刷新帧的占比较低，图4中的S1N信号以阴影部分进行表示。此外，由于1Hz刷新率下消隐帧占据的比例较高，1Hz刷新率下的S1N信号可以长时间处于高电平信号。类似地，在120Hz刷新率和1Hz刷新率下，S2N信号在每个刷新帧下的脉冲时间也可以相同，图4所示的驱动时序中，S2N信号的阴影部分可以为刷新帧下的S2N信号，该S2N信号的阴影部分的波形可以与图3所示的驱动时序中S2N信号在刷新帧的波形相同，且1Hz刷新率下的S2N信号在消隐帧中可以长时间处于高电平信号。而EM信号、S4N信号、S3N信号在120Hz刷新率下的频率和在1Hz刷新率下的频率可以相同，图4中阴影部分对应的波形可以与图3中各信号的波形相同。

S1N信号、S2N信号等控制信号在1Hz和120Hz刷新率下的脉冲时间相同，也就是数据写入和补偿阶段以及栅极复位阶段等阶段在1Hz和120Hz刷新率下的持续时间相同，能够保证显示屏在1Hz和120Hz下具有相同的显示亮度，减少显示屏的闪烁问题。该S1N信号、S2N信号等控制信号在1Hz和120Hz刷新率下的驱动频率也可以相同，以减少显示屏的闪烁问题。

上述图1和图2所描述的像素电路中，第三晶体管T3与第四晶体管T4由相同的GOA电路控制，本申请提供的实施例中，第三晶体管T3和第四晶体管T4也可以由不同的GOA电路控制，而第一晶体管T1和第四晶体管T4可以由同一GOA电路控制。

如图5所示的像素电路，该第一晶体管T1的第三端可以与第四晶体管T4的第三端连接，且该第一晶体管T1的第三端和第四晶体管T4的第三端可以与相同的控制信号连接，例如可以与控制信号S3N连接。在该示例中，该第一晶体管T1的类型可以与第四晶体管T4的类型相同，例如可以均为N型晶体管，使得S3N信号可以同时控制第一晶体管T1和第四晶体管T4通断。

与图1和图2所描述的像素电路相类似地，该第一晶体管T1的第一端可以与第一初始化电压VINIT1连接，该第一初始化电压VINIT1可以用于初始化发光元件的阳极，第四晶体管T4的第一端与第三初始化电压VINIT3连接，第三初始化电压VINIT3可以用于复位驱动晶体管T8的栅极，该S3N信号可以同时控制该像素电路的阳极复位过程和栅极复位过程。

在该第一晶体管T1和第四晶体管共用GOA电路时，该第一晶体管T1的驱动频率可以为1～120Hz，且该第四晶体管T4的驱动频率也可以为1～120Hz，也就是说，该第一晶体管T1的第三端和第四晶体管T4的第三端所连接的S3N信号的频率可以为1～120Hz。示例性地，该第一晶体管T1的驱动频率可以为120Hz。该第一晶体管T1的驱动频率为1～120Hz，相对于采用360Hz的控制信号频率，能够降低阳极复位频率，以提升显示屏的显示画质，改善显示面板的分屏问题，改善显示屏的显示均匀性，且能够改善RA后的发绿问题。

与图1和图2所示的像素电路相类似地，在第一晶体管T1的第三端与第四晶体管T4的第三端连接时，第二晶体管T2可以连接在驱动晶体管T8的第二端(如图5所示)，也可以连接在驱动晶体管T8的第一端(如图6所示)。

图5和图6中的其他晶体管的连接、类型以及驱动频率等可以与图1和图2所描述的像素电路中的相应晶体管相类似，为避免重复，此处不再赘述。

图7和图8为图5和图6所示的像素电路对应的驱动时序波形图，该图5和图6所示的像素电路与图1和图2所示的像素电路的工作内容相类似，包括第一OBS阶段G1、阳极复位阶段G2、栅极复位阶段G3、数据写入和补偿阶段G4、第二OBS阶段G5以及发光阶段G6，或者也可以不包括第一OBS阶段G1，此处不再一一赘述。其中，由于第一晶体管T1的第三端和第四晶体管T4的第三端连接，且由同一信号控制，第一晶体管T1和第四晶体管T4可以同时开启或断开，阳极复位阶段和栅极复位阶段可以同时执行。

具体地，在S3N信号为高电平信号时，该第一晶体管T1和第四晶体管T4同时打开，由于该第一晶体管T1的第一端与第一初始化电压VINIT1连接，VINIT1电压写入发光元件D的阳极，发光元件D的阳极电荷被清除。在该阶段中，S2N信号也可以为高电平信号，第三晶体管T3打开，第二初始化电压VINIT2可以依次经过第四晶体管T4和第三晶体管T3写入驱动晶体管T8的第三端，对驱动晶体管T8的第三端进行初始化。

与图3和图4所描述的驱动时序波形相类似地，图7所示的驱动时序可以为高刷新率下的驱动时序，例如可以为120Hz刷新率下的驱动时序，图8所示的驱动时序可以为低刷新率下的驱动时序，例如可以为1Hz刷新率下的驱动时序。图8中各信号在刷新帧的波形可以与图7中相应信号在刷新帧的波形相同，且各信号在低刷新率和高刷新率下的频率也可以相同。

需要说明的是，该像素电路中各驱动信号的波形也可以相对于图7具有一定差异。例如，图7所示的阳极复位阶段G2和栅极复位阶段G3中，S3N信号的高电平持续时间与S2N信号的高电平持续时间相同，且S3N信号的上升沿对应的时刻与S2N信号的上升沿对应的时刻相同，S3N信号的下降沿对应的时刻与S2N信号的下降沿对应的时刻相同，本申请提供的实施例中，该S3N信号的高电平持续时间也可以长于S2N信号的高电平持续时间，且S3N信号的上升沿对应的时刻可以早于S2N信号的上升沿对应的时刻，S3N信号的下降沿对应的时刻可以晚于S2N信号的下降沿对应的时刻。又例如，数据写入和补偿阶段G4中，图7所示的S2N信号的上升沿对应的时刻早于S1N信号的上升沿对应的时刻，S2N信号的下降沿对应的时刻晚于S1N信号的下降沿对应的时刻，也可以为S2N信号的上升沿对应的时刻与S1N信号的上升沿对应的时刻相同，S2N信号的下降沿对应的时刻与S1N信号的下降沿对应的时刻相同。其他控制信号的波形也可以与图7所示的示例具有一定差异，仅需使得图5和图6所示的像素电路可以包括上述6个阶段，本申请对各晶体管的具体波形不做限定。

以上结合图1至图8对本申请实施例提供的像素电路及其工作内容进行了描述，本申请实施例还提供了一种显示装置，该显示装置的结构可以如图9所示。该显示装置可以包括系统驱动器100，该系统驱动器100可以用于产生图像数据，该系统驱动器100可以为系统级芯片(system on chip，SOC)，或者也可以为操作系统(application processor，AP)。

该系统驱动器100产生的图像数据可以通过柔性电路板200传输给数据驱动电路(data driver integrated circuit，DDIC)300，该DDIC300中可以包括存储装置、伽马校正装置、电源转换器等模块。DDIC300可以将图像数据转换成模拟信号，并通过数据传输线传输给像素电路421，该像素电路421的数量可以为多个，例如可以包含m行n列像素电路，该像素电路421可以为上述图1、图2、图5和图6所描述的任意一种像素电路。

该显示装置还可以包括显示面板400，该显示面板400可以包括有效显示区域(active area，AA)420(以下简称AA区420)和非有效显示区域(non-active area，NA)410(以下简称NA区410)，其中，AA区420可以由多个上述像素电路421组成，NA区410可以分布于AA区420的左右两侧，NA区410可以包含GOA电路411，或者也可以称为扫描驱动电路。DDIC300可以产生时钟控制信号，并传输给该GOA电路411，且该GOA电路411可以按行产生扫描控制信号，并逐行传输给像素电路421，控制像素电路421中的薄膜晶体管逐行开启或关闭。

该显示装置还可以包括外围驱动电路500，该外围驱动电路500可以提供多组控制信号(controlled signal，CS)，例如可以包括起始帧信号、时钟信号、栅极信号高电压和栅极信号低电压等，GOA电路接收CS信号后可以生成对应高低电平的栅极信号。该外围驱动电路500还可以提供多组像素工作电压，例如可以包括电源电压VDD、VSS和初始化电压VINIT等。该工作电压可以通过多路信号线输入到显示面板内与像素电路元件相连，使像素可以正常工作。

本申请实施例还提供了一种显示面板，该显示面板可以包括多个如图1、图2、图5和图6所示的任意一种像素电路，该显示面板可以为图9中所描述的显示面板。

本申请实施例还提供了一种显示屏，该显示屏可以包括上述显示面板。

本申请实施例还提供了一种电子设备，该电子设备可以包括上述显示装置。示例性地，该电子设备可以为包括显示屏的手机、平板电脑、笔记本电脑、电视机等大屏设备以及智能手表等可穿戴设备。

以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (17)

1.一种像素电路，其特征在于，包括：驱动晶体管、第一晶体管、第二晶体管，

所述驱动晶体管的一端用于与发光元件串联，所述驱动晶体管用于控制所述发光元件的驱动电流；

所述第一晶体管的第一端与第一初始化电压连接，所述第一初始化电压用于初始化所述发光元件的阳极，所述第一晶体管的第二端与所述发光元件的阳极连接；

所述第二晶体管的第一端与第二初始化电压连接，所述第二初始化电压用于初始化所述驱动晶体管的源极和漏极，所述第一晶体管的第三端和所述第二晶体管的第三端分别与不同的控制信号连接。

2.根据权利要求1所述的像素电路，其特征在于，所述第二晶体管的第二端与所述驱动晶体管的第二端连接，或者，所述第二晶体管的第二端与所述驱动晶体管的第一端连接。

3.根据权利要求1或2所述的像素电路，其特征在于，所述像素电路还包括第三晶体管和第四晶体管，所述第三晶体管连接在所述驱动晶体管的第二端和第三端之间，所述第四晶体管的第一端与第三初始化电压连接，所述第三初始化电压用于初始化所述驱动晶体管的栅极，所述第四晶体管的第二端与所述驱动晶体管的第二端连接；

所述第三晶体管和所述第四晶体管由相同的扫描驱动电路控制，且所述第三晶体管的第三端所连接的控制信号与所述第四晶体管的第三端所连接的控制信号之间具有相位差。

4.根据权利要求3所述的像素电路，其特征在于，所述第三晶体管和所述第四晶体管的驱动频率与所述像素电路对应的显示面板的刷新率相同。

5.根据权利要求1或2所述的像素电路，其特征在于，所述像素电路还包括第四晶体管，所述第四晶体管的第一端与第三初始化电压连接，所述第三初始化电压用于初始化所述驱动晶体管的栅极，所述第四晶体管的第二端与所述驱动晶体管的第二端连接，

所述第一晶体管的第三端与所述第四晶体管的第三端连接，且所述第一晶体管的第三端和所述第四晶体管的第三端与相同的控制信号连接。

6.根据权利要求5所述的像素电路，其特征在于，所述第一晶体管和所述第四晶体管的驱动频率为1～120Hz。

7.根据权利要求1至6中任一项所述的像素电路，其特征在于，所述第二初始化电压的大小在刷新周期内动态变化。

8.根据权利要求1至7中任一项所述的像素电路，其特征在于，所述第二晶体管的驱动频率为第一刷新率的整数倍，所述第一刷新率为所述像素电路对应的显示面板的最大刷新率。

9.根据权利要求1至8中任一项所述的像素电路，其特征在于，所述像素电路还包括第五晶体管，所述第五晶体管的第一端与数据电压连接，所述第五晶体管的第二端与所述驱动晶体管的第一端连接。

10.根据权利要求1至9中任一项所述的像素电路，其特征在于，所述像素电路还包括第一发射晶体管和第二发射晶体管，所述第一发射晶体管和所述第二发射晶体管与所述发光元件串联。

11.根据权利要求1至10中任一项所述的像素电路，其特征在于，所述第一晶体管为低温多晶氧化物薄膜晶体管。

12.根据权利要求1至11中任一项所述的像素电路，其特征在于，所述驱动晶体管为低温多晶硅薄膜晶体管。

13.一种像素电路的驱动方法，其特征在于，所述驱动方法用于驱动权利要求1至12中任一项所述的像素电路，所述驱动方法包括第一阶段、第二阶段、第三阶段、第四阶段和第五阶段，

在所述第一阶段中，所述第一晶体管打开，所述第一初始化电压写入所述发光元件的阳极，对所述发光元件的阳极进行复位；

在所述第二阶段中，所述第三晶体管和所述第四晶体管打开，所述第三初始化电压依次经过所述第四晶体管和所述第三晶体管写入所述驱动晶体管的第三端，对所述驱动晶体管的栅极进行复位；

在所述第三阶段中，所述第五晶体管和所述第三晶体管打开，数据电压依次经过所述第五晶体管、所述驱动晶体管和所述第三晶体管写入所述驱动晶体管的栅极，对所述驱动晶体管进行阈值电压补偿，并将所述数据电压存储于电容器中；

在所述第四阶段中，所述第二晶体管打开，所述第二初始化电压经过所述第二晶体管写入所述驱动晶体管，对所述驱动晶体管的源极和漏极进行复位；

在所述第五阶段中，所述第一发射晶体管和所述第二发射晶体管打开，所述发光元件发光。

14.根据权利要求13所述的方法，其特征在于，在所述第一阶段之前，所述驱动方法还包括第六阶段，在所述第六阶段，所述第二晶体管打开，所述第二初始化电压经过所述第二晶体管写入所述驱动晶体管，对所述驱动晶体管的源极和漏极进行复位。

15.一种显示面板，其特征在于，所述显示面板包括多个如权利要求1至12中任一项所述的像素电路和发光元件，所述像素电路用于驱动所述发光元件发光。

16.一种显示装置，其特征在于，包括如权利要求15所述的显示面板和电路，所述电路用于向所述显示面板提供需要的控制信号。

17.一种电子设备，其特征在于，包括如权利要求16所述的显示装置。