CN120301414A - 计数器、锁相环、自动频率控制系统及控制方法 - Google Patents

Abstract

本申请提供了一种计数器、锁相环、自动频率控制系统及控制方法，计数器包括：采样窗口产生模块，根据参考时钟信号产生采样窗口信号；计数模块，根据采样窗口信号对本振时钟信号的周期个数进行计数，获得初始计数值；边沿检测器，对参考时钟信号和本振时钟信号的时钟边沿进行检测，根据检测到的边沿信息获得加减指示信号；计数器根据加减指示信号对初始计数值进行校准，获得计数结果。本申请方案通过在计数器中增加额外的边沿检测机制，对计数模块的计数结果进行校准，从而提高了计数器的计数精度，能够保证频率控制结果的准确性。

Description

计数器、锁相环、自动频率控制系统及控制方法

技术领域

本申请涉及集成电路技术领域，具体涉及一种计数器、锁相环、自动频率控制系统及控制方法。

背景技术

锁相环（Phase-Locked Loop，PLL）是一种反馈控制电路系统，广泛的应用于无线通信、导航、控制、仪器仪表、数字信号处理、时钟同步、频率合成等领域中。典型的锁相环电路由鉴频鉴相器（phase frequency detector，PFD）、电荷泵、环路滤波器、压控振荡器VCO及分频器构成。锁相环的特点是利用来自外部晶振提供的输入参考时钟，来控制环路内部振荡信号的本振频率以及相位，使其输出信号（本文中称为本振时钟）与输入参考时钟保持稳定的相位关系，从而得到需要的频率信号。

现有的锁相环电路常利用计数器来获得本振时钟的频率信息，以便获得本振时钟与输入参考时钟之间的相位差，指导对本振时钟的频率调整，实现锁相环的自动频率控制（AFC），即实现自动调整本振时钟的时钟频率以跟踪输入参考时钟的频率变换。

在自动频率控制的过程中，计数器的计数精度尤为重要，例如，当计数器出现计数偏差时，这个计数偏差会导致锁相环在自动频率校准结束后的锁定时间变长，甚至如果锁相环环路对于频率的追踪能力不足，还会导致锁相环失锁。

发明内容

为了解决上述技术问题，本申请提供了一种计数器、锁相环、自动频率控制系统及控制方法，旨在提高自动频率控制系统中计数器的计数精度，保证频率控制结果的准确性。

根据本申请第一方面，提供了一种计数器，包括：

采样窗口产生模块，根据参考时钟信号产生采样窗口信号，所述采样窗口信号的周期为所述参考时钟信号的周期的整数倍；

计数模块，根据所述采样窗口信号对本振时钟信号的周期个数进行计数，获得初始计数值；

边沿检测器，对所述参考时钟信号和所述本振时钟信号的时钟边沿进行检测，根据检测到的边沿信息获得加减指示信号；

所述计数器根据所述加减指示信号对所述初始计数值进行校准，获得计数结果。

可选地，当所述加减指示信号为第一逻辑状态时，所述计数器对所述初始计数值加1后获得所述计数结果；

当所述加减指示信号为第二逻辑状态时，所述计数器对所述初始计数值减1后获得所述计数结果；

当所述加减指示信号为第三逻辑状态时，所述计数器将所述初始计数值作为所述计数结果。

可选地，所述边沿检测器在所述采样窗口信号的有效期内检测所述本振时钟信号的上升沿数量和下降沿数量，并根据所述上升沿数量和所述下降沿数量生成所述加减指示信号。

可选地，在所述采样窗口信号的有效期内，所述计数模块通过检测所述本振时钟信号的上升沿对本振时钟信号的周期个数进行计数；

在检测到所述上升沿数量小于所述下降沿数量的情况下，所述边沿检测器输出具有第一逻辑状态的所述加减指示信号；

在检测到所述上升沿数量大于所述下降沿数量的情况下，所述边沿检测器输出具有第二逻辑状态的所述加减指示信号；

在检测到所述上升沿数量等于所述下降沿数量的情况下，所述边沿检测器输出具有第三逻辑状态的所述加减指示信号。

可选地，在所述采样窗口信号的有效期内，所述计数模块通过检测所述本振时钟信号的下降沿对本振时钟信号的周期个数进行计数；

在检测到所述上升沿数量大于所述下降沿数量的情况下，所述边沿检测器输出具有第一逻辑状态的所述加减指示信号；

在检测到所述上升沿数量小于所述下降沿数量的情况下，所述边沿检测器输出具有第二逻辑状态的所述加减指示信号；

在检测到所述上升沿数量等于所述下降沿数量的情况下，所述边沿检测器输出具有第三逻辑状态的所述加减指示信号。

可选地，所述边沿检测器检测所述采样窗口信号的跳变沿相对于所述本振时钟信号的高低电平的位置关系，并根据所述位置关系生成所述加减指示信号。

可选地，在所述采样窗口信号的有效期内，所述计数模块通过检测所述本振时钟信号的上升沿对本振时钟信号的周期个数进行计数；

在检测到所述采样窗口信号从无效状态切换至有效状态的第一跳变沿位于所述本振时钟信号的高电平期间，且所述采样窗口信号从有效状态切换至无效状态的第二跳变沿位于所述本振时钟信号的低电平期间的情况下，所述边沿检测器输出具有第一逻辑状态的所述加减指示信号；

在检测到所述采样窗口信号从无效状态切换至有效状态的第一跳变沿位于所述本振时钟信号的低电平期间，且所述采样窗口信号从有效状态切换至无效状态的第二跳变沿位于所述本振时钟信号的高电平期间的情况下，所述边沿检测器输出具有第二逻辑状态的所述加减指示信号；

在检测到所述采样窗口信号从无效状态切换至有效状态的第一跳变沿和所述采样窗口信号从有效状态切换至无效状态的第二跳变沿均位于所述本振时钟信号的高电平或低电平期间的情况下，所述边沿检测器输出具有第三逻辑状态的所述加减指示信号。

可选地，在所述采样窗口信号的有效期内，所述计数模块通过检测所述本振时钟信号的下降沿对本振时钟信号的周期个数进行计数；

在检测到所述采样窗口信号从无效状态切换至有效状态的第一跳变沿位于所述本振时钟信号的低电平期间，且所述采样窗口信号从有效状态切换至无效状态的第二跳变沿位于所述本振时钟信号的高电平期间的情况下，所述边沿检测器输出具有第一逻辑状态的所述加减指示信号；

在检测到所述采样窗口信号从无效状态切换至有效状态的第一跳变沿位于所述本振时钟信号的高电平期间，且所述采样窗口信号从有效状态切换至无效状态的第二跳变沿位于所述本振时钟信号的低电平期间的情况下，所述边沿检测器输出具有第二逻辑状态的所述加减指示信号；

在检测到所述采样窗口信号从无效状态切换至有效状态的第一跳变沿和所述采样窗口信号从有效状态切换至无效状态的第二跳变沿均位于所述本振时钟信号的高电平或低电平期间的情况下，所述边沿检测器输出具有第三逻辑状态的所述加减指示信号。

可选地，所述加减指示信号包括第一指示信号和第二指示信号；

当所述第一指示信号为逻辑1，且所述第二指示信号为逻辑0的情况下，所述加减指示信号为第一逻辑状态；

当所述第一指示信号为逻辑0，且所述第二指示信号为逻辑1的情况下，所述加减指示信号为第二逻辑状态；

当所述第一指示信号和所述第二指示信号均为逻辑0，或均为逻辑1的情况下，所述加减指示信号为第三逻辑状态。

可选地，所述边沿检测器包括：

第一D触发器，数据端接收所述采样窗口信号，时钟端接收所述本振时钟信号，同相输出端输出第一检测信号；

第二D触发器，数据端接收所述采样窗口信号，时钟端接收所述本振时钟信号的反相信号，同相输出端输出第二检测信号；

第三D触发器，数据端接收所述第二检测信号，时钟端接收所述第一检测信号，同相输出端输出第一指示信号；

第四D触发器，数据端接收所述第二检测信号的反相信号，时钟端接收所述第一检测信号的反相信号，同相输出端输出第二指示信号。

根据本申请第二方面，提供了一种自动频率控制系统，包括：如本申请任一项实施例中所述的计数器。

根据本申请第三方面，提供了一种锁相环，包括：如本申请任一项实施例中所述的自动频率控制系统。

根据本申请第四方面，提供了一种锁相环的自动频率控制方法，包括：

根据参考时钟信号产生采样窗口信号，所述采样窗口信号的周期为所述参考时钟信号的周期的整数倍；

根据所述采样窗口信号对本振时钟信号的周期个数进行计数，获得初始计数值；

对所述参考时钟信号和所述本振时钟信号的时钟边沿进行检测，根据检测到的边沿信息获得加减指示信号；

根据所述加减指示信号对所述初始计数值进行校准，获得计数结果；

将所述计数结果与预期的计数值进行比较，根据比较结果生成频率调节信号，所述频率调节信号用于调节所述本振时钟信号的频率。

可选地，根据所述加减指示信号对所述初始计数值进行校准，包括：

当所述加减指示信号为第一逻辑状态时，将所述初始计数值加1后获得所述计数结果；

当所述加减指示信号为第二逻辑状态时，将所述初始计数值减1后获得所述计数结果；

当所述加减指示信号为第三逻辑状态时，将所述初始计数值作为所述计数结果。

可选地，对所述参考时钟信号和所述本振时钟信号的时钟边沿进行检测，根据检测到的边沿信息获得加减指示信号，包括：

在所述采样窗口信号的有效期内检测所述本振时钟信号的上升沿数量和下降沿数量；

根据所述上升沿数量和所述下降沿数量获得所述加减指示信号。

可选地，对所述参考时钟信号和所述本振时钟信号的时钟边沿进行检测，根据检测到的边沿信息获得加减指示信号，包括：

检测所述采样窗口信号的跳变沿相对于所述本振时钟信号的高低电平的位置关系；

根据所述位置关系获得所述加减指示信号。

本申请的有益效果至少包括：

本申请实施例提供了一种计数器，在现有计数器方案的基础上，增加了边沿检测器来检测采样窗口信号和所要计数的高速时钟（如本振时钟）的边沿信息，根据检测到的边沿信息可以确定计数模块对该高速时钟的周期个数的计数是否存在多计数或漏计数情况，进而通过生成相应的加减指示信号对初始计数值进行校准后，能够提高计数器的计数精度，从而得到精确的计数结果，进而减小锁相环锁定时间、提高锁相环环路的稳定性。

应当说明的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本申请。

附图说明

图1示出根据本申请实施例提供的锁相环的结构框图；

图2示出相关技术中一种自动频率控制系统的结构框图；

图3示出图2中自动频率控制系统在正常计数时的时序示意图；

图4示出图2中自动频率控制系统在异常计数时的时序示意图；

图5示出根据本申请实施例提供的自动频率控制系统的结构框图；

图6示出根据本申请实施例提供的边沿检测器的一种实施例示意图；

图7示出图5中自动频率控制系统的一种时序示意图；

图8示出图5中自动频率控制系统的另一种时序示意图；

图9示出图5中自动频率控制系统的又一种时序示意图；

图10示出根据本申请实施例提供的锁相环的自动频率控制方法的实施流程示意图。

具体实施方式

为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的较佳实施例。但是，本申请可以通过不同的形式来实现，并不限于本文所描述的实施例。相反的，提供这些实施例的目的是使对本申请的公开内容的理解更加透彻全面。

在本说明书中描述的参考“一个实施例”或“一些实施例”等意味着在本申请的一个或多个实施例中包括结合该实施例描述的特定特征、结构或特点。由此，在本说明书中的不同之处出现的语句“在一个实施例中”、“在一些实施例中”、“在其他一些实施例中”、“在另外一些实施例中”等不是必然都参考相同的实施例，而是意味着“一个或多个但不是所有的实施例”，除非是以其他方式另外特别强调。术语“包括”、“包含”、“具有”及它们的变形都意味着“包括但不限于”，除非是以其他方式另外特别强调。

本申请的描述中，“示例性的”或者“例如”等词用于表示作例子、例证或说明。本申请中被描述为“示例性的”或者“例如”的任何实施例不应被解释为比其他实施例更优选或更具优势。本文中的“和/或”是对关联对象的关联关系的一种描述，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，为了便于清楚描述本申请实施例的技术方案，使用了“第一”、“第二”等字样对功能和作用基本相同的相同项或相似项进行区分。本领域技术人员可以理解“第一”、“第二”等字样并不对数量和执行次序进行限定，并且“第一”、“第二”等字样也并不限定一定不同。

另外，在图中相同的附图标记表示相同或类似的结构，因而将省略对它们的重复描述，也即本说明书中各个部分采用并列和递进相结合的方式描述，每个部分重点说明的都是与其他部分的不同之处，各个部分之间相同或相似部分互相参见即可。

在一些应用场景中，为了实现对系统运行时的本地时钟信号的频率的调整，首先需要锁定系统运行时的本地时钟信号的频率。现有的锁相环(phase locked loop，PLL)或者锁频环(frequency locked loop，FLL)均可以实现锁定系统运行时的本地时钟信号的频率的目的。

以数字架构的锁相环为例，参照图1所示，本申请的实施例提供了一种锁相环的结构示意图，该锁相环包括鉴频鉴相器110、环路滤波器(loop filter，LF)120、压控振荡器(voltage control oscillator，VCO)130、分频器140以及自动频率控制系统150，鉴频鉴相器110的第一输入端接收参考时钟信号F_ref，鉴频鉴相器110的输出端通过环路滤波器120连接至压控振荡器130，压控振荡器130的输出端通过分频器140连接至鉴频鉴相器110的第二输入端。其中，压控振荡器130用于生成本地时钟信号（本文中也称为本振时钟信号）F_target，将本振时钟信号F_target进行N（N大于0）分频后传输至鉴频鉴相器110的第二输入端，鉴频鉴相器110比较本振时钟信号的N分频信号F_target/N以及参考时钟信号F_ref的相位差，根据相位差生成电压控制信号Vd，将电压控制信号Vd通过鉴频鉴相器110的输出端传输至环路滤波器120，环路滤波器120接收电压控制信号Vd，对电压控制信号Vd进行滤波生成压控振荡器130的第一控制电压Vc1，将第一控制电压Vc1传输至压控振荡器130，以使得压控振荡器130对本振时钟信号F_target的频率和相位进行调整，实现本振时钟信号F_target的频率和相位对参考时钟信号F_ref的频率和相位的锁定。在一些其他实施例中，锁相环中的分频器140可以省略，此时鉴频鉴相器110的第二输入端直接接收压控振荡器130输出的本振时钟信号F_target，基于此，图1中的分频率140使用虚线框表示。

需要说明的是，在鉴频鉴相器110用于比较本振时钟信号的N分频信号F_target/N以及参考时钟信号F_ref的频率时，该数字架构的锁相环也可以被称为数字架构的锁频环。

示例性的，在数字架构的锁相环中，通常也会存在一个目标时钟信号，其中，目标时钟信号与参考时钟信号都是确定的，并且目标时钟信号与参考时钟信号有固定的比值关系。该锁相环为了实现快速锁相的目的，通常是先锁频，再锁相的，也就是先将本地时钟信号与目标时钟信号的频率对准，再将本地时钟信号与目标时钟信号的相位对准。其中，为了实现数字结构的锁相环的锁频，在该锁相环中附加有自动频率控制(automatic frequencycontrol，AFC)系统150，其中，自动频率控制系统150需要鉴频，也就是确定目标时钟信号与本振时钟信号F_target的频率差，该自动频率控制系统150往往是利用参考时钟信号F_ref构造一个计数时间窗（本文中也称为采样时间窗口），并且在此计数时间窗内对目标时钟信号进行计数生成目标数量（即预期的目标计数值），也在此计数时间窗内对本振时钟信号F_target进行计数生成本振数量，然后计算目标数量与本振数量之间的差值，该差值就是目标时钟信号与本振时钟信号F_target的等效频率差。进一步地，自动频率控制系统150根据该差值生成第二控制信号Vc2并传输至压控振荡器130，压控振荡器130根据第二控制信号Vc2对本振时钟信号F_target的频率进行调整，使其所输出的本振时钟信号F_target的频率与目标时钟信号的频率（即目标频率）相匹配。

在一些实施例中，为了增加计数时间，自动频率控制系统150还会对参考时钟信号F_ref进行N分频；以及，由于本振时钟信号F_target的频率通常是GHz量级，但是数字架构中的频率往往很难实现GHz量级，因此也需要对本振时钟信号F_target进行分频，以满足当前数字结构中的频率要求。

下面结合一些具体实施例对自动频率控制系统的结构及工作过程进行说明。

图2示出了相关技术中的一种自动频率控制系统的结构框图，如图2所示，该自动频率控制系统200包括：采样窗口产生模块210、计数模块220、比较器230以及频率控制模块240。其中，采样窗口产生模块210的输入端接收参考时钟信号F_ref，输出端输出采样窗口信号window至计数模块220的第一输入端，同时计数模块220的第二输入端接收本振时钟信号F_target，计数模块220的输出端输出计数值counter至比较器230的输入端，比较器230的输出端输出计数值counter与目标计数值的差值并输出至频率控制模块240的输入端，频率控制模块240根据该差值输出第二控制信号Vc2。

参考图3，图2中示出的自动频率控制系统200的工作过程如下：

首先采样窗口产生模块210采用参考时钟信号F_ref产生一个周期为参考时钟信号F_ref的周期整数倍的采样窗口信号window，之后计数模块220在该采样窗口信号window的有效期内（如高电平期间）对本振时钟信号F_target的周期个数进行计数，等效获得本振时钟信号F_target的频率信息，再由比较器230对计数模块220的计数值counter与目标计数值进行比较，获得计数值counter与目标计数值间的差值（该差值就是目标时钟信号与本振时钟信号F_target的等效频率差）或大小关系，进而由频率控制模块240根据比较器230输出的差值或大小关系指示信号生成第二控制信号Vc2，实现对本振时钟信号F_target的本振频率进行调节。

然而，当本振时钟信号F_target与参考时钟信号F_ref是完全异步的两个时钟时，参考图4，本振时钟信号F_target与采样窗口信号window也是完全异步的，此时计数模块220的计数结果将可能偏离实际的计数结果，即存在计数偏差，如期望计数值为10，实际计数值为9，造成10%的计数偏差。这个计数偏差会导致锁相环在自动频率校准结束后的锁定时间变长，甚至如果锁相环环路对于频率的追踪能力不足，还会导致锁相环失锁。

基于此，本申请提供了一种新的自动频率控制系统，在现有方案的基础上，优化了自动频率控制系统中的计数部分，具体为在自动控制系统中的计数器部分增加了边沿检测机制，通过检测获得采样窗口信号window和高速时钟信号的边沿的详细信息，从而根据边沿位置确定计数模块的计数值是多计数还是漏计数，并根据检测结果生成相应的加减指示信号来对计数器的初始计数值进行校准，如此，能够减小甚至消除计数器的计数偏差，提高计数器的计数精度，保证自动控制系统对频率控制结果的准确性。

参考图5，图5示出了本申请实施例提供的一种自动频率控制系统的结构框图，该自动频率控制系统可应用在图1所示出的锁相环中。具体地，如图5所示，本实施例中，该自动频率控制系统150包括：计数器510、比较器520以及频率控制模块530。其中，计数器510分别接收参考时钟信号F_ref和本振时钟信号F_target，计数器510的输出端与比较器520的输入端连接，比较器520的输出端与频率控制模块530的输入端连接，频率控制模块530的输出端输出第二控制信号Vc2。

计数器510用于根据参考时钟信号F_ref和本振时钟信号F_target对一定时间内的本振时钟信号F_target的周期个数进行计数及校准，获得校准后的计数结果counter，以等效获得当前本振时钟信号F_target的频率信息，计数器510将计数结果counter输出至比较器520，由比较器520对计数结果counter和预期的目标计数值进行比较，获得当前本振时钟信号F_target频率的快慢信息，比较器520将比较结果输出至频率控制模块530，由频率控制模块530根据比较器520的比较结果生成第二控制信号Vc2，以控制本振时钟信号F_target频率进行相应的增加或减小，实现对本振时钟信号F_target的频率调节，使得本振时钟信号F_target的频率能够与目标频率相匹配，包括等于目标频率，或达到目标频率附近。

在一些其他的实施例中，也可在自动频率控制系统150中增加处理模块，或将自动频率控制系统150中的比较器520替换成处理模块，该处理模块（未示出）用于根据计数器510的计数结果counter和预期的目标计数值计算获得计数结果counter与目标计数值之间的差值（该差值即本振时钟信号F_target与目标时钟信号的等效频率差），并由频率控制模块530根据该差值来进一步生成第二控制信号Vc2，实现对本振时钟信号F_target的本振频率的调节。

可选地，在一些实施例中，计数器510输出至比较器520和/或处理模块的信息包括初始计数值counter_pre和加减指示信号，由比较器520和/或处理模块根据初始计数值counter_pre和加减指示信号进一步获得精确的计数结果counter。也即是说，该些实施例中，根据初始计数值counter_pre和加减指示信号获得精确的计数结果counter的过程发生在计数器510外部，如发生在比较器520和/或处理模块内部。

在另一些实施例中，计数器510输出至比较器520和/或处理模块的信息直接为计数结果counter，也即是说，该些实施例中，根据初始计数值counter_pre和加减指示信号获得精确的计数结果counter的过程发生在计数器510内部。

需要说明的是，根据初始计数值counter_pre和加减指示信号获得精确的计数结果counter的过程可以通过设置加减计数器等能够对计数值进行加减的器件/单元实现，也可通过选用具有计数值加减处理功能的计数器、或者比较器520和/或处理模块来实现，本申请对此不做严格限制。

进一步地，继续参考图5，本申请的实施例中，计数器510具体包括：采样窗口产生模块511、计数模块512和边沿检测器513，其中，采样窗口产生模块511的输入端接收参考时钟信号F_ref，采样窗口产生模块511的输出端与计数模块512的第一输入端连接，采样窗口产生模块511的第二输入端接收本振时钟信号F_target，采样窗口产生模块511的输出端输出初始计数值counter_pre，边沿检测器513的输入端分别接收参考时钟信号F_ref和本振时钟信号F_target，边沿检测器513的输出端输出加减指示信号。

采样窗口产生模块511用于根据参考时钟信号F_ref产生采样窗口信号window，并将该采样窗口信号window输出至计数模块512。计数模块512用于根据采样窗口信号window对本振时钟信号F_target的周期个数进行计数，获得初始计数值counter_pre。边沿检测器513用于对参考时钟信号F_ref和本振时钟信号F_target的时钟边沿进行检测，根据检测到的边沿信息获得加减指示信号。本实施例中，计数器510根据加减指示信号对初始计数值counter_pre进行校准，获得精确的计数结果counter。

采样窗口信号window的周期为参考时钟信号F_ref的周期的整数倍。换言之，采样窗口信号window为参考时钟信号F_ref的分频信号，且该分频比为大于1的整数。

计数模块512主要对采样窗口信号window的有效期内（如高电平期间）的本振时钟信号F_target的周期个数进行计数。需要说明的是，本文中所言的有效期为高电平期间仅是一种示例性的表述，实际应用中，各信号的有效期或有效状态可以是指该信号的高电平状态，也可以是指该信号的低电平状态，相应的，各信号的无效期或无效状态则为相反的状态，且不同信号的有效期或有效状态可以相同也可以不同，具体可根据实际情况进行选择。

本实施例中，当加减指示信号为第一逻辑状态时，计数器510对初始计数值counter_pre加x后获得计数结果counter；当加减指示信号为第二逻辑状态时，计数器510对初始计数值counter_pre减x后获得计数结果counter；当加减指示信号为第三逻辑状态时，计数器510将初始计数值counter_pre作为计数结果counter。在一些优选地实施例中，x为1，当然，在一些其他实施例中，x也可以为其他数值。

在一些实施例中，边沿检测器513在采样窗口信号window的有效期内检测本振时钟信号F_target的上升沿数量和下降沿数量，并根据检测到的上升沿数量和下降沿数量生成加减指示信号。

该些实施例中，边沿检测器513例如包括第一计数单元（未示出）、第二计数单元（未示出）和比较单元（未示出），其中，第一计数单元在采样窗口信号window的有效期内每检测到本振时钟信号F_target的上升沿时计数值加1，以采样获得本振时钟信号F_target的上升沿数量；第二计数单元在采样窗口信号window的有效期内每检测到本振时钟信号F_target的下降沿时计数值加1，以采样获得本振时钟信号F_target的下降沿数量；比较单元用于比较检测到的上升沿数量计数和下降沿数量，根据比较结果来生成加减指示信号。可选地，在一些实施例中，该第一计数单元和第二计数单元的其中之一可由计数模块512充当，或者说，边沿检测器513可以通过接收计数模块512的初始计数值counter_pre来相应获得本振时钟信号F_target的上升沿数量或下降沿数量。

具体实施时，在采样窗口信号window的有效期内，当计数模块512被配置为通过检测本振时钟信号F_target的上升沿对本振时钟信号F_target的周期个数进行计数的情况下：

边沿检测器513在检测到本振时钟信号F_target的上升沿数量小于下降沿数量的情况下，如图7所示，输出具有第一逻辑状态的加减指示信号，以指示需要对计数模块512输出的初始计数值counter_pre进行补加1后作为最终的计数结果counter；边沿检测器513在检测到本振时钟信号F_target的上升沿数量大于下降沿数量的情况下，如图8所示，输出具有第二逻辑状态的加减指示信号，以指示需要对计数模块512输出的初始计数值counter_pre进行补减1后作为最终的计数结果counter；边沿检测器513在检测到本振时钟信号F_target的上升沿数量等于下降沿数量的情况下，如图9所示，输出具有第三逻辑状态的加减指示信号，以指示可直接将计数模块512输出的初始计数值counter_pre作为最终的计数结果counter。

在采样窗口信号window的有效期内，当计数模块512被配置为通过检测本振时钟信号F_target的下降沿对本振时钟信号F_target的周期个数进行计数的情况下：

边沿检测器513在检测到本振时钟信号F_target的上升沿数量大于下降沿数量的情况下，如图7所示，输出具有第一逻辑状态的加减指示信号，以指示需要对计数模块512输出的初始计数值counter_pre进行补加1后作为最终的计数结果counter；边沿检测器513在检测到本振时钟信号F_target的上升沿数量小于下降沿数量的情况下，如图8所示，输出具有第二逻辑状态的加减指示信号，以指示需要对计数模块512输出的初始计数值counter_pre进行补减1后作为最终的计数结果counter；边沿检测器513在检测到本振时钟信号F_target的上升沿数量等于下降沿数量的情况下，如图9所示，输出具有第三逻辑状态的加减指示信号，以指示可直接将计数模块512输出的初始计数值counter_pre作为最终的计数结果counter。

在另一些实施例中，边沿检测器513用于检测采样窗口信号window的跳变沿相对于本振时钟信号F_target的高低电平的位置关系，并根据检测到的位置关系生成加减指示信号。

该些实施例中，边沿检测器513输出的加减指示信号例如包括第一指示信号plus和第二指示信号minus。其中，当第一指示信号plus为逻辑1，且第二指示信号minus为逻辑0的情况下，加减指示信号表现为第一逻辑状态；当第一指示信号plus为逻辑0，且第二指示信号为逻辑1的情况下，加减指示信号minus表现为第二逻辑状态；当第一指示信号plus和第二指示信号minus均为逻辑0，或均为逻辑1的情况下，加减指示信号表现为第三逻辑状态。

进一步地，参考图6，图6示出了本申请实施例提供的边沿检测器的一种实施例示意图，如图6所示，边沿检测器513例如包括D触发器610、D触发器620、D触发器630和D触发器640。可以理解，D触发器是一种具有记忆功能，拥用两个稳定状态的信息存储器件。D触发器至少包括数据输入端D、时钟输入端clk、正相输出端Q以及反相输出端，并且正相输出端Q端输出的电平与反相输出端端输出的电平始终相反。

D触发器610的数据端D接收采样窗口信号window，D触发器610的时钟端clk接收本振时钟信号F_target，D触发器610的同相输出端Q输出第一检测信号window_sample0；D触发器620的数据端D接收采样窗口信号window，D触发器620的时钟端clk接收本振时钟信号F_target的反相信号，D触发器620的同相输出端Q输出第二检测信号window_sample1；D触发器630的数据端D接收第二检测信号window_sample1，D触发器630的时钟端clk接收第一检测信号window_sample0，D触发器630的同相输出端Q输出第一指示信号plus；D触发器640的数据端D接收第二检测信号的反相信号，例如D触发器640的数据端D与D触发器620的反相输出端连接，D触发器640的时钟端clk接收第一检测信号的反相信号，例如D触发器640的时钟端clk与D触发器610的反相输出端连接，D触发器640的同相输出端Q输出第二指示信号minus。

具体实施时，在采样窗口信号window的有效期内，当计数模块512被配置为通过检测本振时钟信号F_target的上升沿对本振时钟信号F_target的周期个数进行计数的情况下：

边沿检测器513在检测到采样窗口信号window从无效状态切换至有效状态的第一跳变沿（如上升沿）位于本振时钟信号F_target的高电平期间，且采样窗口信号window从有效状态切换至无效状态的第二跳变沿（如下降沿）位于本振时钟信号F_target的低电平期间的情况下，如图7所示，输出具有第一逻辑状态的加减指示信号，以指示需要对计数模块512输出的初始计数值counter_pre进行补加1后作为最终的计数结果counter；

边沿检测器513在检测到采样窗口信号window从无效状态切换至有效状态的第一跳变沿（如上升沿）位于本振时钟信号F_target的低电平期间，且采样窗口信号window从有效状态切换至无效状态的第二跳变沿（如下降沿）位于本振时钟信号F_target的高电平期间的情况下，如图8所示，输出具有第二逻辑状态的加减指示信号，以指示需要对计数模块512输出的初始计数值counter_pre进行补减1后作为最终的计数结果counter；

边沿检测器513在检测到采样窗口信号window从无效状态切换至有效状态的第一跳变沿（如上升沿）和采样窗口信号window从有效状态切换至无效状态的第二跳变沿（如下降沿）均位于本振时钟信号F_target的高电平或低电平期间的情况下，如图9所示，输出具有第三逻辑状态的加减指示信号，以指示可直接将计数模块512输出的初始计数值counter_pre作为最终的计数结果counter。

在采样窗口信号window的有效期内，当计数模块512被配置为通过检测本振时钟信号F_target的下降沿对本振时钟信号F_target的周期个数进行计数的情况下：

边沿检测器513在检测到采样窗口信号window从无效状态切换至有效状态的第一跳变沿（如上升沿）位于本振时钟信号F_target的低电平期间，且采样窗口信号window从有效状态切换至无效状态的第二跳变沿（如下降沿）位于本振时钟信号F_target的高电平期间的情况下，如图7所示，输出具有第一逻辑状态的加减指示信号，以指示需要对计数模块512输出的初始计数值counter_pre进行补加1后作为最终的计数结果counter；

边沿检测器513在检测到采样窗口信号window从无效状态切换至有效状态的第一跳变沿（如上升沿）位于本振时钟信号F_target的高电平期间，且采样窗口信号window从有效状态切换至无效状态的第二跳变沿（如下降沿）位于本振时钟信号F_target的低电平期间的情况下，如图8所示，输出具有第二逻辑状态的加减指示信号，以指示需要对计数模块512输出的初始计数值counter_pre进行补减1后作为最终的计数结果counter；

边沿检测器513在检测到采样窗口信号window从无效状态切换至有效状态的第一跳变沿（如上升沿）和采样窗口信号window从有效状态切换至无效状态的第二跳变沿（如下降沿）均位于本振时钟信号F_target的高电平或低电平期间的情况下，如图9所示，输出具有第三逻辑状态的加减指示信号，以指示可直接将计数模块512输出的初始计数值counter_pre作为最终的计数结果counter。

综上，本申请实施例通过在计数器510中增加边沿检测器513来检测采样窗口信号window和所要计数的本振时钟信号F_target的边沿信息，从而可以根据检测到的边沿信息确定计数模块512在采样窗口信号window的有效期内对本振时钟信号F_target的周期个数的计数是否存在多计数或漏计数情况，并进一步生成相应的加减指示信号来对计数模块512的初始计数值counter_pre进行校准后，能够获得精确度更高的计数结果，有效的提高了计数器510的计数精度，且硬件开销较小。

进一步地，通过计数器的高精度计数，能够保证频率控制的准确性，从而能够减小锁相环的锁定时间，提高锁相环环路的稳定性。

进一步地，本申请实施例还提供了一种锁相环的自动频率控制方法，该方法可以用于本申请任一实施例中所公开的自动频率控制系统或锁相环中，具体地，如图10所示，该自动频率控制方法包括执行如下步骤：

在步骤101中，根据参考时钟信号产生采样窗口信号，采样窗口信号的周期为参考时钟信号的周期的整数倍。

在步骤102中，根据采样窗口信号对本振时钟信号的周期个数进行计数，获得初始计数值。

在步骤103中，对参考时钟信号和本振时钟信号的时钟边沿进行检测，根据检测到的边沿信息获得加减指示信号。

可选地，在一些实施例中，本步骤具体包括：在采样窗口信号的有效期内检测本振时钟信号的上升沿数量和下降沿数量；根据检测到的上升沿数量和下降沿数量获得加减指示信号。

在另一些实施例中，本步骤具体包括：检测采样窗口信号的跳变沿相对于本振时钟信号的高低电平的位置关系；根据检测到的位置关系获得加减指示信号。

在步骤104中，根据加减指示信号对初始计数值进行校准，获得计数结果。

本步骤具体包括：当加减指示信号为第一逻辑状态时，将初始计数值加1后获得计数结果；当加减指示信号为第二逻辑状态时，将初始计数值减1后获得计数结果；当加减指示信号为第三逻辑状态时，将初始计数值作为计数结果。

在步骤105中，将计数结果与预期的计数值进行比较，根据比较结果生成频率调节信号，频率调节信号用于调节本振时钟信号的频率。

具体实施时，以上描述的锁相环的自动频率控制方法中的各个步骤的具体实施及所能获得的有益效果可参见前述所公开的自动频率控制系统或锁相环的各实施例，在此不再赘述。

最后应说明的是：显然，上述实施例仅仅是为清楚地说明本申请所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引申出的显而易见的变化或变动仍处于本申请的保护范围之中。

Claims (16)

1.一种计数器，包括：

采样窗口产生模块，根据参考时钟信号产生采样窗口信号，所述采样窗口信号的周期为所述参考时钟信号的周期的整数倍；

计数模块，根据所述采样窗口信号对本振时钟信号的周期个数进行计数，获得初始计数值；

边沿检测器，对所述参考时钟信号和所述本振时钟信号的时钟边沿进行检测，根据检测到的边沿信息获得加减指示信号；

所述计数器根据所述加减指示信号对所述初始计数值进行校准，获得计数结果。

2.根据权利要求1所述的计数器，其中，当所述加减指示信号为第一逻辑状态时，所述计数器对所述初始计数值加1后获得所述计数结果；

当所述加减指示信号为第二逻辑状态时，所述计数器对所述初始计数值减1后获得所述计数结果；

当所述加减指示信号为第三逻辑状态时，所述计数器将所述初始计数值作为所述计数结果。

3.根据权利要求2所述的计数器，其中，所述边沿检测器在所述采样窗口信号的有效期内检测所述本振时钟信号的上升沿数量和下降沿数量，并根据所述上升沿数量和所述下降沿数量生成所述加减指示信号。

4.根据权利要求3所述的计数器，其中，在所述采样窗口信号的有效期内，所述计数模块通过检测所述本振时钟信号的上升沿对本振时钟信号的周期个数进行计数；

在检测到所述上升沿数量小于所述下降沿数量的情况下，所述边沿检测器输出具有第一逻辑状态的所述加减指示信号；

在检测到所述上升沿数量大于所述下降沿数量的情况下，所述边沿检测器输出具有第二逻辑状态的所述加减指示信号；

在检测到所述上升沿数量等于所述下降沿数量的情况下，所述边沿检测器输出具有第三逻辑状态的所述加减指示信号。

5.根据权利要求3所述的计数器，其中，在所述采样窗口信号的有效期内，所述计数模块通过检测所述本振时钟信号的下降沿对本振时钟信号的周期个数进行计数；

在检测到所述上升沿数量大于所述下降沿数量的情况下，所述边沿检测器输出具有第一逻辑状态的所述加减指示信号；

在检测到所述上升沿数量小于所述下降沿数量的情况下，所述边沿检测器输出具有第二逻辑状态的所述加减指示信号；

在检测到所述上升沿数量等于所述下降沿数量的情况下，所述边沿检测器输出具有第三逻辑状态的所述加减指示信号。

6.根据权利要求2所述的计数器，其中，所述边沿检测器检测所述采样窗口信号的跳变沿相对于所述本振时钟信号的高低电平的位置关系，并根据所述位置关系生成所述加减指示信号。

7.根据权利要求6所述的计数器，其中，在所述采样窗口信号的有效期内，所述计数模块通过检测所述本振时钟信号的上升沿对本振时钟信号的周期个数进行计数；

在检测到所述采样窗口信号从无效状态切换至有效状态的第一跳变沿位于所述本振时钟信号的高电平期间，且所述采样窗口信号从有效状态切换至无效状态的第二跳变沿位于所述本振时钟信号的低电平期间的情况下，所述边沿检测器输出具有第一逻辑状态的所述加减指示信号；

在检测到所述采样窗口信号从无效状态切换至有效状态的第一跳变沿位于所述本振时钟信号的低电平期间，且所述采样窗口信号从有效状态切换至无效状态的第二跳变沿位于所述本振时钟信号的高电平期间的情况下，所述边沿检测器输出具有第二逻辑状态的所述加减指示信号；

在检测到所述采样窗口信号从无效状态切换至有效状态的第一跳变沿和所述采样窗口信号从有效状态切换至无效状态的第二跳变沿均位于所述本振时钟信号的高电平或低电平期间的情况下，所述边沿检测器输出具有第三逻辑状态的所述加减指示信号。

8.根据权利要求6所述的计数器，其中，在所述采样窗口信号的有效期内，所述计数模块通过检测所述本振时钟信号的下降沿对本振时钟信号的周期个数进行计数；

在检测到所述采样窗口信号从无效状态切换至有效状态的第一跳变沿位于所述本振时钟信号的低电平期间，且所述采样窗口信号从有效状态切换至无效状态的第二跳变沿位于所述本振时钟信号的高电平期间的情况下，所述边沿检测器输出具有第一逻辑状态的所述加减指示信号；

在检测到所述采样窗口信号从无效状态切换至有效状态的第一跳变沿位于所述本振时钟信号的高电平期间，且所述采样窗口信号从有效状态切换至无效状态的第二跳变沿位于所述本振时钟信号的低电平期间的情况下，所述边沿检测器输出具有第二逻辑状态的所述加减指示信号；

在检测到所述采样窗口信号从无效状态切换至有效状态的第一跳变沿和所述采样窗口信号从有效状态切换至无效状态的第二跳变沿均位于所述本振时钟信号的高电平或低电平期间的情况下，所述边沿检测器输出具有第三逻辑状态的所述加减指示信号。

9.根据权利要求6-8中任一项所述的计数器，其中，所述加减指示信号包括第一指示信号和第二指示信号；

当所述第一指示信号为逻辑1，且所述第二指示信号为逻辑0的情况下，所述加减指示信号为第一逻辑状态；

当所述第一指示信号为逻辑0，且所述第二指示信号为逻辑1的情况下，所述加减指示信号为第二逻辑状态；

当所述第一指示信号和所述第二指示信号均为逻辑0，或均为逻辑1的情况下，所述加减指示信号为第三逻辑状态。

10.根据权利要求9所述的计数器，其中，所述边沿检测器包括：

第一D触发器，数据端接收所述采样窗口信号，时钟端接收所述本振时钟信号，同相输出端输出第一检测信号；

第二D触发器，数据端接收所述采样窗口信号，时钟端接收所述本振时钟信号的反相信号，同相输出端输出第二检测信号；

第三D触发器，数据端接收所述第二检测信号，时钟端接收所述第一检测信号，同相输出端输出第一指示信号；

第四D触发器，数据端接收所述第二检测信号的反相信号，时钟端接收所述第一检测信号的反相信号，同相输出端输出第二指示信号。

11.一种自动频率控制系统，包括：如权利要求1-10中任一项所述的计数器。

12.一种锁相环，包括：如权利要求11所述的自动频率控制系统。

13.一种锁相环的自动频率控制方法，包括：

根据参考时钟信号产生采样窗口信号，所述采样窗口信号的周期为所述参考时钟信号的周期的整数倍；

根据所述采样窗口信号对本振时钟信号的周期个数进行计数，获得初始计数值；

对所述参考时钟信号和所述本振时钟信号的时钟边沿进行检测，根据检测到的边沿信息获得加减指示信号；

根据所述加减指示信号对所述初始计数值进行校准，获得计数结果；

将所述计数结果与预期的计数值进行比较，根据比较结果生成频率调节信号，所述频率调节信号用于调节所述本振时钟信号的频率。

14.根据权利要求13所述的锁相环的自动频率控制方法，其中，根据所述加减指示信号对所述初始计数值进行校准，包括：

当所述加减指示信号为第一逻辑状态时，将所述初始计数值加1后获得所述计数结果；

当所述加减指示信号为第二逻辑状态时，将所述初始计数值减1后获得所述计数结果；

当所述加减指示信号为第三逻辑状态时，将所述初始计数值作为所述计数结果。

15.根据权利要求14所述的锁相环的自动频率控制方法，其中，对所述参考时钟信号和所述本振时钟信号的时钟边沿进行检测，根据检测到的边沿信息获得加减指示信号，包括：

在所述采样窗口信号的有效期内检测所述本振时钟信号的上升沿数量和下降沿数量；

根据所述上升沿数量和所述下降沿数量获得所述加减指示信号。

16.根据权利要求14所述的锁相环的自动频率控制方法，其中，对所述参考时钟信号和所述本振时钟信号的时钟边沿进行检测，根据检测到的边沿信息获得加减指示信号，包括：

检测所述采样窗口信号的跳变沿相对于所述本振时钟信号的高低电平的位置关系；

根据所述位置关系获得所述加减指示信号。