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CN120166688A - 半导体器件、存储器及其制造方法、电子设备 - Google Patents

半导体器件、存储器及其制造方法、电子设备 Download PDF

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CN120166688A
CN120166688A CN202311719537.9A CN202311719537A CN120166688A CN 120166688 A CN120166688 A CN 120166688A CN 202311719537 A CN202311719537 A CN 202311719537A CN 120166688 A CN120166688 A CN 120166688A
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CN
China
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word line
dummy
substrate
semiconductor layer
layer
Prior art date
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Pending
Application number
CN202311719537.9A
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Inventor
朱正勇
康卜文
赵超
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Beijing Superstring Academy of Memory Technology
Original Assignee
Beijing Superstring Academy of Memory Technology
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Beijing Superstring Academy of Memory Technology filed Critical Beijing Superstring Academy of Memory Technology
Priority to CN202311719537.9A priority Critical patent/CN120166688A/zh
Publication of CN120166688A publication Critical patent/CN120166688A/zh
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Abstract

一种半导体器件、存储器及其制造方法、电子设备，属于半导体器件的设计与制造领域，所述半导体器件包括：衬底和设置在所述衬底上的至少一个存储单元，所述存储单元包括：读取晶体管，包括第一栅电极、第二栅电极和第一半导体层；所述第一栅电极与读字线连接；所述第一半导体层的一端与第一位线连接，另一端与第二位线连接；写入晶体管，包括第三栅电极和第二半导体层；所述第二半导体层的一端与所述第二栅电极电连接，另一端与第二位线连接；所述第三栅电极与写字线连接；其中，所述读取晶体管与所述写入晶体管沿垂直于所述衬底的方向堆叠。本申请实施例的半导体器件的结构简单，占用面积较小。

Description

半导体器件、存储器及其制造方法、电子设备
技术领域
本申请实施例涉及但不限于半导体器件的设计与制造领域，尤指一种半导体器件、一种存储器及其制造方法以及一种电子设备。
背景技术
随着集成电路技术的发展，器件的关键尺寸日益缩小，单个芯片所包含的器件种类及数量随之增加，使得工艺生产中的任何微小差异都可能对器件性能造成影响。
为了尽可能降低产品的成本，人们希望在有限的衬底上做出尽可能多的器件单元。自从摩尔定律问世以来，业界提出了各种半导体结构设计和工艺优化，以满足人们对当前产品的需求。
发明内容
以下是对本文详细描述的主题的概述。本概述并非是为了限制本申请的保护范围。
本申请实施例提供了一种半导体器件、一种存储器及其制造方法以及一种电子设备，该半导体器件的结构简单，容易制造，占用面积较小。
本申请实施例提供了一种半导体器件，所述半导体器件包括衬底和设置在所述衬底上的至少一个存储单元，所述存储单元包括：
读取晶体管，包括第一栅电极、第二栅电极和第一半导体层；所述第一栅电极与读字线连接；所述第一半导体层的一端与第一位线连接，另一端与第二位线连接；
写入晶体管，包括第三栅电极和第二半导体层；所述第二半导体层的一端与所述第二栅电极电连接，另一端与第二位线连接；所述第三栅电极与写字线连接；
其中，所述读取晶体管与所述写入晶体管沿垂直于所述衬底的方向堆叠。
示例性地，所述第一半导体层沿垂直于所述衬底的方向延伸，所述第一半导体层的一侧设置有所述第一栅电极，所述第一半导体层的另一侧设置有所述第二栅电极。
示例性地，所述第二半导体层沿垂直于所述衬底的方向延伸，所述第二半导体层的一侧设置有所述第三栅电极，所述第二半导体层与所述第一半导体层连接。
示例性地，所述半导体器件还可以包括半导体层，所述半导体层包括沿垂直于所述衬底的方向依次分布的所述第一半导体层和所述第二半导体层；
所述半导体层与所述第一栅电极之间、所述半导体层与所述第二栅电极之间、所述半导体层与所述第三栅电极之间具有栅极绝缘层。
示例性地，所述半导体器件还可以包括贯穿所述读取晶体管和所述写入晶体管的通孔；
所述半导体层至少位于所述通孔的侧壁上并且为环形，所述半导体层、所述半导体层与所述第二栅电极之间的栅极绝缘层、所述第二栅电极沿着远离所述通孔的侧壁的方向依次分布在所述通孔内。
示例性地，所述读字线和所述写字线均沿平行于所述衬底的第一方向延伸，所述第一栅电极为所述读字线的一部分，所述第三栅电极为所述写字线的一部分。
示例性地，所述第一位线和所述第二位线均沿平行于所述衬底的第二方向延伸，所述第一方向与所述第二方向交叉。
示例性地，所述写入晶体管还可以包括第四栅电极；
所述半导体器件包括导电层，所述导电层包括沿垂直于所述衬底的方向依次分布的所述第四栅电极和所述第二栅电极；
所述第二半导体层至少部分环绕所述第四栅电极，所述第二半导体层与所述第四栅电极之间具有栅极绝缘层。
示例性地，所述半导体器件还可以包括存储节点，所述存储节点与所述第四栅电极和所述第二栅电极连接；
所述存储节点为所述导电层的一部分，所述第二半导体层与所述存储节点之间具有栅极绝缘层，所述第二半导体层与所述存储节点通过第四导电层电连接；或者，所述存储节点与所述第四栅电极连接且分别位于不同的膜层，所述第二半导体层与所述存储节点连接。
示例性地，所述读取晶体管位于所述衬底与所述写入晶体管之间；
所述读字线位于所述衬底与所述写字线之间；
所述第一位线位于所述衬底与所述第二位线之间。
示例性地，所述写入晶体管位于所述读取晶体管与所述衬底之间；
所述写字线位于所述衬底与所述读字线之间；
所述第二位线位于所述衬底与所述第一位线之间。
本申请实施例还提供了一种存储器，所述存储器包括至少一个如上本申请实施例提供的半导体器件。
本申请实施例还提供一种存储器的制造方法，所述制造方法包括：
提供衬底；
在所述衬底上形成沿垂直于所述衬底的方向间隔且绝缘分布的第一位线、第二位线、虚设读字线和虚设写字线；
通过刻蚀形成至少贯穿所述第二位线、所述虚设读字线和所述虚设写字线的通孔；
在所述通孔内依次沉积半导体层、栅极绝缘层和导电层；
刻蚀去除所述虚设读字线，形成读字线；
刻蚀去除所述虚设写字线，形成写字线。
示例性地，在所述衬底上形成沿垂直于所述衬底的方向间隔且绝缘分布的第一位线、第二位线、虚设读字线和虚设写字线，可以包括：
沿垂直于所述衬底的方向，在所述衬底上依次形成所述第一位线、所述虚设读字线、所述第二位线和所述虚设写字线，所述虚设读字线和所述虚设写字线均沿平行于所述衬底的第一方向延伸，所述第一位线和所述第二位线均沿平行于所述衬底的第二方向延伸，所述第一方向与所述第二方向交叉；所述第一位线，所述虚设读字线、所述第二位线和所述虚设写字线之间通过绝缘层进行绝缘；
通过刻蚀形成至少贯穿所述第二位线、所述虚设读字线和所述虚设写字线的通孔，包括：
通过刻蚀形成贯穿所述第二位线、所述虚设读字线和所述虚设写字线的通孔，并使所述通孔露出所述第一位线。
示例性地，刻蚀去除所述虚设写字线，形成写字线，可以包括：
沿着朝向衬底的方向对各通孔之间的所述绝缘层进行图案化刻蚀，露出所述虚设写字线；
对露出的所述虚设写字线进行横向刻蚀，去除所述虚设写字线，露出原来被所述虚设写字线环绕的所述半导体层；
在所述半导体层的露出区域上沉积栅极绝缘层和写字线层，对所述写字线层进行回刻，得到沿所述第一方向延伸的写字线。
示例性地，刻蚀去除所述虚设读字线，形成读字线，可以包括：
对所述写字线与所述虚设读字线之间的绝缘层进行刻蚀，露出所述虚设读字线；
刻蚀去除所述虚设读字线，露出原来被所述虚设读字线环绕的所述半导体层；
依次沉积覆盖所述半导体层的露出区域和所述写字线的栅极绝缘层和读字线层；
对所述读字线层进行回刻，得到沿所述第一方向延伸的读字线。
示例性地，在所述衬底上形成沿垂直于所述衬底的方向间隔且绝缘分布的第一位线、第二位线、虚设读字线和虚设写字线，可以包括：
沿垂直于所述衬底的方向，在所述衬底上依次形成存储节点、所述虚设写字线、所述第二位线、所述虚设读字线和所述第一位线，多个所述存储节点在所述衬底上沿平行于所述衬底的第一方向和第二方向阵列分布，所述虚设读字线和所述虚设写字线均沿所述第一方向延伸，所述第一位线和所述第二位线均沿所述第二方向延伸，所述第一方向与所述第二方向交叉；所述存储节点、所述虚设写字线、所述第二位线、所述虚设读字线和所述第一位线之间通过绝缘层进行绝缘；
通过刻蚀形成至少贯穿所述第二位线、所述虚设读字线和所述虚设写字线的通孔，包括：
通过刻蚀形成贯穿所述第一位线、所述第二位线、所述虚设读字线和所述虚设写字线的通孔，并使所述通孔露出所述存储节点。
示例性地，刻蚀去除所述虚设读字线，形成读字线，可以包括：
沿着朝向所述衬底的方向对各所述通孔之间的所述绝缘层进行图案化刻蚀，露出所述虚设读字线；
对露出的所述虚设读字线进行刻蚀，去除所述虚设读字线，露出原来被所述虚设读字线环绕的所述半导体层；
在所述半导体层的露出区域上沉积栅极绝缘层和读字线层，对所述读字线层进行回刻，得到沿所述第一方向延伸的读字线。
示例性地，刻蚀去除所述虚设写字线，形成写字线，可以包括：
对所述读字线与所述虚设写字线之间的绝缘层进行刻蚀，露出所述虚设写字线；
刻蚀去除所述虚设写字线，露出原来被所述虚设写字线环绕的所述半导体层；
依次沉积覆盖所述半导体层的露出区域和所述读字线的栅极绝缘层和写字线层；
对所述写字线层进行回刻，得到沿所述第一方向延伸的写字线。
本申请实施例还提供一种电子设备，所述电子设备包括如上本申请实施例提供的存储器
本申请实施例的半导体器件和存储器将读取晶体管与写入晶体管堆叠设置，有利于减小半导体器件的存储单元的面积从而增加器件的存储密度。而且，由于本申请实施例的半导体器件的读晶体管可以在写晶体管的控制下形成二极管连接，进而在数据写入阶段形成对读晶体管的阈值电压的补偿，可以提高数据读取的准确性。
本申请的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本申请而了解。本申请的目的和优点可通过在说明书以及附图中所特别指出的结构来实现和获得。
附图说明
附图用来提供对本申请技术方案的理解，并且构成说明书的一部分，与本申请的实施例一起用于解释本申请的技术方案，并不构成对本申请技术方案的限制。
图1A为本申请示例性实施例提供的一种半导体器件的逻辑电路图；
图1B为本申请示例性实施例提供的另一种半导体器件的逻辑电路图；
图2A为本申请示例性实施例提供的包括本申请实施例的半导体器件的一种存储器的平行于衬底的截面示意图；
图2B为图2A所示的存储器的沿图2A中AA线截取的垂直于衬底的截面示意图；
图3A为本申请示例性实施例提供的包括本申请实施例的半导体器件的另一种存储器的平行于衬底的截面示意图；
图3B为图3A所示的存储器的沿图3A中AA线截取的垂直于衬底的截面示意图；
图4为本申请示例性实施例的半导体器件的读取晶体管在数据读取期间的电流-电压曲线；
图5为本申请示例性实施例的半导体器件的一种时序图；
图6为本申请示例性实施例的半导体器件的另一种时序图；
图7为本申请示例性实施例的半导体器件的又一种时序图；
图8为本申请示例性实施例提供的一种存储器的制造方法的工艺流程图；
图9A为本申请示例性实施例提供的一种存储器的制造方法在形成第一位线后的平行于衬底的截面示意图；
图9B为图9A所示的器件沿AA线截取的垂直于衬底的截面示意图；
图10A为本申请示例性实施例提供的一种存储器的制造方法在形成虚设写字线后的平行于衬底的截面示意图；
图10B为图10A所示的器件沿AA线截取的垂直于衬底的截面示意图；
图11A为本申请示例性实施例提供的一种存储器的制造方法在形成通孔后的平行于衬底的截面示意图；
图11B为图10A所示的器件沿AA线截取的垂直于衬底的截面示意图；
图12A为本申请示例性实施例提供的一种存储器的制造方法在形成第三导电层后的平行于衬底的截面示意图；
图12B为图12A所示的器件沿AA线截取的垂直于衬底的截面示意图；
图13A为本申请示例性实施例提供的一种存储器的制造方法在将各通孔之间的半导体层、栅极绝缘层和第三导电层断开后的平行于衬底的截面示意图；
图13B为图13A所示的器件沿AA线截取的垂直于衬底的截面示意图；
图14A为本申请示例性实施例提供的一种存储器的制造方法在形成第四导电层后的平行于衬底的截面示意图；
图14B为图14A所示的器件沿AA线截取的垂直于衬底的截面示意图；
图15A为本申请示例性实施例提供的一种存储器的制造方法在形成图案化的写字线层后的平行于衬底的截面示意图；
图15B为图15A所示的器件沿AA线截取的垂直于衬底的截面示意图；
图16A为本申请示例性实施例提供的一种存储器的制造方法在去除虚设读字线后的平行于衬底的截面示意图；
图16B为图16A所示的器件沿AA线截取的垂直于衬底的截面示意图；
图17A为本申请示例性实施例提供的另一种存储器的制造方法在形成读字线层后的平行于衬底的截面示意图；
图17B为图17A所示的器件沿AA线截取的垂直于衬底的截面示意图；
图18A为本申请示例性实施例提供的另一种存储器的制造方法在形成存储节点后的平行于衬底的截面示意图；
图18B为图18A所示的器件沿AA线截取的垂直于衬底的截面示意图；
图19A为本申请示例性实施例提供的另一种存储器的制造方法在形成第一位线后的平行于衬底的截面示意图；
图19B为图19A所示的器件沿AA线截取的垂直于衬底的截面示意图；
图20A为本申请示例性实施例提供的另一种存储器的制造方法在形成通孔后的平行于衬底的截面示意图；
图20B为图20A所示的器件沿AA线截取的垂直于衬底的截面示意图；
图21A为本申请示例性实施例提供的另一种存储器的制造方法在通孔内填充第三导电层后的平行于衬底的截面示意图；
图21B为图21A所示的器件沿AA线截取的垂直于衬底的截面示意图；
图22A为本申请示例性实施例提供的另一种存储器的制造方法在沉积读字线层后的平行于衬底的截面示意图；
图22B为图22A所示的器件沿AA线截取的垂直于衬底的截面示意图。
具体实施方式
为使本申请的目的、技术方案和优点更加清楚明白，下文中将结合附图对本申请的实施例进行详细说明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。
本申请的实施方式并不一定限定附图所示尺寸，附图中各部件的形状和大小不反映真实比例。此外，附图示意性地示出了理想的例子，本申请的实施方式不局限于附图所示的形状或数值。
本申请中的“第一”、“第二”等序数词是为了避免构成要素的混同而设置，并不表示任何顺序、数量或者重要性。
在本申请中，为了方便起见，使用“中部”、“上”、“下”、“前”、“后”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示方位或位置关系的词句以参照附图说明构成要素的位置关系，仅是为了便于描述本说明书和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。构成要素的位置关系根据描述各构成要素的方向适当地改变。因此，不局限于在公开中说明的词句，根据情况可以适当地更换。
在本申请中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解。例如，可以是固定连接，或可拆卸连接，或一体地连接；可以是机械连接，或电连接；可以是直接相连，或通过中间件间接相连，或两个元件内部的连通。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。
在本申请中，晶体管是指至少包括栅电极、漏电极以及源电极这三个端子的元件。
在本申请中，可以是第一电极为漏电极、第二电极为源电极，或者可以是第一电极为源电极、第二电极为漏电极。在使用极性相反的晶体管的情况或电路工作中的电流方向变化的情况等下，“源电极”及“漏电极”的功能有时互相调换。因此，在本申请中，如果不特别说明，“源电极”和“漏电极”可以互相调换。
在本申请中，“电连接”或“连接”包括构成要素通过具有某种电作用的元件连接在一起的情况，比如，电学信号连接(耦合连接，如coupled to)，或物理直接连接。“具有某种电作用的元件”只要可以进行连接的构成要素间的电信号的授受，就对其没有特别的限制。“具有某种电作用的元件”的例子不仅包括电极和布线，而且还包括晶体管等开关元件、电阻器、电感器、电容器、其它具有各种功能的元件等。
在本申请中，“平行”是指大约平行或几乎平行，比如，两条直线形成的角度为-10°以上且10°以下的状态，因此，也包括该角度为-5°以上且5°以下的状态。另外，“垂直”是指大约垂直，比如，两条直线形成的角度为80°以上且100°以下的状态，因此，也包括85°以上且95°以下的角度的状态。
在本申请的一些实施例中，“膜”和“层”可以相互调换。例如，有时可以将“导电层”换成“导电膜”。与此同样，有时可以将“绝缘膜”换成“绝缘层”。
本申请实施例中的“A和B为一体式结构”可以是指在微观结构上无明显的断层或间隙等明显的分界界面。一般地，在一个膜层上图案化形成连接的膜层为一体式。比如A和B使用相同的材料形成一个膜层并通过同一次图案化工艺同时形成具有连接关系的结构，或者在A上通过外延的方式直接生长出的B，二者材料可以不完全相同。
在本申请中，间隔分布可以理解为分开的、独立的(separated)分布，可以是物理结构上的断开来实现间隔，还可以是电学特性上的断开。比如，两个晶体管对应的有效沟道之间的半导体层经改性实现绝缘以实现两个沟道之间的电学间隔。
本申请实施例提供了一种新的存储单元电路设计和驱动方法，其中，本申请至少部分实施例中，读取晶体管在数据写入阶段同时参与预充电和写入数据，在读取阶段用于读数据。实现在写入阶段对读取晶体管的阈值电压Vth的补偿。
图1A为本申请示例性实施例提供的一种半导体器件的逻辑电路图；图1B为本申请示例性实施例提供的另一种半导体器件的逻辑电路图；图2A为本申请示例性实施例提供的包括本申请实施例的半导体器件的一种存储器的平行于衬底的截面示意图；图2B为图2A所示的存储器的沿图2A中AA线截取的垂直于衬底的截面示意图；图3A为本申请示例性实施例提供的包括本申请实施例的半导体器件的另一种存储器的平行于衬底的截面示意图；图3B为图3A所示的存储器的沿图3A中AA线截取的垂直于衬底的截面示意图。
如图1A至图3B所示，所述半导体器件包括衬底01和设置在衬底01上的至少一个存储单元，所述存储单元可以为2T0C结构，即包括一个读取晶体管Tr_r和一个写入晶体管Tr_w；
读取晶体管Tr_r包括第一栅电极51、第二栅电极52和第一半导体层31；第一栅电极51与读字线R_WL连接；第一半导体层31的一端与第一位线BL1连接，另一端与第二位线BL2连接；
写入晶体管Tr_w包括第三栅电极53和第二半导体层32；第二半导体层32的一端与第二栅电极52电连接，另一端与第二位线BL2连接；第三栅电极53与写字线W_WL连接；
其中，读取晶体管Tr_r与写入晶体管Tr_w沿垂直于所述衬底的方向堆叠。
第一位线BL1被配置为提供数据电压，如写入数据“1”或“0”对应的电压。
第二位线BL2被配置为向存储节点SN提供预充电电压，比如，针对n型晶体管，提供高电压，高电压大于Vdata“1”+Vth。
本申请实施例的半导体器件，将读取晶体管与写入晶体管堆叠设置(例如，在垂直于衬底的方向上堆叠)，有利于减小半导体器件的存储单元的面积从而增加器件的存储密度。而且，由于上述电路连接关系设置，本申请实施例的半导体器件的读晶体管可以在写晶体管的控制下形成二极管连接，进而在数据写入阶段形成对读晶体管的阈值电压的补偿，可以提高数据读取的准确性。
在说明半导体器件的工作方法时，本申请以下实施例以写入晶体管和读取晶体管均为n型晶体管为例。
图4为本申请示例性实施例的半导体器件的读取晶体管在数据读取期间的电流-电压曲线；其中，“0”状态表示读取数据“0”时的电流-电压曲线，“1”状态表示读取数据“1”时的电流-电压曲线；横坐标VGS表示施加在读字线R_WL上的电压，纵坐标ID表示流经读取晶体管Tr_r的电流大小；VR表示数据读取阶段施加在读字线R_WL上的设定电压值，w/o电流表示该设定电压值所对应的流经读取晶体管Tr_r的电流。从图4可以看出，在设定电压值VR相同的情况下，读取数据“1”时读取晶体管Tr_r的电流大于读取数据“0”时的电流。
图5为本申请示例性实施例的半导体器件的一种时序图；图6为本申请示例性实施例的半导体器件的另一种时序图；图7为本申请示例性实施例的半导体器件的又一种时序图。
数据写入操作如下：在数据写入操作之前，给写字线提供高电压，写晶体管打开，给第二位线BL2提供高电压，对存储节点SN预充电。为了在写入操作期间实现Vth补偿，读字线被提供高电压，读晶体管打开，第一位线BL1被提供数据电压Vdata，数据电压通过读取晶体管的源电极与漏电极，并经过旁路进入写入晶体管，并最终写入存储节点SN中。在此过程中，读取晶体管为二极管的连接方式，存储节点SN电压为Vdata+Vth。因此，读取晶体管的Vth被补偿。
数据读取操作如下：
向第二位线BL2提供低电压Vlow(例如，接地电压)；
向读字线R_WL提供高电压，此时，读取晶体管Tr_r的存储栅极，即存储节点SN和读取晶体管Tr_r的源极之间的电压差VGS＝Vdata+Vth-Vlow，VGS-Vth＝Vdata-Vlow,对于数据“1”，VGS-Vth>0,读取晶体管Tr_r将被导通；而对于数据“0”的情况，VGS-Vth<0,读取晶体管Tr_r保持在“关”状态。
为了改善Vth补偿和数据写入，存储节点SN与第一位线BL1和第二位线BL2之间的耦合越低越好。
其中，图5至图7的时序图的读字线R_WL在数据写入阶段电压从高到低的变化时间不同。在图5中，是先停止向读字线R_WL提供高压，后关闭BL1的数据，最后再停止向写字线W_WL提供高压，这种操作模式可以减小BL1信号跳变对存储节点SN的影响。
图6和图7在正常情况下为图5的其他实施方案，此时也可以减小BL1信号跳变对存储节点SN的影响。其中，图6是先停止向写字线W_WL提供高压，后停止向读字线R_WL提供高压；图7是同步停止向写字线W_WL和读字线R_WL提供高压。
示例性地，如图2B和图3B所示，第一半导体层31沿垂直于所述衬底的方向延伸，第一半导体层31的一侧设置有第一栅电极51，第一半导体层31的另一侧设置有第二栅电极52。
示例性地，如图2B和图3B所示，第二半导体层32沿垂直于所述衬底的方向延伸，第二半导体层32的一侧设置有第三栅电极53，第二半导体层32与第一半导体层31连接。
上述设置便于一次性形成第二半导体层和第一半导体层。
示例性地，如图2A至图3B所示，所述半导体器件还可以包括半导体层30，半导体层30包括沿垂直于所述衬底的方向依次分布的第一半导体层31和第二半导体层32；
半导体层30与第一栅电极51之间、半导体层30与第二栅电极52之间、半导体层30与第三栅电极53之间具有栅极绝缘层40。
示例性地，如图2A至图3B所示，所述半导体器件还可以包括贯穿读取晶体管Tr_r和写入晶体管Tr_w的通孔K；
半导体层30至少位于通孔K的侧壁上并且为环形，半导体层30、半导体层30与第二栅电极52之间的栅极绝缘层40、第二栅电极52沿着远离通孔K的侧壁的方向依次分布在通孔K内。
示例性地，如图2A至图3B所示，第一半导体层31和第二半导体层32都与第二位线BL2连接，第一半导体层31还与第一位线BL1连接。
示例性地，读字线R_WL和写字线W_WL均沿平行于所述衬底的第一方向延伸，第一栅电极51为读字线R_WL的一部分，所述第三栅电极53为写字线W_WL的一部分。
示例性地，第一位线BL1和第二位线BL2均沿平行于所述衬底的第二方向延伸，所述第一方向与所述第二方向交叉。
示例性地，所述第一方向可以为如图2A所示的X方向，所述第二方向可以为如图2A所示的Y方向；所述第一方向与所述第二方向可以相互垂直。
示例性地，如图2B和图3B所示，写入晶体管Tr_w还可以包括第四栅电极54；第四栅电极54可以增加存储节点的电容，提高存储节点的存储能力；
所述半导体器件还包括导电层(例如，可以为图2B或图3B中所示的第三导电层11)，所述导电层包括沿垂直于所述衬底的方向依次分布的第四栅电极54和第二栅电极52；
第二半导体层32至少部分环绕第四栅电极54，第二半导体层32与第四栅电极54之间具有栅极绝缘层40。
示例性地，如图2B和图3B所示，所述半导体器件还可以包括存储节点SN，存储节点SN与第四栅电极54和第二栅电极52连接。
如图2B所示，存储节点SN可以为所述导电层的一部分，第二半导体层32与存储节点SN之间具有栅极绝缘层40；第二半导体层32与存储节点SN通过第四导电层12电连接。
如图3B所示，存储节点SN与第四栅电极54可以连接且分别位于不同的膜层，例如，第四栅电极54为所述导电层的一部分，但所述导电层不包括存储节点SN，第二半导体层32与存储节点SN连接。
示例性地，如图2B所示，读取晶体管Tr_r可以位于所述衬底与写入晶体管Tr_w之间。
示例性地，如图2B所示，读字线R_WL可以位于所述衬底与写字线W_WL之间。
示例性地，如图2B所示，第一位线BL1可以位于所述衬底与第二位线BL2之间。
示例性地，如图3B所示，写入晶体管Tr_w可以位于所述读取晶体管Tr_r与所述衬底之间。
示例性地，如图3B所示，写字线W_WL可以位于所述衬底与读字线R_WL之间。
示例性地，如图3B所示，第二位线BL2可以位于所述衬底与第一位线BL1之间。
本申请实施例中的衬底可以是支撑结构，比如，硅衬底，或者是硅衬底上已经分布有其他膜层或功能或电路的支撑结构，本申请实施例的发明构造涉及的器件设置在支撑结构的主表面上。
在本申请中，半导体层可以理解为半导体材料，该处不强调其形状构造，仅仅强调其功能。
示例性地，所述半导体层的材料可以为带隙小于1.65eV的硅或多晶硅等材料，也可以是宽带隙材料，比如带隙大于1.65eV的金属氧化物材料。
举例来说，金属氧化物半导体层或沟道的材料可包括如下金属中的至少之一的金属氧化物：铟、镓、锌、锡、钨、镁、锆、铝、铪等材料。当然，该金属氧化物中也不排除含有其他元素的化合物，比如，N、Si等元素；也不排除含有其他少量掺杂元素。
一些实施例中，金属氧化物半导体层或沟道的材料可以包含以下中的任意一种或多种：铟镓锌氧化物(InGaZnO)、氧化铟锌(InZnO)、氧化铟镓(InGaO)、氧化铟锡(InSnO)、氧化铟镓锡(InGaSnO)、氧化铟镓锌锡(InGaZnSnO)、氧化铟(InO)、氧化锡(SnO)、氧化锌锡(ZnSnO，ZTO)、氧化铟铝锌金(InAlZnO)、氧化锌(ZnO)、铟镓硅氧化物(InGaSiO)、氧化铟钨(InWO，IWO)、氧化钛(TiO)、氮氧化锌(ZnON)、氧化镁锌(MgZnO)、锆铟锌氧化物(ZrInZnO)、铪铟锌氧化物(HfInZnO)、锡铟锌氧化物(SnInZnO)、铝锡铟锌氧化物(AlSnInZnO)、硅铟锌氧化物(SiInZnO)、铝锌锡氧化物(AlZnSnO)、镓锌锡氧化物(GaZnSnO)、锆锌锡氧化物(ZrZnSnO)等材料，只要保证晶体管的漏电流能满足要求即可，具体可根据实际情况进行调整。
这些材料的带隙较宽，具有较低的漏电流，比如，当金属氧化物材料为IGZO时，晶体管的漏电流小于或者等于10-15A至10-18A，由此可以改善动态存储器的工作性能。
上述金属氧化物半导体层或沟道的材料仅强调材料的元素类型，不强调材料中原子占比以及材料的膜质。
示例性地，所述第一位线和所述第二位线的材料可以各自独立地选自钨、钼、钴等具有相似性质的其他金属材料中的任意一种或多种。所述第一位线和所述第二位线可以各自独立地为单层或多层结构，例如，可以为由钛(Ti)、氮化钛(TiN)和钨(W)形成的多层结构。
示例性地，所述第一栅电极、所述第二栅电极、所述第三栅电极、所述第四栅电极、所述写字线和所述读字线的材料可以各自独立地选自如下材料中的任意一种或多种：
比如，含有钨、铝、钛、铜、镍、铂、钌、钼、金、铱、铑、钽、钴等金属；可以是含有前述提到的这些金属的金属合金；
还可以是金属氧化物、金属氮化物、金属硅化物、金属碳化物等，如铟锡氧化物ITO、铟锌氧化物IZO、铟的氧化物InO等导电性较高的金属氧化物材料；比如，氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)、氮化钛铝(TiAlN)等金属氮化物材料；
当然，还可以是多晶硅材料；还可以是导电材料掺杂半导体材料，比如，导电掺杂后的硅、导电掺杂后的锗、导电掺杂后的硅锗等；体现导电性的其他材料等。
示例性地，所述栅极绝缘层的材料可以各自独立地包含一层或多层Low-K和/或High-K介质材料，或者包含不同介电常数K的两个或多个区域。以下将示例性地说明本申请的所述第一栅极绝缘层和所述第二栅极绝缘层的特点。
Low-K材料，比如氧化硅。
High-K材料，比如介电常数K≥3.9的介质材料。一些实施例中，可以包括铪、铝、镧、锆等一个或多个的氧化物。示例性地，比如，可以包括但不限于以下至少之一：氧化铪(HfO2)、氧化铝(Al2O3)、铪铝氧化物(HfAlO)、铪镧氧化物(HfLaO)、锆的氧化物(ZrO2)等高K材料。
本申请实施例还提供了一种存储器，所述存储器包括至少一个如上本申请实施例提供的半导体器件。
示例性地，所述存储器还包括第一位线BL1、第二位线BL2、读字线R_WL和写字线W_WL。
示例性地，读字线R_WL和写字线W_WL可以均沿所述第一方向延伸，并且与沿所述第一方向间隔分布在所述衬底上的多个所述半导体器件的存储单元连接。
示例性地，第一位线BL1和第二位线BL2可以均沿所述第二方向延伸，并且与沿所述第二方向间隔分布在所述衬底上的多个所述半导体器件的存储单元连接。
示例性地，所述存储器可以为3D存储器，例如，3D DRAM等存储器。所述3D存储器可以为2T0C结构。
本申请实施例还提供一种存储器的制造方法。
图8为本申请示例性实施例提供的一种存储器的制造方法的工艺流程图。如图8所示，所述制造方法包括：
提供衬底，在所述衬底上形成沿垂直于所述衬底的方向间隔且绝缘分布的第一位线、第二位线、虚设读字线和虚设写字线；
通过刻蚀形成至少贯穿所述第二位线、所述虚设读字线和所述虚设写字线的通孔；
在所述通孔内依次沉积半导体层、栅极绝缘层和导电层；
刻蚀去除所述虚设读字线，形成读字线；
刻蚀去除所述虚设写字线，形成写字线。
示例性地，在所述衬底上形成沿垂直于所述衬底的方向间隔且绝缘分布的第一位线、第二位线、虚设读字线和虚设写字线，可以包括：
沿垂直于所述衬底的方向，在所述衬底上依次形成所述第一位线、所述虚设读字线、所述第二位线和所述虚设写字线，所述虚设读字线和所述虚设写字线均沿平行于所述衬底的第一方向延伸，所述第一位线和所述第二位线均沿平行于所述衬底的第二方向延伸，所述第一方向与所述第二方向交叉；所述第一位线，所述虚设读字线、所述第二位线和所述虚设写字线之间通过绝缘层进行绝缘；
通过刻蚀形成至少贯穿所述第二位线、所述虚设读字线和所述虚设写字线的通孔，包括：
通过刻蚀形成贯穿所述第二位线、所述虚设读字线和所述虚设写字线的通孔，并使所述通孔露出所述第一位线。
示例性地，刻蚀去除所述虚设写字线，形成写字线，可以包括：
沿着朝向衬底的方向对各通孔之间的所述绝缘层进行图案化刻蚀，露出所述虚设写字线；
对露出的所述虚设写字线进行横向刻蚀，去除所述虚设写字线，露出原来被所述虚设写字线环绕的所述半导体层；
在所述半导体层的露出区域上沉积栅极绝缘层和写字线层，对所述写字线层进行回刻，得到沿所述第一方向延伸的写字线。
示例性地，刻蚀去除所述虚设读字线，形成读字线，可以包括：
对所述写字线与所述虚设读字线之间的绝缘层进行刻蚀，露出所述虚设读字线；
刻蚀去除所述虚设读字线，露出原来被所述虚设读字线环绕的所述半导体层；
依次沉积覆盖所述半导体层的露出区域和所述写字线的栅极绝缘层和读字线层；
对所述读字线层进行回刻，得到沿所述第一方向延伸的读字线。
示例性地，在衬底上形成沿垂直于所述衬底的方向间隔且绝缘分布的第一位线、第二位线、虚设读字线和虚设写字线，可以包括：
沿垂直于所述衬底的方向，在所述衬底上依次形成存储节点、所述虚设写字线、所述第二位线、所述虚设读字线和所述第一位线，多个所述存储节点在所述衬底上沿平行于所述衬底的第一方向和第二方向阵列分布，所述虚设读字线和所述虚设写字线均沿所述第一方向延伸，所述第一位线和所述第二位线均沿所述第二方向延伸，所述第一方向与所述第二方向交叉；所述存储节点、所述虚设写字线、所述第二位线、所述虚设读字线和所述第一位线之间通过绝缘层进行绝缘；
通过刻蚀形成至少贯穿所述第二位线、所述虚设读字线和所述虚设写字线的通孔，包括：
通过刻蚀形成贯穿所述第一位线、所述第二位线、所述虚设读字线和所述虚设写字线的通孔，并使所述通孔露出所述存储节点。
示例性地，刻蚀去除所述虚设读字线，形成读字线，可以包括：
沿着朝向所述衬底的方向对各所述通孔之间的所述绝缘层进行图案化刻蚀，露出所述虚设读字线；
对露出的所述虚设读字线进行刻蚀，去除所述虚设读字线，露出原来被所述虚设读字线环绕的所述半导体层；
在所述半导体层的露出区域上沉积栅极绝缘层和读字线层，对所述读字线层进行回刻，得到沿所述第一方向延伸的读字线。
示例性地，刻蚀去除所述虚设写字线，形成写字线，可以包括：
对所述读字线与所述虚设写字线之间的绝缘层进行刻蚀，露出所述虚设写字线；
刻蚀去除所述虚设写字线，露出原来被所述虚设写字线环绕的所述半导体层；
依次沉积覆盖所述半导体层的露出区域和所述读字线的栅极绝缘层和写字线层；
对所述写字线层进行回刻，得到沿所述第一方向延伸的写字线。
下面通过示例性实施例存储器的制造过程进一步说明本申请实施例的技术方案。本实施例中所说的“图案化刻蚀”包括沉积膜层、涂覆光刻胶、掩模曝光、显影、刻蚀、剥离光刻胶等处理。本实施例中所说的“光刻”工艺包括涂覆膜层、掩模曝光和显影。沉积可采用溅射、蒸镀、化学气相沉积等已知工艺，涂覆可采用已知的涂覆工艺，刻蚀可采用已知的方法，在此不做具体的限定。
图9A至图17B和图2A至2B为本申请示例性实施例提供的一种存储器的制造方法的中间步骤和最终制得的器件的结构示意图。如图2A、图2B和图9A至图17B所示，在示例性实施例中，所述存储器的制造方法可以包括下述过程。
S10：在衬底01上沉积绝缘层10，在绝缘层10上沉积形成第一导电层，并对第一导电层进行图案化，图案化的第一导电层包括多个第一位线BL1，多个第一位线BL1在第一方向上间隔分布，各第一位线BL1沿第二方向延伸，如图9A和图9B所示，其中，图9A中的平行于衬底的截面贯穿第一位线BL1。
示例性地，所述第一方向可以平行于所述衬底，所述第二方向可以平行于所述衬底，所述第一方向与所述第二方向交叉，例如，可以相互垂直。例如，所述第一方向可以为如图9A所示的X方向，所述第二方向可以为如图9A所示的Y方向。
示例性地，形成所述绝缘层的材料可以为low-K介电质材料，即介电常数K<3.9的介电质材料，包括但不限于硅的氧化物，例如二氧化硅(SiO2)或其他含硅的膜层等。
S20：在图案化的第一导电层表面沉积形成虚设读字线21、第二位线BL2和虚设写字线22，如图10A和图10B所示，其中，图10A中的平行于衬底的截面贯穿虚设写字线。
示例性地，步骤S20可以包括：
S21：在图案化的第一导电层表面沉积绝缘层10并进行平坦化；
S22：在步骤S21得到的衬底表面沉积形成虚设读字线层，并对所述虚设读字线层进行图案化，图案化的虚设读字线层包括沿所述第一方向延伸并在所述第二方向上间隔分布的多个虚设读字线21；
S23：在图案化的虚设读字线层表面沉积绝缘层10并进行平坦化；
S24：在步骤S23得到的结构表面沉积第二导电层，并对第二导电层进行图案化，图案化的第二导电层包括多个第二位线BL2，各第二位线BL2沿所述第二方向延伸，多个第二位线BL2在所述第一方向上间隔分布；
S25：在图案化的第二导电层表面沉积绝缘层10并进行平坦化；
S26：在步骤S25得到的结构表面沉积虚设写字线层，并对所述虚设写字线层进行图案化，图案化的虚设写字线层包括多个沿所述第一方向延伸并在所述第二方向上间隔分布的多个虚设写字线22。
S30：对图案化的虚设读字线层、第二导电层和虚设写字线层进行刻蚀，形成贯穿图案化的虚设读字线层、第二导电层和虚设写字线层的通孔K，并使一个通孔K贯穿一个虚设读字线21和一个虚设写字线22，如图11A和图11B所示，其中，图11A中的平行于衬底的截面贯穿第一位线BL1。
如图11A和图11B所示，通孔K在衬底上的正投影完全落入该通孔K所贯穿的第二位线BL2在衬底上的正投影的范围内，即通孔K的侧壁露出第二位线BL2。
示例性地，各通孔K可以延伸至各第一位线BL1中但不贯穿第一位线BL1；通孔K可以沿垂直于所述衬底的方向延伸。
S40：在通孔K的内壁(包括侧壁和底壁)上依次沉积半导体层30和栅极绝缘层40，并在通孔K内填满第三导电层11，如图12A和图12B所示，其中，图12A中的平行于衬底的截面贯穿第二位线BL2。
示例性地，半导体层30、栅极绝缘层40和第三导电层11还可以覆盖各通孔K之间的区域。
S50：将各存储单元进行隔离。
示例性地，步骤S50可以包括：
S51：将位于各通孔K之间的半导体层30、栅极绝缘层40和第三导电层11断开，露出半导体层30、栅极绝缘层40、填充在通孔K内的第三导电层11和各通孔K之间的区域，如图13A和图13B所示；
S52：在各通孔K之间的露出区域上沉积第四导电层12，对第四导电层12进行图案化刻蚀，图案化的第四导电层12环绕通孔K的开口并与各通孔K内的半导体层30和第三导电层11连接，但图案化的第四导电层12在各通孔K之间断开；
S53：在步骤S52得到的衬底上沉积覆盖各通孔K之间露出区域的绝缘层10，如图14A和图14B所示，其中，图14A中的平行于衬底的截面贯穿第四导电层和通孔。
S60：刻蚀去除虚设写字线22，形成写字线层13，并对写字线层13进行图案化刻蚀，露出图案化的第四导电层12，在图案化的第四导电层12上形成硬掩膜14，如图15A和图15B所示，其中，图15A中的平行于衬底的截面贯穿写字线层和硬掩膜。
示例性地，步骤S60可以包括：
S61：沿着朝向衬底的方向对各通孔K之间的绝缘层10进行图案化刻蚀，露出虚设写字线22；
S62：对露出的虚设写字线22进行横向刻蚀，例如，可以采用湿法刻蚀进行横向刻蚀，去除虚设写字线22，露出原来被虚设写字线22环绕的半导体层30；
S63：在半导体层30的露出区域上沉积栅极绝缘层40和写字线层13，并对写字线层13进行图案化刻蚀，露出图案化的第四导电层12，在图案化的第四导电层12上形成硬掩膜14。
S70：形成写字线W_WL，并刻蚀去除虚设读字线，如图16A和图16B所示，其中，图16A中的平行于衬底的截面贯穿写字线。
示例性地，步骤S70可以包括：
S71：回刻写字线层13，形成写字线W_WL；
S72：选择性蚀刻绝缘层10以露出虚设读字线，刻蚀去除虚设读字线，例如，可以采用湿法蚀刻去除虚设读字线，露出原来被虚设读字线环绕的半导体层30。
S80：将读字线层间隔为多个间隔分布的读字线R_WL，如图2A和图2B所示，其中，图2A中的平行于衬底的截面贯穿读字线。
示例性地，步骤S80可以包括：
S81：在步骤S70得到的结构上依次沉积栅极绝缘层40和读字线层，栅极绝缘层40和读字线层覆盖半导体层30的露出区域和写字线W_WL，如图17A和图17B所示；
S82：回刻覆盖写字线W_WL的读字线层，保留位于原虚设读字线所在位置处的读字线层，即得到多个间隔分布的读字线R_WL；
S83：在步骤S82得到的结构上沉积覆盖写字线W_WL和读字线R_WL的绝缘层10，得到如图2A和图2B所示的存储器。
图18A至图22B和图3A至3B为本申请示例性实施例提供的另一种存储器的制造方法的中间过程和最终制得的器件的结构示意图。如图3A、图3B和图18A至图22B所示，在示例性实施例中，所述存储器的制造方法可以包括下述过程。
S100：在衬底上沉积绝缘层10，在绝缘层10上沉积形成第五导电层；对第五导电层进行图案化，图案化的第五导电层包括沿第一方向(例如，可以为如18A所示的X方向)和第二方向(例如，可以为如18A所示的Y方向)阵列分布的多个存储节点SN，如图18A和图18B所示，其中，图18A中的平行于衬底的截面贯穿存储节点SN。
S200：在图案化的第五导电层表面沉积形成虚设写字线22、第二位线BL2、虚设读字线21和第一位线BL1，如图19A和图19B所示，其中，图19A中的平行于衬底的截面贯穿第一位线BL1。
示例性地，步骤S20可以包括：
S201：在图案化的第五导电层表面沉积绝缘层10并进行平坦化；
S202：在步骤S201得到的结构表面沉积形成虚设写字线层，对虚设写字线层进行图案化，图案化的虚设写字线层包括沿所述第一方向延伸并在所述第二方向上间隔分布的多个虚设写字线22；
S203：在图案化的虚设写字线层表面沉积绝缘层10并进行平坦化；
S204：在步骤S203得到的衬底表面沉积第二导电层，并对第二导电层进行图案化，图案化的第二导电层包括多个第二位线BL2，各第二位线BL2沿所述第二方向延伸，多个第二位线BL2在所述第一方向上间隔分布；
S205：在图案化的第二导电层表面沉积绝缘层10并进行平坦化；
S206：在步骤S205得到的衬底表面沉积虚设读字线层，并对虚设读字线层进行图案化，图案化的虚设读字线层包括沿所述第一方向延伸并在所述第二方向上间隔分布的多个虚设读字线21；
S207：在图案化的虚设读字线层表面沉积绝缘层10并进行平坦化；
S208：在步骤S207得到的结构表面沉积第一导电层，并对第一导电层进行图案化，图案化的第一导电层包括多个第一位线BL1，各第一位线BL1沿所述第二方向延伸，多个第一位线BL1在所述第一方向上间隔分布，如图19A和图19B所示，其中，图19A中的平行于衬底的截面贯穿第一位线BL1。
S300：对图案化的第一导电层、虚设读字线层、第二导电层和虚设写字线层进行刻蚀，形成贯穿图案化的第一导电层、虚设读字线层、第二导电层和虚设写字线层的通孔K，并使一个通孔K贯穿一个虚设读字线21和一个虚设写字线22，如图20A和图20B所示，其中，图20A中的平行于衬底的截面贯穿第一位线BL1。
如图20A和图20B所示，通孔K在衬底上的正投影完全落入该通孔K所贯穿的第一位线BL1和第二位线BL2在衬底上的正投影的范围内，即通孔K的侧壁露出第一位线BL1和第二位线BL2。
示例性地，各通孔K可以延伸至各存储节点SN中但不贯穿存储节点SN；通孔K可以沿垂直于衬底的方向延伸。
S400：在通孔K的内壁上依次沉积半导体层30和栅极绝缘层40并在通孔K内填满第三导电层11。
示例性地，步骤S400可以包括：
S401：在步骤S300得到的结构表面依次沉积覆盖通孔K的内壁(包括侧壁和底壁)和各通孔K之间露出区域的半导体层30和栅极绝缘层40；
S402：刻蚀去除通孔K底壁上的半导体层30和栅极绝缘层40，使得露出各存储节点SN；
S403：在通孔K内填充第三导电层11，其中各通孔K内的第三导电层11与各存储节点SN连接；
S404：在步骤S403得到的结构上沉积覆盖通孔K内的第三导电层11和各通孔K之间露出区域的绝缘层10，如图21A和图21B所示，其中，图21A中的平行于衬底的截面贯穿第二位线BL2。
S500：刻蚀去除虚设读字线，沉积读字线层15，如图22A和图22B所示，其中，图22A中的平行于衬底的截面贯穿硬掩膜。
示例性地，步骤S500可以包括：
S501：沿着朝向衬底的方向对各通孔K之间的半导体层30、栅极绝缘层40和绝缘层10进行图案化刻蚀，露出虚设读字线21；
S502：刻蚀去除虚设读字线21，例如，可以采用湿法刻蚀去除虚设读字线21，露出原来被虚设读字线21环绕的半导体层30；
S503：在半导体层30的露出区域上沉积栅极绝缘层40和读字线层15，并对读字线层15进行图案化刻蚀，露出覆盖通孔K的绝缘层10，在覆盖通孔K的绝缘层10上形成硬掩膜14。
S600：刻蚀去除虚设写字线22，形成写字线W_WL。
示例性地，步骤S600可以包括：
S601：沿着朝向所述衬底的方向对各通孔K之间的图案化的读字线层15和绝缘层10进行刻蚀，露出虚设写字线22，同时各通孔K之间的图案化的读字线层15被断开，得到多个间隔分布的读字线R_WL；
S602：刻蚀去除虚设写字线22，露出原来被虚设写字线22环绕的半导体层30；
S603：在步骤S602得到的结构上依次沉积栅极绝缘层40和写字线层，栅极绝缘层40和写字线层覆盖半导体层30的露出区域和读字线R_WL；
604：回刻覆盖读字线R_WL的写字线层，保留位于原虚设写字线所在位置处的写字线层，即得到多个间隔分布的写字线W_WL；
S605：在步骤S604得到的衬底上沉积覆盖写字线W_WL和读字线R_WL的绝缘层10，得到如图3A和图3B所示的存储器。
本申请实施例还提供一种电子设备，所述电子设备包括如上本申请实施例提供的所述存储器。
示例性地，所述电子设备可以为：存储装置、智能电话、计算机、平板电脑、人工智能设备、可穿戴设备或移动电源等。存储装置可以包括计算机中的内存等，此处不作限定。
虽然本申请所揭露的实施方式如上，但所述的内容仅为便于理解本申请而采用的实施方式，并非用以限定本申请。任何本申请所属领域内的技术人员，在不脱离本申请所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本申请的保护范围，仍须以所附的权利要求书所界定的范围为准。

Claims (19)

1.一种半导体器件，其特征在于，包括衬底和设置在所述衬底上的至少一个存储单元，所述存储单元包括：
读取晶体管，包括第一栅电极、第二栅电极和第一半导体层；所述第一栅电极与读字线连接；所述第一半导体层的一端与第一位线连接，另一端与第二位线连接；
写入晶体管，包括第三栅电极和第二半导体层；所述第二半导体层的一端与所述第二栅电极电连接，另一端与第二位线连接；所述第三栅电极与写字线连接；
其中，所述读取晶体管与所述写入晶体管沿垂直于所述衬底的方向堆叠。
2.根据权利要求1所述的半导体器件，其特征在于，所述第一半导体层沿垂直于所述衬底的方向延伸，所述第一半导体层的一侧设置有所述第一栅电极，所述第一半导体层的另一侧设置有所述第二栅电极。
3.根据权利要求1所述的半导体器件，其特征在于，所述第二半导体层沿垂直于所述衬底的方向延伸，所述第二半导体层的一侧设置有所述第三栅电极，所述第二半导体层与所述第一半导体层连接。
4.根据权利要求1所述的半导体器件，其特征在于，包括半导体层，所述半导体层包括沿垂直于所述衬底的方向依次分布的所述第一半导体层和所述第二半导体层；
所述半导体层与所述第一栅电极之间、所述半导体层与所述第二栅电极之间、所述半导体层与所述第三栅电极之间具有栅极绝缘层。
5.根据权利要求4所述的半导体器件，其特征在于，还包括贯穿所述读取晶体管和所述写入晶体管的通孔；
所述半导体层至少位于所述通孔的侧壁上并且为环形，所述半导体层、所述半导体层与所述第二栅电极之间的栅极绝缘层、所述第二栅电极沿着远离所述通孔的侧壁的方向依次分布在所述通孔内。
6.根据权利要求4所述的半导体器件，其特征在于，
所述读字线和所述写字线均沿平行于所述衬底的第一方向延伸，所述第一栅电极为所述读字线的一部分，所述第三栅电极为所述写字线的一部分；和/或，
所述第一位线和所述第二位线均沿平行于所述衬底的第二方向延伸，所述第一方向与所述第二方向交叉。
7.根据权利要求1所述的半导体器件，其特征在于，所述写入晶体管还包括第四栅电极；
所述半导体器件还包括导电层，所述导电层包括沿垂直于所述衬底的方向依次分布的所述第四栅电极和所述第二栅电极；
所述第二半导体层至少部分环绕所述第四栅电极，所述第二半导体层与所述第四栅电极之间具有栅极绝缘层。
8.根据权利要求7所述的半导体器件，其特征在于，还包括存储节点，所述存储节点与所述第四栅电极和所述第二栅电极连接；
所述存储节点为所述导电层的一部分，所述第二半导体层与所述存储节点之间具有栅极绝缘层，所述第二半导体层与所述存储节点通过第四导电层电连接；或者，所述存储节点与所述第四栅电极连接且分别位于不同的膜层，所述第二半导体层与所述存储节点连接。
9.根据权利要求1至8中任一项所述的半导体器件，其特征在于，所述读取晶体管位于所述衬底与所述写入晶体管之间；
所述读字线位于所述衬底与所述写字线之间；
所述第一位线位于所述衬底与所述第二位线之间。
10.根据权利要求1至8中任一项所述的半导体器件，其特征在于，所述写入晶体管位于所述读取晶体管与所述衬底之间；
所述写字线位于所述衬底与所述读字线之间；
所述第二位线位于所述衬底与所述第一位线之间。
11.一种存储器，其特征在于，包括至少一个根据权利要求1至10中任一项所述的半导体器件。
12.一种存储器的制造方法，其特征在于，包括：
提供衬底；
在所述衬底上形成沿垂直于所述衬底的方向间隔且绝缘分布的第一位线、第二位线、虚设读字线和虚设写字线；
通过刻蚀形成至少贯穿所述第二位线、所述虚设读字线和所述虚设写字线的通孔；
在所述通孔内依次沉积半导体层、栅极绝缘层和导电层；
刻蚀去除所述虚设读字线，形成读字线；
刻蚀去除所述虚设写字线，形成写字线。
13.根据权利要求12所述的制造方法，其特征在于，在所述衬底上形成沿垂直于所述衬底的方向间隔且绝缘分布的第一位线、第二位线、虚设读字线和虚设写字线，包括：
沿垂直于所述衬底的方向，在所述衬底上依次形成所述第一位线、所述虚设读字线、所述第二位线和所述虚设写字线，所述虚设读字线和所述虚设写字线均沿平行于所述衬底的第一方向延伸，所述第一位线和所述第二位线均沿平行于所述衬底的第二方向延伸，所述第一方向与所述第二方向交叉；所述第一位线，所述虚设读字线、所述第二位线和所述虚设写字线之间通过绝缘层进行绝缘；
通过刻蚀形成至少贯穿所述第二位线、所述虚设读字线和所述虚设写字线的通孔，包括：
通过刻蚀形成贯穿所述第二位线、所述虚设读字线和所述虚设写字线的通孔，并使所述通孔露出所述第一位线。
14.根据权利要求13所述的制造方法，其特征在于，刻蚀去除所述虚设写字线，形成写字线，包括：
沿着朝向衬底的方向对各通孔之间的所述绝缘层进行图案化刻蚀，露出所述虚设写字线；
对露出的所述虚设写字线进行横向刻蚀，去除所述虚设写字线，露出原来被所述虚设写字线环绕的所述半导体层；
在所述半导体层的露出区域上沉积栅极绝缘层和写字线层，对所述写字线层进行回刻，得到沿所述第一方向延伸的写字线。
15.根据权利要求14所述的制造方法，其特征在于，刻蚀去除所述虚设读字线，形成读字线，包括：
对所述写字线与所述虚设读字线之间的绝缘层进行刻蚀，露出所述虚设读字线；
刻蚀去除所述虚设读字线，露出原来被所述虚设读字线环绕的所述半导体层；
依次沉积覆盖所述半导体层的露出区域和所述写字线的栅极绝缘层和读字线层；
对所述读字线层进行回刻，得到沿所述第一方向延伸的读字线。
16.根据权利要求12所述的制造方法，其特征在于，在所述衬底上形成沿垂直于所述衬底的方向间隔且绝缘分布的第一位线、第二位线、虚设读字线和虚设写字线，包括：
沿垂直于所述衬底的方向，在所述衬底上依次形成存储节点、所述虚设写字线、所述第二位线、所述虚设读字线和所述第一位线，多个所述存储节点在所述衬底上沿平行于所述衬底的第一方向和第二方向阵列分布，所述虚设读字线和所述虚设写字线均沿所述第一方向延伸，所述第一位线和所述第二位线均沿所述第二方向延伸，所述第一方向与所述第二方向交叉；所述存储节点、所述虚设写字线、所述第二位线、所述虚设读字线和所述第一位线之间通过绝缘层进行绝缘；
通过刻蚀形成至少贯穿所述第二位线、所述虚设读字线和所述虚设写字线的通孔，包括：
通过刻蚀形成贯穿所述第一位线、所述第二位线、所述虚设读字线和所述虚设写字线的通孔，并使所述通孔露出所述存储节点。
17.根据权利要求16所述的制造方法，其特征在于，刻蚀去除所述虚设读字线，形成读字线，包括：
沿着朝向所述衬底的方向对各所述通孔之间的所述绝缘层进行图案化刻蚀，露出所述虚设读字线；
对露出的所述虚设读字线进行刻蚀，去除所述虚设读字线，露出原来被所述虚设读字线环绕的所述半导体层；
在所述半导体层的露出区域上沉积栅极绝缘层和读字线层，对所述读字线层进行回刻，得到沿所述第一方向延伸的读字线。
18.根据权利要求17所述的制造方法，其特征在于，刻蚀去除所述虚设写字线，形成写字线，包括：
对所述读字线与所述虚设写字线之间的绝缘层进行刻蚀，露出所述虚设写字线；
刻蚀去除所述虚设写字线，露出原来被所述虚设写字线环绕的所述半导体层；
依次沉积覆盖所述半导体层的露出区域和所述读字线的栅极绝缘层和写字线层；
对所述写字线层进行回刻，得到沿所述第一方向延伸的写字线。
19.一种电子设备，其特征在于，包括根据权利要求11所述的存储器。
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