CN120111120B - 一种面向异构协议转换功能的fpga原型验证装置与方法 - Google Patents

Abstract

本发明涉及异构协议转换功能验证领域，提供一种面向异构协议转换功能的FPGA原型验证装置与方法。该装置包括：流量发生器和比较与统计模块；该装置通过所述流量发生器和所述比较与统计模块实现对异构协议转换设备的协议转换功能的验证；其中，所述流量发生器，用于通过构造待转换的数据包，生成数据流输入所述异构协议转换设备；所述比较与统计模块，用于通过校验所述异构协议转换设备转换后数据包的payload和统计经过所述异构协议转换设备的数据包数量以验证所述异构协议转换设备的异构协议转换功能。本发明提供的装置与方法能够实现对异构协议转换结果的高效判断。

Description

一种面向异构协议转换功能的FPGA原型验证装置与方法

技术领域

本发明涉及异构协议转换功能验证领域，尤其涉及一种面向异构协议转换功能的FPGA原型验证装置与方法。

背景技术

现有信息系统为支持不同应用场合的数据通信需求，通常采用多种异构互连协议，如中央处理器之间通常采用PCI和PCIe协议、信号处理器之间通常采用RapidIO协议、存储器之间通常采用FC协议和内部网络通常采用以太网协议等。复杂信息系统或数据中心通常需要多个异构处理系统、存储系统和通信系统协同工作，不可避免地产生不同异构协议之间数据灵活交互的需求，当前通常采用单协议交换和多种桥接技术来满足异构协议的交互需求，此技术存在两方面的突出问题：一是需要采用多款芯片才能实现异构协议之间的互连互通，集成度低，复杂度高，功耗大；二是系统一旦部署完毕，系统结构及带宽分配随之固定，系统灵活性受限。基于软件定义互连交换芯片的系统可以很好解决上述效能与灵活性问题。如图1所示，软件定义互连交换芯片的实现结构通常包括软件定义协议控制器、软件定义转发引擎和多协议交换电路3部分。

芯片验证环节对于芯片研发至关重要。芯片研发过程中，验证环节是耗时最多的环节，整个研发阶段大约70％的设计工作用于验证。对于验证来说，最重要的是要提升验证质量，提升验证效率，以达到节省验证时间的目的。如果验证不完备，功能验证不充分，一旦草草流片，带来的损失将不可估量，不仅容易丢失市场，并且重新流片一次所需要的成本更加昂贵，入市时间也将更晚，失去大好时间窗口的同时，还会丢失客户，客户也会因此而蒙受损失。

验证方式通常有两种：UVM仿真验证、FPGA原型验证。两种验证方式各有优势，互为补充。UVM是Accellera在2011年2月正式推出的新一代验证方法学标准(UVM-1.0)，它起源于OVM，并结合VMM中的优点，正逐步引领验证方法学的发展方向。当前三大EDA厂商Synopsys、Mentor、Cadence对UVM的完美支持更使得UVM在各IC设计公司得以广泛使用。基于UVM平台的验证是当前主流的验证方法，其验证具有灵活、方便的优点。但其也有仿真速度慢的缺点，尤其是当数字电路的规模比较大时，其验证速度会变得更慢，会导致整个项目的验证周期变得庸长，牵制整个项目的交付周期。FPGA原型验证是基于硬件加速的验证方案，相较于UVM仿真验证，最大的特点与优势是验证速度快，适合用于大流量与长时间的验证场景。

软件定义互连交换芯片进行异构协议间的转换后，转换后的报文与转换前的报文属于异构协议，其报文格式差异巨大。正常情况下，协议转换后，payload负载一般无变化，差异较大的是除负载外的报文头等组成部分，该部分的验证过程较为复杂，导致无法通过简单的对比来实现对报文协议转换的正确性进行判断。对此，基于System Verilog或更高级语言的UVM验证平台，通过设计reference model，可用于完成和DUT相同的功能，得到预期结果，进而通过与实际协议转换结果的对比达到验证目的。基于verilog等硬件描述语言的FPGA原型验证想要达到相同目的却极为困难与不便。但是，协议转换功能又特别需要借助FPGA原型验证进行大流量长时间烤机验证。

发明内容

针对现有技术中软件定义互连交换芯片等的协议转换功能的FPGA原型验证困难问题，本发明提出一种面向异构协议转换功能的FPGA原型验证装置及方法，通过设计流量发生器和比较与统计模块，能够实现对协议转换结果的高效判断。

第一方面，本发明提出一种面向异构协议转换功能的FPGA原型验证装置，包括：流量发生器和比较与统计模块；该装置通过所述流量发生器和所述比较与统计模块实现对异构协议转换设备的协议转换功能的验证；其中，

所述流量发生器，用于通过构造待转换的数据包，生成数据流输入所述异构协议转换设备；

所述比较与统计模块，用于通过校验所述异构协议转换设备转换后数据包的payload和统计经过所述异构协议转换设备的数据包数量以验证所述异构协议转换设备的异构协议转换功能。

进一步地，所述流量发生器包括：配置子模块、发包控制子模块、payload产生子模块、包头产生子模块和整包封装子模块；其中，

所述配置子模块，基于软件配置信息生成配置信号和包头控制信号；

所述发包控制子模块，用于将所述配置信号进行处理后产生内部控制信号；所述内部控制信号包含所述数据包的包长、包间隔、包数量和发包起停信号；

所述包头产生子模块，基于所述包头控制信号生成与所述内部控制信号对应的包头；

所述payload产生子模块，基于所述内部控制信号生成payload数据；

所述整包封装子模块，用于将所述包头和所述payload数据进行拼接，得到最终的数据包。

进一步地，所述payload产生子模块在生成payload数据时还包括：在尾部添加对应的CRC。

进一步地，所述比较与统计模块包括payload CRC提取与校验子模块和包计数器子模块；其中，

所述payload CRC提取与校验子模块，用于提取所述经过异构协议转换设备输出的数据包的payload，计算payload-CRC的CRC后与payload尾部的CRC值进行对比，若payload-CRC的CRC与payload尾部的CRC相同，则说明所述异构协议转换设备在协议转换过程中，payload内容验证正确，且payload在转换后数据包中的位置正确；

所述包计数器子模块，用于统计进入所述异构协议转换设备和所述异构协议转换设备转发的包数量和所述payload CRC提取与校验子模块中CRC校验错误的包数量。

进一步地，所述流量发生器和所述比较与统计模块采用硬件描述语言verilog编程实现，实现后下载到FPGA上。

第二方面，本发明提出的一种面向异构协议转换功能的FPGA原型验证方法，该方法用于验证异构协议转换设备的协议转换功能，包括：

通过构造数据包，生成数据流输入所述异构协议转换设备；

通过校验所述异构协议转换设备转换后数据包的payload和统计经过所述异构协议转换设备的数据包数量以验证所述异构协议转换设备的异构协议转换功能。

进一步地，通过构造数据包，生成数据流输入所述异构协议转换设备，具体包括：

基于软件配置信息生成配置信号和包头控制信号；

将所述配置信号进行处理后产生内部控制信号；所述内部控制信号包含所述数据包的包长、包间隔、包数量和发包起停信号；

基于所述包头控制信号生成与所述内部控制信号对应的包头；

基于所述内部控制信号生成对应长度的payload数据；

将所述包头和所述payload数据进行拼接，得到最终生成的数据包。

进一步地，基于所述内部控制信号生成对应长度的payload数据时还包括：在尾部添加对应的CRC。

进一步地，通过统计经过所述异构协议转换设备的数据包数量和校验转换后数据包的payload进行验证所述异构协议转换设备的异构协议转换功能，具体包括：

提取所述经过异构协议转换设备输出的数据包的payload，计算payload-CRC的CRC后与payload尾部的CRC值进行对比，若payload-CRC的CRC与payload尾部的CRC相同，则说明所述异构协议转换设备在协议转换过程中，payload内容验证正确，且payload在转换后数据包中的位置正确；

统计进入所述异构协议转换设备和所述异构协议转换设备转发的包数量和所述payload CRC提取与校验子模块中CRC校验错误的包数量。

本发明的有益效果为：

本发明提出的一种面向异构协议转换的FPGA原型验证方法，原理机制简单，较易实现，能够在一定程度上实现对协议转换结果的高效判断，对UVM验证既是一种补充，也是一种检验，二者可配合展开，对异构协议转换功能进行快速、完备的验证。

附图说明

图1为本发明提供的软件定义互连结构的示意图；

图2为本发明实施例提供的一种面向异构协议转换功能的FPGA原型验证装置示意图；

图3为本发明实施例提供的payload构成示意图；

图4为本发明实施例提供的一种面向异构协议转换功能的FPGA原型验证方法的流程示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

如图2所示，本发明实施例提供的一种面向异构协议转换功能的FPGA原型验证装置，包括：流量发生器和比较与统计模块；该装置通过流量发生器和比较与统计模块实现对异构协议转换设备的协议转换功能的验证；其中，

异构协议转换设备，用于实现异构协议之间的报文转换；为本发明实施例提出装置的测试对象。

流量发生器，用于通过构造待转换的数据包，生成数据流输入异构协议转换设备；

流量发生器是一种可以产生特定类型、特定长度和特定速率的数据流工具，主要功能是模拟经过异构协议转换设备真实的流量激励源，达到测试待测设备或者待测应用的目的。本发明实施例中的流量发生器为自研的一种基于FPGA的软件定义流量发生器，可灵活配置每个端口的数据包的协议类型、数量、长度和间隔等信息，具有高速性、灵活性和可扩展性。

比较与统计模块，用于通过校验异构协议转换设备转换后数据包的payload和统计经过异构协议转换设备的数据包数量以验证异构协议转换设备的异构协议转换功能。

具体地，流量发生器包括：配置子模块、发包控制子模块、payload产生子模块、包头产生子模块和整包封装子模块；其中，

配置子模块，基于软件配置信息生成配置信号和包头控制信号；本发明实施例的软件配置信息为人工配置的数据包信息。

发包控制子模块，用于将配置信号进行处理后产生内部控制信号；内部控制信号包含所述数据包的包长、包间隔、包数量和发包起停信号；内部控制信号作用于payload产生子模块、包头产生子模块和整包封装子模块。

包头产生子模块，基于所述包头控制信号生成与所述内部控制信号对应的包头；根据包头控制信号，包头的各个字段取值为固定值或随机值。

payload产生子模块，基于所述内部控制信号生成payload数据；在生成payload数据时还包括：在尾部添加对应的CRC。payload长度值是以字节为单位，为固定值或者指定范围内的随机值。需要注意的是，如图3所示，payload产生过程中，会在尾部添加(payload-CRC)对应的CRC，CRC为payload长度的一部分。即最后产生的payload包括payload-CRC和payload-CRC对应的CRC。

整包封装子模块，用于将包头和payload数据进行拼接，得到最终的数据包。接收来自包头产生模块输出的包头以及payload产生模块产生的payload，在指定的包头结束位置处实现包头与payload的拼接，完成拼接后的数据包进行处理(例如，整包的CRC计算与添加等)，得到最终生成的数据包。

具体地，比较与统计模块包括payload CRC提取与校验子模块和包计数器子模块；其中，

payload CRC提取与校验子模块，用于提取经过异构协议转换设备输出的数据包的payload，计算payload-CRC的CRC后与payload尾部的CRC值进行对比，若payload-CRC的CRC与payload尾部的CRC相同，则说明异构协议转换设备在协议转换过程中，payload内容验证正确，且payload在转换后数据包中的位置正确；

可以理解，若两个CRC的值一致，则说明在协议转换过程中，payload的内容正确无误，同时也能够说明，payload的长度无误，payload在整包中的位置无误，否则，则协议转换过程中存在一定的错误。即，payload中包含的CRC的计算与对比结果若为相同，则能够说明协议转换过程中payload部分正确无误，虽然不能说明整包中payload外其它部分的正确与否，但可在一定程度上说明协议转换过程中一定存在错误。综上，通过payload中包含的CRC的计算与对比，可在一定程度上实现对协议转换功能正确性的验证。

包计数器子模块，用于统计进入异构协议转换设备和异构协议转换设备转发的包数量和payload CRC提取与校验子模块中CRC校验错误的包数量。通过包计数器子模块的包计数结果，可对协议转换功能进行直观的基本判断。

进一步地，流量发生器和比较与统计模块采用硬件描述语言verilog编程实现，实现后下载到FPGA上。

本发明实施例提供的方案可在一定程度上实现对协议转换功能正确性的验证。这对UVM验证来讲，既是一种补充，也是一种检验。上述FPGA验证可与UVM验证并行进行，可快速发现问题，然后借助UMV验证去复现和定位问题；也可以与UVM验证串行进行，实现对UMV验证无误的场景进行进一步的大量发包压力测试，对UVM验证场景进行延伸，对UVM验证结果进行检验。

如图4所示，本发明实施例还提供一种面向异构协议转换功能的FPGA原型验证方法，该方法用于验证异构协议转换设备的协议转换功能，包括：

通过构造数据包，生成数据流输入异构协议转换设备。

进一步地，构造数据包具体包括：

基于软件配置信息生成配置信号和包头控制信号；

将配置信号进行处理后产生内部控制信号；内部控制信号包含数据包的包长、包间隔、包数量和发包起停信号；

基于包头控制信号生成与内部控制信号对应的包头；

基于内部控制信号生成对应长度的payload数据，生成payload数据时在尾部添加对应的CRC；

将包头和payload数据进行拼接，得到最终生成的数据包。

通过校验异构协议转换设备转换后数据包的payload和统计经过异构协议转换设备的数据包数量以验证异构协议转换设备的异构协议转换功能。

具体地，提取经过异构协议转换设备输出的数据包的payload，计算payload-CRC的CRC后与payload尾部的CRC值进行对比，若payload-CRC的CRC与payload尾部的CRC相同，则说明异构协议转换设备在协议转换过程中，payload内容验证正确，且payload在转换后数据包中的位置正确；

统计进入异构协议转换设备和异构协议转换设备转发的包数量和payload CRC提取与校验子模块中CRC校验错误的包数量。

最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (4)

1.一种面向异构协议转换功能的FPGA原型验证装置，其特征在于，包括：流量发生器和比较与统计模块；该装置通过所述流量发生器和所述比较与统计模块实现对异构协议转换设备的协议转换功能的验证；其中，

所述流量发生器，用于通过构造待转换的数据包，生成数据流输入所述异构协议转换设备；其中所述流量发生器包括payload产生子模块，所述payload产生子模块，基于内部控制信号生成payload数据；所述payload产生子模块在生成payload数据时还包括：payload-CRC和在尾部添加对应的CRC；

所述比较与统计模块，用于通过校验所述异构协议转换设备转换后数据包的payload和统计经过所述异构协议转换设备的数据包数量以验证所述异构协议转换设备的异构协议转换功能；

所述比较与统计模块包括payload CRC提取与校验子模块和包计数器子模块；其中，

所述payload CRC提取与校验子模块，用于提取经过异构协议转换设备输出的数据包的payload，计算payload-CRC的CRC后与payload尾部的CRC值进行对比，若payload-CRC的CRC与payload尾部的CRC相同，则说明所述异构协议转换设备在协议转换过程中，payload内容验证正确，且payload在转换后数据包中的位置正确；

所述包计数器子模块，用于统计进入所述异构协议转换设备和所述异构协议转换设备转发的包数量和所述payload CRC提取与校验子模块中CRC校验错误的包数量。

2.根据权利要求1所述的一种面向异构协议转换功能的FPGA原型验证装置，其特征在于，所述流量发生器还包括：配置子模块、发包控制子模块、包头产生子模块和整包封装子模块；其中，

所述配置子模块，基于软件配置信息生成配置信号和包头控制信号；

所述发包控制子模块，用于将所述配置信号进行处理后产生内部控制信号；所述内部控制信号包含所述数据包的包长、包间隔、包数量和发包起停信号；

所述包头产生子模块，基于所述包头控制信号生成与所述内部控制信号对应的包头；

所述整包封装子模块，用于将所述包头和所述payload数据进行拼接，得到最终的数据包。

3.一种面向异构协议转换功能的FPGA原型验证方法，其特征在于，该方法用于验证异构协议转换设备的协议转换功能，包括：

通过构造数据包，生成数据流输入所述异构协议转换设备；具体包括：基于内部控制信号生成对应长度的payload数据；其中，基于所述内部控制信号生成对应长度的payload数据时还包括：payload-CRC和在尾部添加对应的CRC；

通过校验所述异构协议转换设备转换后数据包的payload和统计经过所述异构协议转换设备的数据包数量以验证所述异构协议转换设备的异构协议转换功能；具体包括：

提取经过异构协议转换设备输出的数据包的payload，计算payload-CRC的CRC后与payload尾部的CRC值进行对比，若payload-CRC的CRC与payload尾部的CRC相同，则说明所述异构协议转换设备在协议转换过程中，payload内容验证正确，且payload在转换后数据包中的位置正确；

统计进入所述异构协议转换设备和所述异构协议转换设备转发的包数量和CRC校验错误的包数量。

4.根据权利要求3所述的一种面向异构协议转换功能的FPGA原型验证方法，其特征在于，通过构造数据包，生成数据流输入所述异构协议转换设备，具体还包括：

基于软件配置信息生成配置信号和包头控制信号；

将所述配置信号进行处理后产生内部控制信号；所述内部控制信号包含所述数据包的包长、包间隔、包数量和发包起停信号；

基于所述包头控制信号生成与所述内部控制信号对应的包头；

将所述包头和所述payload数据进行拼接，得到最终生成的数据包。