CN1278102A - 高密度或非型快擦写存储器件及其编程方法 - Google Patents

Abstract

一种用于快擦写存储器件的编程方法。根据该编程方法,要编程的数据位中的一个开始被编程到相应的存储单元中。然后,在先前的编程操作结束前,开始下一个数据位的编程。利用这种编程算法,尽管快擦写存储器件的集成度提高,但由于电荷激励电路的缘故,仍可以在不增大集成电路管芯尺寸的情况下,提供编程需要的相当大电流量。

Description

高密度或非型快擦写 存储器件及其编程方法

本发明涉及快擦写存储器件，特别涉及以很低电源电压工作的高密度NOR(或非)型快擦写存储器件，及编程该存储器件的方法。

快擦写存储器一般用于各种计算机系统，提供非易失信息存储。常规的快擦写存储器一般包括将信息编程到快擦写存储单元中的编程电路及擦除存储单元的擦除电路。然而，这种编程和擦除电路需要的电压电平不同于一般可从计算机系统电源电压得到的电源电压电平。

某些快擦写存储器需要多个电压供应，以配合编程和擦除电路。例如，任何快擦写存储器都需要电源电压和用于编程电路的分离高压。不幸的是，双电压供应的这种需求一般会增加使用这种双电源快擦写存储器的计算机系统的电源系统设计的复杂性，而且会提高这种系统的整体成本。

另一方面，单电源快擦写存储器一般含有产生编程和擦除各快擦写存储单元需要的合适电压电平和电流电平的专用电路。例如，这种快擦写存储器一般包括电荷激励电路，用于将单个电源电压转换成驱动编程期间输入到快擦写存储单元的需要的合适电压电平。

例如便携式计算机等最新的计算机系统使用了与早期系统相比较低的电源电压电平工作的集成电路和其它器件。例如，使用5V电源电压的常规笔记本计算机系统现已向3V或更低的电源电压(例如2V或1.5V)发展。

不幸的是，这种低电源电压电平实际上限制了可以由电荷激励电路在快擦写存储器上产生电编程电流的量。由于限制了能够同时编程的快速单元的数量，所以对有效编程电流的这种限制会降低这种快擦写存储器的整体速度。

理论上说，更大和更复杂的电荷激励电路将提供同时编程快擦写存储单元的所有字节或字所需要的基本电流。如果电源电压的电压电平进一步降低，例如，降低到2V以下，则电荷激励电路会变得更复杂和更大。致使这种更大更复杂电荷激励电路占用更大的集成电路管芯面积。专用于电荷激励电路的这种大集成电路管芯空间一般会降低快擦写存储单元和相关的存取电路的有效性，因而会限制这种快擦写存储器的整个存储容量。另一方面，这种大管芯空间可能需要相当大地增加集成电路管芯的整体尺寸，致使增大了制造成本。

因此，本发明的目的是提供一种高密度NOR型快擦写存储器件，能够通过使编程期间消耗的最大工作电流最小来减小电荷激励电路的尺寸，还提供其编程的方法。

本发明另一目的是提供一种能够缩短编程时间的高密度NOR型快擦写存储器件，还提供其编程方法。

为了达到本发明的目的，根据本发明的一个方面，提供一种NOR型快擦写存储器件的编程方法。根据该编程方法，由行和列选择电路选择设置于存储器件中的存储单元中的至少两个。然后，所选存储单元依次由包括激励电路、写驱动器、选择电路、和编程周期控制电路的装置编程。在该实施例中，所选存储单元中的一个开始编程，且第一时间周期过去后，所选存储单元的另一个开始编程。第一时间周期对应于编程各所选存储单元至高达低于目标阈值电压的预定阈值电压需要的时间，并设定为短于编程各所选存储单元至高达目标阈值电压所需要的第二时间周期。

下面参考附图、结合非限制性的实施例详细说明本发明，附图中类似的参考标记表示类似的元件，其中：

图1是展示常规快擦写存储单元的剖面示图；

图2是展示同时编程两个数据位时单元电流和编程时间间关系的示图；

图3是展示编程期间快擦写存储单元的阈值电压和编程时间的关系的示图；

图4是阈值电压和单元电流随编程时间变化的示图；

图5是展示本发明优选实施例的快擦写存储器件的框图；

图6是展示本发明编程方法的单元电流和编程时间的关系的示图。

下面结合各附图更详细地说明本发明的优选实施例。

参见图1，该图是快擦写存储单元的剖面图，该快擦写存储单元具有形成于P型衬底2中的N⁺型源3和漏4，形成于沟道上的浮栅6，沟道和浮栅间夹有小于100埃的薄绝缘层5，及形成于浮栅6上的控制栅8，浮栅和控制栅间夹有另一绝缘层7。

通过将衬底2和源区3接地，并给控制栅8加约+10V的高压Vg，给漏4加约+5-+6V的正电压Vd，给图1的快擦写存储单元编程。如果这种偏置条件下预定时间过去后，大量负电荷从与漏4相邻的沟道注入到浮栅6。此时，浮栅6为负电位。这样增大了读操作期间快擦写存储单元的阈值电压。这种快擦写存储单元的状态称作“截止单元(off cell)”。在给截止单元的漏4加约+5V-+6V的正电压Vd时，从漏4到接地源3没有单元电流流动。擦除状态即未编程的快擦写存储单元称作“导通单元(oncell)”。在给导通单元的漏4加约+5V-+6V的正电压时，约200微安的单元电流通过沟道从漏4流到源3。

正如所属领域公知的，快擦写存储器件例如NOR型快擦写存储器件的所选存储单元按字节单元(由8个数据位构成)或字单元(由16个数据位构成)编程。在字节/字单元的所有数据位同时编程时，在按字节单元编程时，需要1.6mA(200微安*8)的最大电流，在按字单元编程时，需要3.2mA(200微安*16)的最大电流。为了产生约+5V-+6V的电压Vd加于快擦写存储单元的漏4上，同时提供大电流量(即1.6mA或3.2mA)，需要很大的电荷激励电路。如上所述，致使这种电荷激励电路占用很大集成电路管芯面积。专用于电荷激励电路的这种大集成电路管芯空间一般会降低快擦写存储单元和有关的存取电路的有效性，因而会限制这种快擦写存储器的整体存储容量(是指集成电路管芯尺寸增大)。另外，在总是耗用这种大电流量时，会发生电源噪声，进而导致如下将详细说明的快擦写存储器件故障。在NOR型快擦写存储器件所用电源电压电平降得越来越低时，这种问题会变得越来越严重。

根据减小电荷激励电路所用面积的常规编程方法，首先，把要编程的多个数据位分成多组。然后，在单元编程时间T_周期(相当于充分编程到高达快擦写存储单元的目标阈值电压)内，同时编程多组中每组的数据位。例如，在每组由两个数据位构成的情况下，如图2所示，与上述编程方法(所有字单元的数据位同时编程的方法)相比，单元编程时间T_周期期间消耗的最大电流减小1/8，即约400微安。因此，可以与这样减小的最大电流成比例地减小电荷激励电路的尺寸。这里，假定快擦写存储单元的峰值电流由I_{峰 值}表示，如图2所示，各单元编程时间T_周期的最大电流相当于峰值电流的两倍(2I_峰值)。另一方面，可以知道，总的编程时间T_编程变为上述编程方法的八倍(在T_周期＝1微秒，T_编程＝1微秒* 8＝8微秒)。

在NOR型快擦写存储器件在很低电源电压(例如低于2.0V)下工作的情况下，产生编程期间提供给快擦写存储单元的漏的电流电平和电压电平所需要的时间变得更长。另一方面，要减少总编程时间，电荷激励电路尺寸会增大。这种情况下，在快擦写存储器件的集成度很高时，电荷激励电路占用集成电路管芯较大面积。意味着专用于电荷激励电路的这种大集成电路管芯空间一般会降低快擦写存储单元和相关的存取电路的有效性，进而限制这种快擦写存储器的总存储容量。

参见图3，该图是展示编程时间与单元的阈值电压间关系的示图，图3中，垂直轴表示快擦写存储单元的阈值电压，水平轴表示其编程时间，由对数比表示。假定要编程单元的目标阈值电压Vth_pgm为8V，编程该单元需要的单元编程时间T_周期为1微秒。这种条件下，从图3可以看出，该单元的阈值电压Vth在为单元编程时间T_周期一半的0.5微秒内增大到高达约7V(接近85％)。

如图4所示，该图展示了阈值电压和单元电流随编程时间的变化，单元的阈值电压Vth在时间0-T1期间急剧增加到高达Vth1，而流过编程单元的单元电流在第一编程时间内从I_峰值急剧降低到It1。然后，在时间T1-T_周期期间，该单元的阈值电压Vth从Vth1慢慢增大到Vth_pgm，消耗很少单元电流量。

从图3和4可以看出，在快擦写存储单元的阈值电压Vth在单元编程时间T_周期的开始阶段急剧增大时，通过沟道从漏流到源的单元电流急剧下降。这里，对于所属领域的技术人员来说很显然，阈值电压Vth随快擦写存储单元的特性而增大的斜率可以改变。意味着时间0-T1根据单元特性或者变短或者变长。

图5是展示本优选实施例的NOR型快擦写存储器件的框图。NOR型快擦写存储器件100包括存储单元阵列110，尽管图中未示出，但该阵列由沿行延伸的多个字线、沿列延伸的多个位线及每个设置于字线和位线交叉处的多个快擦写存储单元(或EEPROM)构成。行译码电路120根据行地址选择一个字线，列译码电路130和列选通门电路140根据列地址选择位线的一部分。例如，在存储单元按字节单元编程时，由列译码电路130和列选通门140选择8个位线。在存储单元按字单元编程时，由列译码电路130和列选通门电路140选择16个位线。即，分别选择8/16个设置在所选字线和所选位线的交叉点处的快擦写存储单元。

在该快擦写存储器件100中，还提供编程周期控制电路150、数据输入缓冲电路160、选择电路170、激励电路180及写驱动电路190。要编程的‘0’或‘1的数据位’根据字节/字单元暂时存储在数据输入缓冲电路160中。在进行所选存储单元的编程操作时，编程周期控制电路150产生脉冲形编程周期信号PGM_BLi。产生编程周期信号PGM_BLi为的是相邻编程周期信号的激活周期彼此重叠，如图6所示，以下将更具体介绍。编程周期信号PGM_BLi分别对应于将要编程的数据位Din_i(i＝0-15)。该例中，编程周期控制电路150例如包括计数器。

然后，选择电路170接收这样产生的编程周期信号PGM_BLi和数据位Din_i(i＝0-15)，然后产生分别对应于所选位线的数据线选择信号DLSELi(i＝0-15)。例如，在激活编程周期信号PGM_BL0和数据位Din_0将被编程(例如，逻辑‘0’)时，数据线选择信号DLSEL0被激活。另一方面，在激活编程周期信号PGM_BL0，和数据位Din_0将被禁止编程(例如，逻辑‘1’)时，数据线选择信号DLSEL0不被激活。其它的数据线选择信号DLSEL1到DLSEL15根据上述方式激活或不被激活。

激励电路180给写驱动电路190提供漏电压Vd(例如5V)，并提供将传递给所选位线的电流。写驱动电路190响应数据线选择信号DLSELi从激励电路180给所选位线提供漏电压Vd和电流。与编程周期信号类似，选择信号DLSELi中的相邻信号的激活周期也彼此重叠。结果，所选存储单元的编程周期重叠。

题为“AUTO-PROGAM CIRCUIT IN A NONVOLATILESEMICONDUCTOR MEMOEY DEVICE”(在非易失半导体存储器件中的自编程电路)的美国专利5,642,309中公开了激励电路180的例子，这里引用该文献。

假定上述NOR型快擦写存储器件100的单元按字单元编程，下面更详细说明本发明的编程操作。然而，显然，本发明的编程方法可应用于根据字节单元编程的快擦写存储器件。并且该NOR型快擦写存储器件100支持读同时写(RWW)操作模式，其中编程操作和读操作同时进行。题为“BANKARCHITECTURE FOR A NON-VOLATILE MEMORY ENABLINGSIMULTANEOUS REASING AND WRITING”(具有同时读和写功能的非易失存储器的存储结构)的美国专利5867430中公开了RWW模式操作的存储器件，这里引用该文献。

图6是展示本发明优选实施例的编程方法的单元电流和编程时间的关系的示图。在说明本发明的编程方法之前，将第一编程时间T1定义为快擦写存储单元的阈值电压Vth达到低于目标阈值电压Vth_pgm的阈值电压(例如，6V-7V)Vth1时的时间，和第二编程时间T2定义为充分编程快擦写存储单元到高达目标阈值电压Vth_pgm需要的时间。这里，第二时间T2对应于快擦写存储单元的单元编程时间T_周期。可以根据电荷激励电路的大小和峰值电流之间的关系，设定低于目标阈值电压Vth_pgm的阈值电压。

在编程操作开始时，行译码电路120选择存储单元阵列110的一个字线，列译码电路130和列选通门电路140选择16个位线(字单元中的)。上述操作的结果是分别选择16个设置于所选字线和所选位线交叉点上的快擦写存储单元。尽管图中示出，但例如从已知的字线电压发生电路激励的约10V高电压可加于所选字线上，该字线一般耦合到所选单元的控制栅上。

然后，在用编程周期控制电路150强激活第一编程周期信号PGM_BL0时，选择电路170接收第一编程周期信号PGM_BL0和第一数据位Din_0(例如逻辑‘0’)，然后，响应于此激活第一数据线选择信号DLSEL0。第一数据位Din_0是存储于数据输入缓冲电路160中并被编程的数据位Din_0到Din_15中的一个。于是通过写驱动电路190和列选通门电路140，将来自激励电路180的漏电压Vd和电流供应给对应于第一数据位Din_0的第一位线(或第一数据线选择信号DLSEL0)。因此，耦合到第一位线的第一快擦写存储单元开始被编程。此时，如上所述，流过所选第一快擦写存储单元的单元电流相当于约200微安的最大电流I_峰值。

第一快擦写存储单元的第一编程时间T1过去后，如图6所示，在激活第一编程周期信号PGM_BL0时(即，在第一快擦写存储单元的编程操作结束前)，强激活第二编程周期信号PGM_BL0。然后，选择电路170接收第二编程周期PGM_BL1和第二数据位Din_1(例如逻辑‘0’)，然后，响应于此激活第二数据线选择信号DLSEL1。来自激励电路180的漏电压Vd和电流，通过写驱动电路190和列选通门电路140，提供给对应于第二数据位Din_1的第二位线。因此，耦合到第二位线的第二快擦写存储单元开始被编程。

从上述说明和图6可知，由于数据线选择信号DLSEL0和DLSEL1(或编程周期信号PGM_BL0和PGM_BL1)的激活周期的缘故，第一和第二单元同时编程。此时，第二单元编程时消耗的最大电流相当于在第一单元的第一编程时间T1过去的时间点流过第一单元的电流I1和流过第二单元的电流I_峰值的总和。

然后，如图6所示，在第二快擦写存储单元的第一编程时间T1过去后，在第一和第二编程周期信号PGM_BL0和PGM_BL1激活的同时，强激活第三编程周期信号PGM_BL2。这是由于第一编程时间T1设定为比第二编程时间T2短一半。然后，按如上所述的相同方法第三快擦写存储单元开始被编程。因此，第一、第二和第三存储单元同时被编程。在第二存储单元的第一编程时间T1过去的时间点，第三存储单元编程时消耗的最大电流相当于流过第一单元的电流I2、流过第二单元的电流I1和流过第三单元的电流I_峰值的总和。存储在数据输入缓冲电路160中的其它数据位Din_3-Din_5按如上所述相同的方式依次被编程。

这里，在第二编程时间T2过去后，与数据位相关的每个快擦写存储单元的编程操作自动结束。

根据第一实施例的编程方法，总编程时间T_编程如下：

T_编程＝T1×N(T2-T1)

这里，符号N表示将要编程的数据位数(在字节单元情况下，N＝8，在字单元情况下，N＝16)。例如，在N＝16，T2＝1微秒，T1＝0.5微秒时，字单元的总编程时间T_编程为8.5微秒(0.5微秒*16+0.5微秒)。在N＝8，T2＝1微秒和T1＝0.5微秒时，字节单元的总编程时间T_编程为4.5微秒(0.5微秒*8+0.5微秒)。从上述说明和图6可知，单元编程时间T_编程内消耗的最大电流为I’_峰值(I_峰值+I1+I2)，小于常规编程方法(两个数据位同时编程到高达目标阈值电压)消耗的最大电流。即，与常规编程方法相比，编程时的最大电流降低。

因此，根据本发明的优选实施例，尽管NOR型快擦写存储器件的集成度提高，存储器件所用电源电压电平降低(例如低于2.0V)，但由于激励电路180的缘故，可以在不增大集成电路管芯尺寸的情况下，提供编程所需要的相当大电流量。

如果T1＜0.5^*T2，和N＝16，可以减少总编程时间T_编程，同时单元编程时间T_周期内消耗的最电流可以增大一点。

在第一编程时间T1比第二编程时间T2短一半(即，单元编程时间)的条件下，说明了本本发明的编程方法。然而，第二编程时间T2期间同时编程数据位的个数可以根据第一和第二编程时间T1和T2的关系确定。例如，在T1＝0.5^*T2时，第二编程时间T2期间同时编程数据位的个数为2。在T1＜0.5^*T2时，第二编程时间T2期间同时编程数据位的数为3或更大。

从上述说明的编程算法可知，该实施例的编程操作期间消耗的最大电流小于常规编程方法。因此，与同时编程两个数据位的常规方法相比，根据优选实施例的编程方法设计的激励电路180的尺寸极大减小。因此，根据本发明的优选实施例，尽管NOR型快擦写存储器件的集成度提高，存储器件使用的电源电压电平降低(例如，低于2.0V)，但由于激励电路180的缘故，可以在不增大集成电路尺寸的情况下提供编程所需要的相当大电流量。

另外，如上所述，由于NOR型快擦写存储器件具有RWW操作模式，进行一存储体(bank)的编程操作，并进行另一存储体的读操作。对于所属领域的技术人员很显然，在从激励电路产生高电压Vd和漏电流时，会引起电源噪声。编程期间引起的电源噪声会影响另一存储体的读操作。因此，希望引起电源噪声的漏电流最大值较小。结果，由于进行编程操作期间引起的最大电流分散，所以可以最小化。

以上利用例示的优选实施例说明了本发明。然而，应理解，本发明的范围不限于所公开的实施例。相反，应覆盖各种改进及类似的设计。因此，本发明的保护范围应与最广泛解释相一致，以包括所有这种改进和类似设计。

Claims (13)

1.一种用于具有按行和列设置的存储单元阵列的快擦写存储器件的编程方法，其特征是该方法包括以下步骤：

选择存储单元中的至少两个存储单元；及

依次编程所选存储单元，以使所选存储单元的编程周期重叠。

2.根据权利要求1所述的方法，其特征是一个所选存储单元开始被编程，且第一时间过去后，另一所选存储单元开始被编程。

3.根据权利要求2所述的方法，其特征是第一时间相当于编程各所选存储单元到高达低于目标阈值电压的预定阈值电压所需要的时间。

4.根据权利要3所述的方法，其特征是第一时间设定为比编程各所选存储单元到高达目标阈值所需要的第二时间短。

5.根据权利要1所述的方法，其特征是快擦写存储器件包括NOR型快擦写存储器件。

6.一种用于具有按行和列设置的存储单元阵列的NOR型快擦写存储器件的编程方法，其特征是该方法包括以下步骤：

选择存储单元中的多个存储单元；及

依次编程所选存储单元，

其中将编程各所选存储单元到高达低于目标阈值电压的预定阈值电压需要的第一时间，设计为比编程各所选存储单元到高达目标阈值所需要的第二时间短。

7.一种用于具有按行和列设置的存储单元阵列的NOR型快擦写存储器件的编程方法，其特征是该方法包括以下步骤：

选择存储单元中的多个存储单元；及

对一个所选存储单元进行编程操作；及

在先前的编程操作完成前，进行下一个所选存储单元的编程操作。

8.一种NOR型快擦写存储器件，其特征是该存储器件包括：

按行和列设置的多个存储单元的阵列；

选择各行中一行的行选择电路；

选择各列中一个组的列选择电路；

激励电路，用于产生在编程操作期间提供给所选列的漏电压；

编程周期控制电路，用于依次产生表示由所选行和列指定的存储单元编程周期的编程周期信号；

选择电路，用于响应于编程周期信号和要编程到指定存储单元的数据位，分别产生指定所选列的选择信号；及

写驱动电路，用于响应于该选择信号，用来自激励电路的漏电压驱动所选列，

其中编程周期控制电路产生编程周期信号，以使指定存储单元的编程周期重叠。

9.根据权利要求8所述的存储器件，其特征是指定存储单元中的一个开始被编程，且第一时间过去后，下一个指定的存储单元开始被编程。

10.根据权利要求9所述的存储器件，其特征是第一时间对应于编程各指定存储单元到高达低于目标阈值电压的预定阈值电压需要的时间。

11.根据权利要求10所述的存储器件，其特征是第一时间设定为比编程各指定存储单元到高达目标阈值所需要的第二时间短。

12.根据权利要求8所述的存储器件，其特征是快擦写存储器件包括NOR型快擦写存储器件。

13.根据权利要求8所述的存储器件，其特征是编程周期控制电路包括计数器。

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