CN1277199C - 加速处理器读写暂存器的方法及装置 - Google Patents

Abstract

本发明有关一种加速处理器读写暂存器的方法及装置，主要是使处理器外接扩充存储器，并以存储器映射(MEMORY MAPPING)方式，将扩充存储器中建立的暂存器地址映射于处理器内设特殊功能暂存器(SFR)的闲置地址，又利用一标志切换处理器为联机仿真(ICE)模式或正常操作模式，当处理器为ICE模式，其仍使用外部数据传送指令读写外部暂存器，如切换至正常操作模式时，以内部数据传送指令进行读写外部暂存器；利用前述方式可解决处理器内建ICE耗费人力物力，外接ICE却降低读写速度的两难问题。

Description

加速处理器读写暂存器的方法及装置

(1)技术领域

本发明涉及一种处理器读写暂存器的方法及装置，尤其涉及一种利用存储器映射(MEMORY MAPPING)方式加速处理器读写暂存器的方法及装置。

(2)背景技术

在8051系列的单芯片中，特殊功能暂存器(SFR)扮演着非常重要的角色，其为一个128字节(Bytes)可直接地址的存储器区。其直接地址为80H~FFH，是用来存放周边装置控制、状态及数据的暂存器，凡是使用中断、串联端口、计时/计数器等功能，都必须先行在SFR各相关控制暂存器中进行设定。

然而，一旦使用了SFR中的暂存器，为了开发时的调试(debug)及其他需求，往往必须在处理器中针对前述特殊功能内建一个联机仿真器(ICE，In-CircuitEmulator)，以进行调试。但ICE的制作需要S/W、F/W、H/W等许多人力及物力的支援，故须付出极为可观的资源。而为减少资源耗费，乃有采取外部扩接(即MOVX区域)方式来实现，主要是利用8051处理器支持的ICE模式(MODE)功能，禁止(DISABLE)其内部的暂存器，再使处理器的PORT 0、PORT2、ALE、RESET、CLK等接脚以一对一方式连接外部的ICE，以作为侦错之用。利用此方式不仅功能稳定，且因无须自建ICE，故可大幅降低人力物力资源的耗费。

但前述外接ICE方式在读写暂存器的表现上却明显不佳，主要因处理器读写内部暂存器使用的内部数据传送指令(MOV)通常只需要一个机械周期(MACHINECYCLE)，读写扩接存储器使用的外部数据传送指令(MOVX)则都需要二个机械周期。且MOVX数据传送指令执行，由累加器(ACC)运算完毕后，再回写(WRITE BACK)至原来的暂存器，来回之间更影响其读写速度。另外，读写其他暂存器时，也必须先行地址(在Ri或DPTR)，故其在读写速度的表现上极差，且所需的程序容量亦较大。同时亦无法满足许多对于读写要求较高的场合。

由上述可知，当使用者利用处理器内的SFR于各种特殊功能上，必须利用ICE进行侦错，但内建ICE耗费资源甚大，外接ICE则读写效率表现不佳，造成目前相关系列的处理器开发上的两难困扰。

(3)发明内容

因此，本发明主要目的即在于提供一种可易于对处理器执行侦错且兼顾读写表现的方法。

本发明次一目的在提供一种加速处理器读写暂存器的装置。

为实现前述目的，根据本发明一方面采取的主要技术手段是由处理器外接扩充存储器作为暂存器，再以存储器映射(MEMORY MAPPING)方式将扩充存储器中的暂存器地址映射于处理器内设特殊功能暂存器(SFR)的闲置地址；又利用一标志切换处理器为ICE模式或正常操作模式，而使处理器：在ICE模式下，以MOVX数据传送指令读写外部扩接暂存器；在正常操作模式下，因存储器映射关系，将外部扩接暂存器模拟为内部暂存器，故可以MOV数据传送指令进行读写。

在前述设计中，由于是以外接存储器建立功能暂存器，故可方便外接ICE进行侦错，又在正常操作模式下，则将外部扩接暂存器模拟内部暂存器，故可利用机械周期较短的MOV数据传送指令读写数据，以有效加速其读写动作，进而解决内外建ICE的两难问题。

前述外部扩接暂存器是可以位地址(byte address)及区块地址(block address)分别映射至特殊功能暂存器中作零散分布的闲置地址。

前述ICE模式与正常操作模式是分别由一组宏数据传送指令执行，各组宏数据传送指令是分别储存于个别的文档中，以便于切换模式后直接执行对应的文档而避免读错。

根据本发明另一方面提供一种加速处理器读写暂存器的装置，其包括有：处理器，至少具有外部数据传送指令输入/输出(I/O)端口与内部数据传送指令输入/输出(I/O)端口；存储器，是作为处理器的外部存储器，其上建立有多个功能暂存器；第一切换单元，是连接于处理器与存储器之间，用以切换选择处理器送至存储器的为外部数据传送指令或内部数据传送指令；

第二切换单元，用以切换选择存储器数据接脚是连接处理器的外部数据传送指令I/O端口或内部数据传送指令I/O端口；译码单元，具有两输入端，其分别与处理器的外部数据传送指令I/O端口及内部数据传送指令I/O端口连接，利用一标志以判断处理器是送出外部数据传送指令或内部数据传送指令；还具有输出端，是分别与前述第一、第二切换单元的选择接脚连接，用以根据前述判断结果控制第一、第二切换单元切换输出外部数据传送指令或内部数据传送指令；闩锁器，设于第一切换单元与存储器间，用以指定读写存储器中数据的地址。

为更清楚理解本发明的目的、特点和优点，下面将结合附图对本发明的较佳实施例进行详细说明。

(4)附图说明

图1是特殊功能暂存器(SFR)配置图；

图2是本发明在ICE模式下的等效架构示意图；

图3是本发明在正常操作模式下的等效架构示意图；

图4是本发明的扩接暂存器配置图；

图5是本发明的电路方块图；

图6是本发明第一切换单元的方块图。

(5)具体实施方式

首先本发明是使处理器外接扩充存储器以建立扩接暂存器，于本实施例中，是以8051处理器为例。又以存储器映射(MEMORY MAPPING)方式将扩接暂存器地址映射于处理器内设特殊功能暂存器(SFR)的闲置地址。

而SFR是一个128字节(Bytes)(80H~FFH)可直接定址的存储器区(请参阅图1所示)，除了本身既有的多组暂存器外，尚有许多闲置的地址，故本发明将扩接暂存器的地址映射到SFR闲置的地址上，以便在正常操作模式下，将扩接暂存器模拟为内部暂存器，进而可以内部数据传送指令来读写扩接暂存器，相较于以外部数据传送指令读写外部暂存器的方式，可大幅提升其读写速度。

此外，本发明是利用一标志以切换处理器为ICE模式或正常操作模式：

当处理器切换为ICE模式，处理器视扩接暂存器为外部暂存器，其架构是如图2所示，故使处理器以外部数据传送指令(MOVX)对该扩接暂存器进行读写，在此状态下可方便外部的ICE对处理器进行侦错。

当处理器切换为正常操作模式，处理器因存储器映射关系而视扩接暂存器为内部暂存器，其等效架构是如图3所示，故使处理器以内部数据传送指令(MOV)数据传送指令进行读写，由于内部数据传送指令的机械周期小于外部数据传送指令，故可提高处理器读写暂存器的速度。

在实际执行时，前述ICE模式与正常操作模式是分别通过一组宏数据传送指令执行，各组宏数据传送指令并分别储存于个别的文档中，以便于切换模式后直接执行对应的文档，藉可避免读错状况发生。

仍请参阅图1所示，由于SFR中的暂存器地址呈非规则性分布，其闲置地址部分集中呈区块(BLOCK)分布，部分闲置地址以字节(byte)或位(bit)为单位作零散分布，针对此种分布特性，可规划扩接暂存器地址为区块形式(blocktype)、字节形式(byte type)或位形式(bit type)(如图4所示)，以分别映射至SFR中对应形式的闲置地址上。

由上述可知，本发明是以外接存储器建立功能暂存器，以方便外接ICE进行侦错，又在正常操作模式下，因外部扩接暂存器通过存储器映射方式模拟为内部暂存器，故可使用机械周期较短的内部数据传送指令读写暂存器，以有效提升其读写速度，至于可执行前述功能的装置如图5所示，其包括有：

处理器10，至少具有外部数据传送指令I/O端口与内部数据传送指令I/O端口；

存储器20，是作为处理器10的外部存储器，其上建立有多个功能暂存器；

第一切换单元30，位于处理器10与存储器20之间，用以切换选择处理器10送至存储器20的为外部数据传送指令或内部数据传送指令；

第二切换单元40，位于存储器20与处理器10之间，用以切换选择存储器20数据接脚是连接处理器10的外部数据传送指令I/O端口或内部数据传送指令I/O端口；

译码单元50，具有两输入端，其分别与处理器10的外部数据传送指令I/O端口及内部数据传送指令I/O端口连接，用以判断处理器10是送出外部数据传送指令或内部数据传送指令，其输出端是分别与前述第一、第二切换单元30、40的选择接脚连接，用以根据前述判断结果控制第一、第二切换单元30、40切换输出外部数据传送指令或内部数据传送指令；

闩锁器60，是设于第一切换单元30与存储器20间，用以指定读写存储器20中数据的地址；其中：

前述的第一、第二切换单元30、40可分别由多路转换器构成，其中第一切换单元30是由多组多路转换器31～34组成如图6所示，以分别作为处理器10各个状态接脚输出的切换选择，如多路转换器31是用以切换选择由内部或外部数据传送指令的CS接脚输出，多路转换器32是用以切换选择由内部或外部数据传送指令的RD接脚输出，多路转换器33是用以切换选择由内部或外部数据传送指令的WR接脚输出，多路转换器34则用以切换选择由内部或外部数据传送指令的DI(7:0)接脚输出。每一多路转换器31～34的状态切换是通过其接脚S受控于译码单元50。

利用前述构造可用以切换ICE模式与正常操作模式，用以分别执行侦错与正常工作：

在ICE模式下，处理器10由外部数据传送指令I/O端口送出外部数据传送指令，除送至第一切换单元30外，亦同时送至译码单元50译码，以切换第一、第二切换单元30、40至外部数据传送指令模式，此时处理器10的外部数据传送指令(MOVX)即经由第一切换单元30送至存储器20，并配合闩锁器60的地址，读写存储器20特定地址的数据，再由存储器20送出数据经第二切换单元40、外部数据传送指令I/O端口送回处理器10。

而在正常操作模式下，处理器10由内部数据传送指令I/O端口送出内部数据传送指令，除送至第一切换单元30外，亦同时送至译码单元50译码，以切换第一、第二切换单元30、40至内部数据传送指令模式，此时处理器10的内部数据传送指令(MOV)即经由第一切换单元30送至存储器20，并配合闩锁器60的地址，读写存储器20特定地址的数据，再由存储器20送出数据经第二切换单元40、内部数据传送指令I/O端口送回处理器10。

由上述说明可知，利用本发明提出的设计，可将处理器区分为ICE模式与正常操作模式，其中ICE模式是在侦错时使用，在此模式下，处理器可连接外部的ICE，而处理器送出的外部数据传送指令可为外接的ICE所接收分析，即处理器无须自建ICE即可达成侦错及ICE提供的其他功能。

待在正常操作模式下，扩接暂存器的地址分别映射至处理器的SFR，而模拟成内部暂存器，故处理器即可以内部数据传送指令读写扩接暂存器，由于内部数据传送指令的机械周期显著小于外部数据传送指令，藉此可大幅提升处理器读写暂存器的速度。并且，由于前述的设计，可有效解决内建ICE与外接ICE分具优缺点的两难困扰。

Claims (5)

1.一种加速处理器读写暂存器的方法，其特征在于，包括下列步骤：

使处理器外接存储器作为扩接暂存器；

以存储器映射方式将扩接暂存器地址映射于处理器内设特殊功能暂存器的闲置地址；

利用一标志使处理器在第一模式与第二模式之间切换，而使处理器：

在第一模式下，以外部数据传送指令读写所述扩接暂存器；

在第二模式下，因存储器映射关系而以内部数据传送指令读写暂存器。

2.如权利要求1所述的加速处理器读写暂存器的方法，其特征在于，该扩接暂存器是分别以区块形式、字节形式或位形式形成，并分别映射至特殊功能暂存器中呈对应形式分布的闲置地址。

3.如权利要求1所述的加速处理器读写暂存器的方法，其特征在于，该第一模式与第二模式是分别由一组宏数据传送指令执行，各组宏数据传送指令是分别储存于个别的文档中。

4.一种加速处理器读写暂存器的装置，其特征在于，包括有：

处理器，至少具有一外部数据传送指令输入/输出端口与一内部数据传送指令输入/输出端口；

存储器，是作为处理器的外部存储器，其上建立有多个功能暂存器；

第一切换单元，是连接于所述处理器与所述存储器之间，用以切换选择所述处理器送至所述存储器的为外部数据传送指令或内部数据传送指令；

第二切换单元，位于所述存储器与所述处理器之间，用以切换选择所述存储器送至所述处理器的为外部数据传送指令或内部数据传送指令；

译码单元，与处理器的外部数据传送指令输入/输出端口及内部数据传送指令输入/输出端口电性连接，用以判断处理器是送出外部数据传送指令或内部数据传送指令；具有一输出端，与前述切换单元的选择接脚电性连接，利用一标志以控制该切换单元的切换。

闩锁器，设于第一切换单元与存储器间，用以指定读写所述存储器中数据的地址。

5.如权利要求4所述的装置，其特征在于，该切换单元为由至少一个多路转换器所构成，以分别作为处理器各个状态接脚输出的切换选择。

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