CN1253792C - 测试高内存地址的控制电路及控制方法 - Google Patents

Abstract

本发明是提出一种测试高内存地址的控制电路及控制方法；其于北桥芯片中直接提供硬件的映射电路，并利用映射电路的切换，达成在大真实模式之下执行内存测试模块而能够进行4GB以上内存地址空间的测试。

Description

测试高内存地址的控制电路及控制方法

技术领域

本发明是有关于一种内存控制电路及控制方法，且特别是有关于一种具有测试高内存地址功能的控制电路及其控制方法。

背景技术

由于计算机科技的快速发展，个人计算机的操作速度快速提升，相对地使得内存容量也随之增加。而个人计算机内的控制芯片也必须配合内存容量的增加而提供更多的地址脚位(Address Pin)来使得控制芯片能够存取更大的内存范围。

一般来说，个人计算机上皆利用一内存测试模块(Memory Testing Tool)来进行内存控制模块的测试。其是利用个人计算机的中央处理单元(CPU)来执行内存测试模块，使得中央处理单元可存取内存控制模块所有地址空间内的数据来进行测试。此内存测试模块为业界所认定的标准，也就是说，个人计算机上的控制芯片或者内存控制模块皆必须利用此内存测试模块来通过测试，而测试结果也才能够广为一般业界或者厂商所接受。

请参照图1，其所绘示为公知个人计算机的测试架构。中央处理单元10经由前端总线(Front Side Bus)12连接至北桥芯片(North Bridge Chip)20，北桥芯片经由一内存总线22连接至内存控制模块30，而北桥芯片20还经由一特定格式总线24连接至南桥芯片(South Bridge Chip)40，而南桥芯片40可连接至一个硬盘(Hard Disk)50，而硬盘50内即储存内存测试模块。而利用中央处理单元10执行硬盘50内的内存测试模块。中央处理单元10即可对内存控制模块30发出数据写读命令来进行内存控制模块30的测试。而读写命令以及写读的数据皆由北桥芯片20来负责传递。

在一般传统的个人计算机架构之下，内存测试模块仅能够在DOS操作系统(Operation System，OS)的大真实模式(Big Real Mode)之下来进行内存的测试。众所周知，如图2所绘示，在个人计算机的大真实模式之下中央处理单元10执行内存测试模块仅能够寻址至4GB，也就是说，4GB以上的地址空间没有办法进行数据的存取与测试。而4GB的地址空间是由32条地址线(bit0～bit31)所组成。

然而，以新一代的操作系统而言，例如Windows 2000操作系统，其寻址空间会大于4GB，而相关的测试硬件架构或测试程序又很缺乏。因此，测试4GB以上的内存控制模块会很麻烦。

发明内容

本发明的目的是提出一种测试高内存地址的控制电路及控制方法，其于北桥芯片中直接提供硬件的映射电路，并利用映射电路的切换，达成在大真实模式之下执行内存测试模块而能够进行4GB以上内存地址空间的测试。

本发明可通过如下措施实现：

本发明提供一种测试高内存地址的控制电路，包括：内存控制模块，其可分成多个内存区块；中央处理单元可执行一内存测试模块，并发出多个数据写入命令以及多个数据读取命令用以测试内存控制模块中的第一内存区块；以及，北桥芯片连接于中央处理单元与内存控制模块之间，用以接收数据写入命令与数据读取命令，并可选择性的执行数据写入命令于第二内存区块且由第二内存区块响应内存读取命令。

所述的测试高内存地址的控制电路，该北桥芯片包括一映射电路用以将这些数据写入命令与这些数据读取命令映射至该第二内存区块，而该映射电路可改变这些数据写入命令与这些数据读取命令中的较高的地址脚位的电平。

所述的测试高内存地址的控制电路，该第二内存区块的地址高于该第一内存区块的地址。

所述的测试高内存地址的控制电路，该第二内存区块与该第一内存区块具有相同的大小。

所述的测试高内存地址的控制电路，该第一内存区块与该第二内存区块的大小皆为4GB。

所述的测试高内存地址的控制电路，还包括：

一南桥芯片，其耦接至该北桥芯片；以及

一硬盘，耦接至该南桥芯片并储存该内存测试模块。

本发明提出一种测试高内存地址的方法，包括下列步骤：首先，接收测试第一内存测试区块的多个数据写入命令以及多个数据读取命令；以及，选择性的执行数据写入命令于一第二内存测试区块且由第二内存区块响应内存读取命令。

所述的测试高内存地址的方法，其中一映射电路用以将这些数据写入命令与这些数据读取命令映射至该第二内存区块，而该映射电路可改变这些数据写入命令与这些数据读取命令中的较高的地址脚位的电平。

所述的测试高内存地址的方法，该第二内存区块的地址高于该第一内存区块的地址。

所述的测试高内存地址的方法，该第二内存区块与该第一内存区块具有相同的大小。

所述的测试高内存地址的方法，该第一内存区块与该第二内存区块的大小皆为4GB。

所述的测试高内存地址的方法，这些数据写入命令以及这些数据读取命令是由一中央处理器所发出。

所述的测试高内存地址的方法，该中央处理器是执行一内存测试模块。

本发明的优点在于：

本发明的具有测试高内存地址功能的控制电路及控制方法，其于北桥芯片中直接提供硬件的映射电路，并利用映射电路切换，达成在大真实模式的下执行内存测试模块而能够进行4GB以上内存地址空间的测试。

本发明还将结合附图对实施例作进一步详述。

附图说明

图1所绘示为公知个人计算机的测试架构；

图2为相对于图1的对应的内存地址；

图3所绘示为本发明具有测试内存高地址的控制电路；

图4为相对于图3的对应的内存地址；

图5为北桥芯片内部映射电路连接示意图；以及

图6为映射电路28之内部电路示意图。

其中，附图标记说明如下：

10中央处理单元

12前端总线

20北桥芯片

22内存总线

24特定格式总线

28映射电路

30内存控制模块

40南桥芯片

50硬盘

26主机接口

21DRAM控制器

27AGP控制器

281多工器

具体实施方式

由于公知内存测试模块仅能在大真实模式之下执行4GB以下的内存地址空间的测试。也就是说，中央处理单元在大真实模式之下仅可以变更32位的地址线，亦即bit31～bit0。请参照图3，其所绘示为本发明的一实施例其具有测试内存高地址的控制电路及图4对应的内存地址。本实施例是在北桥芯片20内部设计一映射电路28用以处理内存总线22以及前端总线12之间的地址以及数据的转换。依照本实施例，以8GB的内存控制模块30进行测试时，映射电路28可以控制第33位的地址线，亦即bit32。

首先，设定映射电路28输出第33地址线为低电平并执行内存测试模块，因此，中央处理单元10可对内存控制模块30的0～4GB之间进行测试。在测试时，中央处理单元10可对内存控制模块30的0～4GB的寻址空间进行数据的读写，而北桥芯片20即负责传递数据读写命令以及写读数据至中央处理单元10或者内存控制模块30。

当内存控制模块30的0～4GB测试完成之后，设定映射电路28输出第33地址线(bit32)为高电平并执行内存测试模块。因此，中央处理单元10在前端总线12所发出的读写命令虽然还是在0～4GB的寻址空间，然而，由于映射电路28第33位已经设定为高电平，因此，在内存总线22上的内存地址实际上即为4GB～8GB。而在内存控制模块30传回读取数据时，映射电路28可控制前端总线12的第33位地址线为低电平。也就是说，中央处理单元10在执行第二次的内存测试模块时，虽然中央处理单元10仍旧在存取0～4GB的寻址空间。由于映射电路28的设定，实际上北桥芯片20是在存取内存控制模块30的4GB～8GB的寻址空间。因此，本发明可以达成在大真实模式下利用北桥芯片20内设计的映射电路28完成高于4GB以上的寻址空间的测试。

同理，若是映射电路28可以控制第33、34位的地址线(bit32、bit33)，则只要中央处理单元10执行4次内存测试模块，而映射电路28依序在第33、34位上输出“00”、“01”、“10”、“11”，则可以测试至16GB的内存控制模块30。

而且，上述映射电路28的切换时机可利用设定BIOS来手动控制，或者，利用定时器(未绘示)来自动控制。亦即，手动控制是在每一次内存测试模块执行完成之后，使用者更改BIOS内的映射电路28的输出设定，并在BIOS设定完成之后再次执行内存测试模块。而自动控制是计算执行一次内存测试模块所需的测试时间，并在超过测试时间后映射电路28自动切换至另一组地址线，并依序再次执行内存测试模块。

另外，请参照图5其所绘示为北桥芯片内部映射电路连接示意图。一般来说，中央处理单元10发出的读取命令以及读取数据进入北桥芯片20之后会由主机接口(P6IF)26接收，在接收之后会依序送至映射电路28作处理判断。而经过处理后的读取命令以及读取数据会进一步地送至DRAM控制器(DRAMC)21后输出北桥芯片20。当然，除了中央处理器10之外，北桥芯片20亦可以接收由绘图芯片(未绘示)所输出之读取命令以及读取数据。同理，读取命令以及读取数据输入北桥芯片20之后会由AGP控制器(AGPC)27接收，在接收之后会依序送至映射电路28作处理判断。而经过处理后的读取命令以及读取数据会进一步地送至DRAM控制器(DRAMC)21后输出北桥芯片20。至于映射电路28的内部电路示意图则如图6所示，第33位的地址线，亦即bit32的输出是受一控制信号H之控制，当控制信号H＝0时，多工器281则输出原先输入的bit32信号，但是当控制信号H＝1时，多工器281则输出电平“1”的信号。

因此，本发明提出了具有测试高内存地址的控制电路及控制方法，其于北桥芯片中直接提供硬件的映射电路，并利用映射电路切换高地址线，可达成在大真实模式的下执行内存测试模块而能够进行4GB以上内存地址空间的测试。

综上所述，虽然本发明已以较佳实施例揭示如上，但其并非用以限定本发明，任何熟悉此项技术的人员，在不脱离本发明的精神和范围内，当然可作各种的更动与润饰，因此本发明的保护范围当视后附权利要求所界定的范围为准。

Claims (12)

1.一种测试高内存地址的控制电路，包括：

一内存控制模块，该内存控制模块分成多个内存区块；

一中央处理单元，用以执行一内存测试软件，其可发出多个数据写入命令以及多个数据读取命令用以测试该内存控制模块中之一第一内存区块；以及

一北桥芯片，连接于该中央处理单元与该内存控制模块之间，用以接收这些数据写入命令与这些数据读取命令，并可选择性的执行该些数据写入命令于该内存控制模块中的一第二内存区块且由该第二内存区块响应这些内存读取命令，该北桥芯片包括一映射电路，用以将这些数据写入命令与这些数据读取命令映射至该第二内存区块，而该映射电路可改变这些数据写入命令与这些数据读取命令中的较高的地址脚位的电平。

2.如权利要求1所述的测试高内存地址的控制电路，其特征在于该第二内存区块的地址高于该第一内存区块的地址。

3.如权利要求1所述的测试高内存地址的控制电路，其特征在于该第二内存区块与该第一内存区块具有相同的大小。

4.如权利要求1所述的测试高内存地址的控制电路，其特征在于该第一内存区块与该第二内存区块的大小皆为4GB。

5.如权利要求1所述的测试高内存地址的控制电路，其特征在于还包括：

一南桥芯片，其耦接至该北桥芯片；以及

一硬盘，耦接至该南桥芯片并储存该内存测试模块。

6.一种测试高内存地址的方法，包括下列步骤：

接收测试一第一内存区块的多个数据写入命令以及多个数据读取命令；

选择性地改变这些数据写入命令与这些数据读取命令中的较高的地址脚位的电平，将这些数据写入命令与这些数据读取命令映射至一第二内存区块；以及

由该第二内存区块响应这些数据读取命令。

7.如权利要求6所述的测试高内存地址的方法，其特征在于将这些数据写入命令与这些数据读取命令映射至该第二内存区块是由一映射电路所执行，而该映射电路可改变这些数据写入命令与这些数据读取命令中的较高的地址脚位的电平。

8.如权利要求6所述的测试高内存地址的方法，其特征在于该第二内存区块的地址高于该第一内存区块的地址。

9.如权利要求6所述的测试高内存地址的方法，其特征在于该第二内存区块与该第一内存区块具有相同的大小。

10.如权利要求6所述的测试高内存地址的方法，其特征在于该第一内存区块与该第二内存区块的大小皆为4GB。

11.如权利要求6所述的测试高内存地址的方法，其特征在于这些数据写入命令以及这些数据读取命令是由一中央处理器所发出。

12.如权利要求11所述的测试高内存地址的方法，其特征在于该中央处理器执行一内存测试模块。

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