CN113939874A - 峰值电流降低的存储器核心加电 - Google Patents

Abstract

一种存储器具有多个核心，该多个核心根据从第一核心到最终核心的加电次序加电。在当前核心的核心电源电压根据加电次序加电时，响应于核心电源电压超过后继核心中的控制晶体管的阈值电压，触发加电次序中的后继核心的加电。

Description

峰值电流降低的存储器核心加电

根据35U.S.C.§119要求优先权

本专利申请要求2019年6月3日提交的题为“峰值电流降低的存储器核心加电”的非临时申请号16/430,137的优先权，该申请已转让给其受让人并且在此通过引用明确并入本文。

技术领域

本申请涉及存储器，更具体地，涉及一种加电期间峰值电流降低的存储器。

背景技术

静态随机存取存储器(SRAM)中的每个位单元都是位通过交叉耦合反相器对的活动锁存器。与动态随机存取存储器(DRAM)中的无源单元相比较，SRAM位单元通电，因此可以在读取操作期间驱动出位结果。因此，由于位单元的活动性质，所以SRAM显著快于DRAM。然而，SRAM中位单元的加电需要大量电荷。加电时所需的电荷量随特定存储器的位单元的数目而变化。电荷由承载位单元的核心电源电压的核心电源轨供应。

在加电之前，核心电源通过一个或多个功率开关晶体管与位单元隔离。通常在加电时接通所有功率开关晶体管。在加电期间，每个位单元中的一对交叉耦合反相器必须解析为稳定的锁存状态。在该锁存状态下，一个交叉耦合反相器的输出节点被驱动到核心电源电压的高电平，而其余交叉耦合反相器的输出节点保持放电。所有输出节点的充电都会在加电期间产生去往存储器核心的显著峰值输入电流，该显著峰值输入电流可能会损坏存储器。

为了降低峰值输入电流，通常通过存储器库对加电进行排序。第一存储器库加电之后，然后第二存储器库加电，依此类推，直至所有存储器库都通电。不同存储器库的排序由具有固定电阻器电容器(RC)延迟的延迟逻辑控制。但是，这种固定延迟有问题，因为给定存储器库的加电的时间量和峰值电流取决于工艺、电压和温度(PTV)角。由于必须满足所有工艺角，结果，加电时间很长。另外，随着存储器库大小的改变，延迟也必须改变，这使得将设计从一个工艺节点移植到另一工艺节点存在问题。

因而，本领域需要加电期间峰值输入电流降低且等待时间减少的存储器。

发明内容

公开了一种存储器，包括外部电源轨；第一核心电源轨，被配置为向第一多个位单元提供功率；第一功率开关晶体管，耦合在第一核心电源轨与外置电源轨之间；第二核心电源轨，被配置为向第二多个位单元提供功率；第二功率开关晶体管，耦合在第二核心电源轨与外部电源轨之间；以及控制晶体管，具有连接到第一核心电源轨的栅极，其中第二功率开关晶体管被配置为响应于控制晶体管的接通而接通。

另外，公开了一种存储器的加电方法，包括以下动作：接通第一功率开关晶体管以将用于第一核心的位单元的第一核心电源轨连接到外部电源轨，以将第一核心电源轨从地充电到核心电源电压，其中核心电源电压大于控制晶体管的阈值电压；响应于第一核心电源轨充电高于阈值电压而接通控制晶体管；并且响应于控制晶体管的接通，接通第二功率开关晶体管以将用于第二核心的位单元的第二核心电源轨连接到外部电源轨，以将第二核心电源轨从地充电到核心电源电压。

最后，公开了一种存储器，包括多个位单元，布置成多个核心，其中核心根据加电次序布置；多个电源轨，与多个核心相对应，每个电源轨被配置为为对应核心供电；以及多个控制晶体管，与多个核心相对应，其中每个控制晶体管被配置为控制控制晶体管的核心的加电，并且其中加电次序中的每个连续核心中的控制晶体管的栅极连接到加电次序中前一核心的电源轨。

通过以下具体实施方式，可以更好地理解这些和其他优点。

附图说明

图1是根据本公开的一个方面的用于其中位单元由独立于其他核心电源轨的核心电源轨供电的存储器库的存储器核心的电路图。

图2图示了根据本公开的一个方面的各自都具有被配置为用于连续加电的独立核心电源轨的第零存储器核心和第一存储器核心。

图3图示了根据本公开的一个方面的其中每个存储器库包括被配置为用于连续加电的多个核心的存储器。

图4是根据本公开的一个方面的为存储器的核心连续加电的方法的流程图。

图5示出了根据本公开的一个方面并入被配置为用于存储器核心的连续加电的存储器的一些示例系统。

通过参考以下的具体实施方式可以最好地理解本公开的实施例及其优点。应当领会，相似的附图标记用于标识附图中的一个或多个附图中所图示的相似元件。

具体实施方式

为了在存储器加电期间提供降低的峰值输入电流而无需过多的延迟，位单元的电源由其输入/输出(IO)隔离。关于IO，传统上，位单元按行和列布置。每行由对应字线寻址，而每列由对应位线对寻址。在读取操作期间，感测放大器感测经寻址列的位线对两端产生的电压差。感测放大器通常具有比位线节距更宽的节距，因此几列通常通过列多路复用器被复用到单个感测放大器。读取输出数据锁存器(IO)锁存来自选定列的感测放大器的位决定。因此，电源隔离适用于被多路复用到读取输出数据锁存器的列中的所有位单元。

存储器的行和列通常被布置成指定为存储器库的子阵列。每个存储器库都有自己的读取输出数据锁存器集合，从第零个读取输出数据锁存器到最后一个读取输出数据锁存器布置。存储器库的读取输出数据锁存器的数目取决于存储器库的字长。例如，如果字长为64位宽，则存储器库可能包括64个读取输出数据锁存器。存储器库的独立核心电源轨的数目与读取输出数据锁存器的数目一一对应。在64个读取输出数据锁存器的先前示例中，存储器库可能具有64个不同的核心电源轨。这些轨道按顺序通电。每个核心电源轨向被多路复用到对应读取输出数据锁存器上的列中的位单元供应核心电源。

图1示出了用于第i个读取输出数据锁存器130的示例存储器核心100。读取输出数据锁存器130的<ith>名称是指它在由对应存储器的读取输出数据锁存器集合形成的字内的位位置。例如，字中的位的数目可以从第零位到第(M-1)位，其中M为字宽的正整数。如本文中所使用的，术语“核心”是指由被多路复用到单个读取输出数据锁存器上的列寻址的位单元。在核心100中，列多路复用是通过列多路复用器125的N:1多路复用。因此核心100中存在N个列，范围从第零列(列0)到第(N-1)列(列N)。单列中的位单元的数目取决于存储器库的行的数目。例如，如果包括核心100的存储器库具有对应于三十二个字线的三十二个行，则单列可能具有三十二个位单元。因此，在列0中，存在对应于第一行的第一位单元105。每个剩余行也可能具有对应位单元。为了说明清楚，列0仅示出了位单元105以及最后一行的最终位单元110。同样，第(N-1)列包括多个位单元，范围从第一行的第一位单元115到最后一行的最终位单元120。因此，诸如核心100之类的核心的位单元的总数目不仅取决于核心的存储器库的行的数目，而且还取决于列多路复用。在没有列多路复用的实施例中，每个核心的位单元的数目可能等于行的数目。如果列多路复用为2:1，则每个核心的位单元的数目可能是行的数目的两倍。同样，如果列多路复用为4:1，则每个核心的位单元的数目可能为行的数目的四倍。一般而言，每个核心的位单元的数目为存储器库的行的数目和列复用次序的乘积。核心100中的每个位单元由同一核心电源轨VDD核心<i>供应。核心电源轨的<ith>名称对应于读取输出数据锁存器130的<ith>名称。

鉴于如上所述定义的存储器核心电源轨的概念，本文中公开了一种存储器，该存储器连续地为每个存储器库中的各种核心加电。例如，假设存储器有一对存储器库。存储器库中的第一存储器库中的核心被连续地加电。一旦次序达到第一存储器库中的核心中的最终核心，则对于剩余的第二存储器库中的核心而言，次序继续。如果存储器具有附加存储器库，则核心的次序可能跨越这些附加存储器库延伸。然后，加电次序可能跨越一个存储器库中的核心进行到另一存储器库，直至所有存储器库中的所有核心都被加电。

跨越核心之间的次序并非基于任何严格的固定延迟，而是利用核心电源从地到其最终充电状态的斜升。每个核心电源轨通过对应功率开关晶体管耦合到外部电源轨。当接通核心的功率开关晶体管时，核心电源轨被充电到由外部电源轨供应的核心电源电压。因此，当接通功率开关晶体管时，核心电源电压将从地充电到其完全充电状态。通过使用核心电源电压的这种充电，本文中所公开的存储器架构有利地利用核心电源电压从地充电到其完全充电状态来控制连续核心何时开始充电。如本文中所使用的，术语“外部电源轨”是指通过对应功率开关晶体管与核心电源轨隔离的任何合适电源轨。一般而言，包括如本文中所公开的存储器的集成电路具有用于将电源电压分布到集成电路内的经分类部件的各种电源轨。外部电源轨可以是全局电源轨，该全局电源轨向除存储器之外的其他部件提供核心电源电压。可替代地，外部电源轨可以专用于核心电源电压到存储器的分布。

存储器库中的核心从第一核心到最终核心布置。对于该次序内的核心，来自前一核心的核心电源控制功率开关晶体管是否导通以为核心供电。在一个实施例中，核心的功率开关晶体管可以是n型金属氧化物半导体(NMOS)晶体管。在这种实施例中，一旦来自前一核心的核心电源电压达到功率开关晶体管的阈值电压，来自前一核心的核心电源电压就开始接通当前核心的功率开关晶体管。尽管这种NMOS实施例有利地为核心加电，但是注意，与NMOS功率开关晶体管相比较，p型金属氧化物开关(PMOS)功率开关晶体管将通过较高的电源电压。因此，以下讨论将在不失一般性的情况下假设每个核心的功率开关晶体管将是PMOS功率开关晶体管。

关于存储器库内的核心的加电次序，“当前核心”是指次序中当前正在被加电的核心。随着次序的进行，当前核心成为另一当前核心的前一核心。然而，正在被加电的第一存储器库中的第一核心之前没有前一核心。控制信号控制该第一核心的核心电源是否加电。对于加电次序中的每个剩余核心，前一核心的核心电源控制核心的电源电压是否开始加电。例如，对于加电次序中的第二核心，第一核心的电源电压控制第二核心的电源电压的充电。对于加电次序中的第三核心，第二核心的电源电压控制第三核心的电源电压的充电，在整个加电次序中依此类推。

由于每个核心的功率开关晶体管是PMOS功率开关晶体管，来自前一核心的核心电源电压驱动当前核心中的NMOS控制晶体管的栅极。在来自前一核心的核心电源电压上升高于当前核心中的控制晶体管的阈值电压时，当前核心中的控制晶体管接通以将当前核心的PMOS功率开关晶体管的栅极接地。功率开关晶体管栅极的这种接地接通功率开关晶体管，以使当前核心的电源电压开始充电。反过来，该当前核心成为加电次序中的新的当前核心的前一核心。可以认为加电次序对应于整数次序：第一核心、第二核心、第三核心、第四核心等。因此，将第i核心的核心电源电压充电到阈值电压确定了第(i+1)核心的核心电源电压何时开始充电，其中i为整数次序中的正整数。

图2示出了包括根据本文中所公开的通电次序的实施例加电的多个核心的存储器库200。为了说明清楚，仅示出了存储器库200的核心<0>和核心<1>。每个核心包括如关于图1的核心100所讨论的多个位单元(未图示)。例如，核心<0>包括由第零读取输出数据锁存器寻址的列中的位单元。这些位单元由核心<0>电源轨220供电。第零读取输出数据锁存器和诸如字线解码器和列地址解码器之类的其他寻址部件由核心<0>的全局输入/输出(GIO)电路215表示。在写入操作期间，GIO电路215接收要被写入存储器库200的输入字的第零位Din<0。依据寻址，然后，该第零位被写入核心<0>中的位单元中的一个位单元。在读取操作期间，GIO电路215输出正在从存储器库200读取的输出字的第零位Dout<0>。同样，核心<1>包括对应于如由GIO电路210表示的第一读取输出数据锁存器的所有位单元。GIO电路210接收输入字的第一位并且输出输出字的第一位。

为了开始存储器库200的加电，控制器230断言控制信号，该控制信号驱动核心<0>的NMOS控制晶体管M1的栅极。为了协调加电与睡眠模式，控制晶体管M1的漏极连接到NMOS晶体管M2的源极，该NMOS晶体管M2的漏极连接到PMOS晶体管P1的漏极。晶体管P1的源极连接另一PMOS晶体管P2的漏极，该PMOS晶体管P2的源极连接到供应外部电源电压vddehx的外部电源轨235。在备选实施例中，晶体管P1和P2可以由单个PMOS晶体管替换。活动低电平睡眠信号(Slp_core_n)驱动晶体管M2、P1和P2的栅极。

控制晶体管M1的源极连接到地，以使当控制信号被断言时，晶体管M2的源极接地。因此，晶体管P2、P1和M1充当反相器以在控制信号被断言的同时，使睡眠信号反相。在正常操作期间，睡眠信号被断言为外部电源电压vddhx的高电平。因此，由晶体管M1、P2和P1形成的反相器使睡眠信号的这个高值反相，以使晶体管P1和M2的漏极接地。这些漏极节点被连接到PMOS功率开关晶体管P3的栅极，该PMOS功率开关晶体管P3的源极连接到外部电源轨235而漏极连接到核心<0>电源轨220。在加电之前，核心<0>电源轨220的电压接地。但是，响应于功率开关晶体管P3的接通，核心<0>电源轨220充电高达外部电源轨235上承载的核心电源电压vddehx。

为了使得从一个核心到另一核心的加电连续，核心<0>电源轨220连接到核心<1>的NMOS控制晶体管M3的栅极。在核心<1>中，第一控制晶体管M3、NMOS晶体管M4、PMOS晶体管P4、PMOS晶体管P5和PMOS第一功率开关晶体管P6都类似于针对它们在核心<0>中的对应晶体管M1、M2、P1、P2和P3所讨论的进行布置。就这点而言，当控制晶体管M3响应于核心<0>电源轨220被充电高于控制晶体管M3的阈值电压而被接通时，晶体管P5、P4和晶体管M4用作反相器。如关于核心<0>所讨论的，在备选实施例中，晶体管P5和P4可以由单个PMOS晶体管替换。活动低电平睡眠信号Slp_core_n驱动晶体管M4、P4和P5的栅极。随着控制晶体管M3对晶体管M4的源极放电，晶体管M4、P4和P5用作反相器，以在正常工作期间使睡眠信号的充电状态反相，从而将功率开关晶体管P6的栅极接地。因此，当核心<0>电源轨220被充电高于控制晶体管M3的阈值电压时，功率开关晶体管P6将开始接通。功率开关晶体管P6的源极被系接到外部电源轨235而其漏极被连接到核心<1>电源轨225。核心<1>电源轨225向核心<1>中的所有位单元供应核心电源电压。

然后，核心<1>电源轨225将从地充电到核心电源电压vddehx。在它这样做时，它将通过核心<2>(未图示)中的控制晶体管的阈值电压，使得该第二核心的电源轨开始朝向电源电压vddehx充电。反过来，第二核心的加电触发了第三核心的加电，依此类推。

图3还图示了具有库0和库1的存储器300的核心的这种连续加电。在存储器300中，每个存储器库具有64个核心，范围从核心<0>到核心<63>。库0中的核心<0>类似于存储器库200中的核心<0>，因为正是该核心对控制信号的断言做出响应。在核心<0>的核心电源电压之后上升高于阈值电压时，它会触发库0中的核心<1>的核心电源电压的加电。反过来，核心的连续加电继续，直至库0中的最终核心<63>开始加电。这63个核心中的电源轨被系接到库1中的核心<0>中的控制晶体管(未图示)。因此，库0中的核心的连续加电将触发库1中的核心的连续加电，直至库1中的最终核心<63>充满电。

尽管使核心的加电次序与每个库的数据输出字的位次序相匹配很方便，但是应当领会，该次序是任意的，并且可以在备选实施例中变化。另外，顺序不必从核心到核心，而是可以从一个核心组到另一核心组。例如，用于两个核心的连续组的电源轨可以被系接在一起，使得核心对被共同加电。一旦第一核心对的核心电源电压达到第二核心对的阈值电压，则触发第二核心对的加电，依此类推。

现在，参考图4的流程图对示例加电方法进行讨论。该方法包括动作400：接通第一功率开关晶体管以将第一存储器核心的第一电源轨连接到外部电源轨以将第一电源轨从地充电到核心电源电压，其中核心电源电压大于第一控制晶体管的阈值电压。存储器库200的核心<0>中的功率开关晶体管P3的接通是动作400的示例。另外，该方法包括动作405：响应于第一电源轨充电高于阈值电压，接通第一控制晶体管。存储器库200的核心<1>中的控制晶体管M3的接通是动作405的示例。最后，该方法包括动作410，该动作响应于第一控制晶体管的接通并且包括：接通第二功率开关晶体管以将第二存储器核心的第二电源轨连接到外部电源轨以将第二电源轨从地充电到核心电源电压。存储器库200中的核心<1>电源轨225的充电是动作410的示例。

具有如本文中所公开的核心的连续加电的存储器可以并入广泛多种电子系统中。例如，如图5所示，根据本公开，蜂窝电话500、膝上型计算机505和平板PC 510都可以包括具有核心的连续加电的存储器。诸如音乐播放器、视频播放器、通信设备和个人计算机之类的其他示例性电子系统还可以配置有根据本公开构造的存储器。

正如本领域技术人员现在所领会的并且依据手头的特定应用，在没有本公开的范围的情况下，可以对本公开的设备的材料、装置、配置和使用方法做出许多修改、替换和变化。有鉴于此，本公开的范围不应限于本文中所图示和描述的特定实施例的范围，因为它们仅作为其一些示例的方式，而是应与所附权利要求及其功能等同物的范围完全相当。

Claims (20)

1.一种存储器，包括：

外部电源轨；

第一核心电源轨，被配置为向第一多个位单元提供功率；

第一功率开关晶体管，耦合在所述第一核心电源轨与所述外部电源轨之间；

第二核心电源轨，被配置为向第二多个位单元提供功率；

第二功率开关晶体管，耦合在所述第二核心电源轨与所述外部电源轨之间；以及

控制晶体管，具有连接到所述第一核心电源轨的栅极，其中所述第二功率开关晶体管被配置为响应于所述控制晶体管的接通而接通。

2.根据权利要求1所述的存储器，其中所述第二功率开关晶体管是p型金属氧化物半导体(PMOS)晶体管，并且所述控制晶体管是NMOS晶体管，所述NMOS晶体管具有连接到地的源极和耦合到所述第二功率开关晶体管的栅极的漏极。

3.根据权利要求2所述的存储器，还包括：

反相器，被配置为使活动-低电平睡眠信号反相，其中所述控制晶体管的漏极被连接到所述反相器的地节点，并且其中所述反相器的输出节点被连接到所述第二功率开关晶体管的所述栅极。

4.根据权利要求1所述的存储器，其中所述控制晶体管是第二控制晶体管，所述存储器还包括：

第一控制晶体管，被配置为响应于控制信号而接通，其中所述第一功率开关晶体管被配置为响应于所述第一控制晶体管的所述接通而接通。

5.根据权利要求4所述的存储器，其中所述第一功率开关晶体管是PMOS晶体管，所述PMOS晶体管具有连接到所述外部电源轨的源极和连接到所述第一电源轨的漏极，并且其中所述第一控制晶体管是NMOS晶体管，所述NMOS晶体管具有连接到地的源极和耦合到所述第一功率开关晶体管的栅极的漏极。

6.根据权利要求5所述的存储器，还包括：

反相器，被配置为使活动-低电平睡眠信号反相，其中所述第一控制晶体管的漏极被连接到所述反相器的地节点，并且其中所述反相器的输出节点被连接到所述第一功率开关晶体管的栅极。

7.根据权利要求1所述的存储器，还包括：

第三核心电源轨，被配置为向第三多个位单元提供功率；

第三功率开关晶体管，耦合在所述第三核心电源轨与所述外部电源轨之间；以及

第二控制晶体管，具有连接到所述第二核心电源轨的栅极，其中所述第三功率开关晶体管被配置为响应于所述第二控制晶体管的接通而接通。

8.根据权利要求7所述的存储器，其中所述第三功率开关晶体管是PMOS晶体管，并且所述第二控制晶体管是NMOS晶体管，所述NMOS晶体管具有连接到地的源极和耦合到所述第三功率开关晶体管的栅极的漏极。

9.根据权利要求1所述的存储器，其中所述第一多个位单元和所述第二多个位单元布置在第一存储器库中，所述第一存储器库具有最终多个位单元，所述最终多个位单元被配置为由最终电源轨供电，所述存储器还包括：

第二存储器库，包括：

第三多个位单元，被配置为由第三核心电源轨供电；

第三功率开关晶体管，耦合在所述第三核心电源轨与所述外部电源轨之间；以及

第三控制晶体管，具有连接到所述最终电源轨的栅极，其中所述第三功率开关晶体管被配置为响应于所述第二控制晶体管的接通而接通。

10.根据权利要求1所述的存储器，其中所述第一多个位单元被布置成第一多个列，并且其中所述第二多个位单元被布置成第二多个列。

11.一种为存储器加电的方法，包括：

接通第一功率开关晶体管来将用于第一核心的位单元的第一核心电源轨连接到外部电源轨，以将所述第一核心电源轨从地充电到核心电源电压，其中所述核心电源电压大于控制晶体管的阈值电压；

响应于所述第一核心电源轨充电高于所述阈值电压而接通所述控制晶体管；以及

响应于所述控制晶体管的所述接通，接通第二功率开关晶体管，来将用于第二核心的位单元的第二核心电源轨连接到所述外部电源轨，以将所述第二核心电源轨从地充电到所述核心电源电压。

12.根据权利要求11所述的方法，其中所述控制晶体管是第二控制晶体管，所述方法还包括：

响应于控制信号而接通第一控制晶体管，其中所述第一功率开关晶体管的接通响应于所述第一控制晶体管的接通。

13.根据权利要求12所述的方法，其中所述第一核心的位单元和所述第二核心的位单元布置在所述存储器的第一库中，所述方法还包括：

将用于所述存储器的所述第一库中的最终核心电源轨从地加电到所述核心电源电压；

响应于所述最终核心电源电压充电高于所述阈值电压而接通第三控制晶体管；以及

响应于所述第三控制晶体管的所述接通，接通第三功率开关晶体管，来将用于所述存储器的第二库中的第三核心的位单元的第三电源轨连接到所述外部电源轨，以将所述第三电源轨从地充电到所述核心电源电压。

14.根据权利要求13所述的方法，还包括：

根据加电次序连续为所述存储器的所述第二库中的多个附加核心加电，其中每个连续附加核心响应于用于前一附加核心的核心电源上升高于所述阈值电压而加电。

15.根据权利要求12所述的方法，还包括：

响应于所述第二核心电源轨充电高于所述阈值电压而接通第三控制晶体管；以及

响应于所述第三控制晶体管的所述接通，接通第三功率开关晶体管，来将第三核心的位单元的第三核心电源轨连接到所述外部电源轨，以将所述第三核心电源轨从地充电到所述核心电源电压。

16.根据权利要求12所述的方法，还包括：

响应于所述控制晶体管的所述接通将所述第二功率开关晶体管的栅极地，以接通所述第二功率开关晶体管。

17.一种存储器，包括：

多个位单元，布置成多个核心，其中所述多个核心根据加电次序来布置；

多个电源轨，与所述多个核心相对应，每个电源轨被配置为为对应核心供电；以及

多个控制晶体管，与所述多个核心相对应，其中每个控制晶体管被配置为控制所述控制晶体管的核心的加电，并且其中针对所述加电次序中的每个连续核心中的控制晶体管的栅极，被连接到所述加电次序中用于前一核心的所述电源轨。

18.根据权利要求17所述的存储器，还包括：

外部电源轨；

多个功率开关晶体管，与所述多个核心相对应，其中每个功率开关晶体管耦合在所述核心的电源轨与所述外部电源轨之间，并且其中每个控制晶体管还被配置为控制所述核心的功率开关晶体管的接通。

19.根据权利要求17所述的存储器，其中所述存储器被并入蜂窝电话中。

20.根据权利要求17所述的存储器，其中所述存储器被并入平板电脑中。

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