CN113937156A - 半导体结构及其形成方法 - Google Patents
半导体结构及其形成方法 Download PDFInfo
- Publication number
- CN113937156A CN113937156A CN202111181712.4A CN202111181712A CN113937156A CN 113937156 A CN113937156 A CN 113937156A CN 202111181712 A CN202111181712 A CN 202111181712A CN 113937156 A CN113937156 A CN 113937156A
- Authority
- CN
- China
- Prior art keywords
- region
- substrate
- ions
- top surface
- area
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 75
- 239000004065 semiconductor Substances 0.000 title claims abstract description 45
- 239000000758 substrate Substances 0.000 claims abstract description 189
- 150000002500 ions Chemical class 0.000 claims abstract description 156
- 210000000746 body region Anatomy 0.000 claims abstract description 93
- 230000000903 blocking effect Effects 0.000 claims abstract description 64
- 230000004888 barrier function Effects 0.000 claims abstract description 49
- 239000010410 layer Substances 0.000 claims description 65
- 238000005468 ion implantation Methods 0.000 claims description 36
- 239000011229 interlayer Substances 0.000 claims description 28
- 238000002513 implantation Methods 0.000 claims description 16
- 238000005530 etching Methods 0.000 claims description 6
- 239000007943 implant Substances 0.000 claims description 5
- 239000000969 carrier Substances 0.000 description 18
- 239000000463 material Substances 0.000 description 18
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- -1 phosphorus ions Chemical class 0.000 description 6
- 239000012212 insulator Substances 0.000 description 4
- 238000002955 isolation Methods 0.000 description 3
- 229910005540 GaP Inorganic materials 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 2
- 229910000673 Indium arsenide Inorganic materials 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- WPYVAWXEWQSOGY-UHFFFAOYSA-N indium antimonide Chemical compound [Sb]#[In] WPYVAWXEWQSOGY-UHFFFAOYSA-N 0.000 description 2
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 2
- 229910001449 indium ion Inorganic materials 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- 239000002699 waste material Substances 0.000 description 2
- 238000004380 ashing Methods 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
- H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
- H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]
- H10D62/109—Reduced surface field [RESURF] PN junction structures
- H10D62/111—Multiple RESURF structures, e.g. double RESURF or 3D-RESURF structures
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/01—Manufacture or treatment
- H10D12/031—Manufacture or treatment of IGBTs
- H10D12/032—Manufacture or treatment of IGBTs of vertical IGBTs
- H10D12/038—Manufacture or treatment of IGBTs of vertical IGBTs having a recessed gate, e.g. trench-gate IGBTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/411—Insulated-gate bipolar transistors [IGBT]
Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
一种半导体结构及其形成方法，其中，结构包括：掺杂第一离子的衬底；位于衬底内且相互独立的若干深沟结构，深沟结构包括第一区、第二区、以及第一区和第二区之间的阻挡掺杂区，第一区和第二区内掺杂第二离子，第二离子和第一离子的导电类型相反，阻挡掺杂区内掺杂第三离子，第三离子与第一离子的导电类型相同；位于相邻深沟结构之间的衬底内的体区；位于体区和衬底内的栅极结构；位于栅极结构和深沟结构之间的体区内的源区，源区高于阻挡掺杂区；位于衬底底部的集电区，衬底的底部表面暴露出集电区表面，且集电区与深沟结构的底部之间被衬底间隔。以提供一种兼顾更好的耐压性能、更低的通态压降、以及更少的关断损耗的绝缘栅双极型晶体管。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
在中大功率的开关电源装置中，由于绝缘栅双极型晶体管(Insulated GateBipolar transistor，简称IGBT)既有高输入阻抗、驱动简单和快速的优点，同时，还兼顾了低通态压降及容量大的优点，因此，在现代电力电子技术中得到了越来越广泛的应用。
图1是现有技术的绝缘栅双极型晶体管的结构示意图。如图1所示，现有技术的绝缘栅双极型晶体管包括：硅衬底10，所述硅衬底10内掺杂N-离子，所述硅衬底10为漂移区；位于所述硅衬底10底部的P+掺杂区11，所述P+掺杂区11为集电区；位于所述硅衬底10内的P阱区12；位于所述P阱区12上部的N+源区13，所述漂移区和N+源区13被所述P阱区12隔开；位于P阱区12两侧的栅极14，所述栅极14与所述P阱区12和N+源区13的侧壁表面接触，通过向栅极12输入开启信号，P阱区12靠近栅极12的区域形成连接所述漂移区和发射区的沟道；贯穿N+源区13且延伸至P阱区12内的P+连接层15，所述P+连接层15用于引出P阱区12；位于N+源区13表面和P+连接层15表面的发射极导电层16。
然而，随着集成电路的发展，对现有的绝缘栅双极型晶体管的性能提出了更高的要求。因此，亟需一种兼顾更好的耐压性能、更低的通态压降、以及更少的关断损耗(EOFF)的绝缘栅双极型晶体管，以改善现有技术的绝缘栅双极型晶体管的性能。
发明内容
本发明解决的技术问题是提供一种半导体结构及其形成方法，以提升绝缘栅双极型晶体管的性能。
为解决上述技术问题，本发明的技术方案提供一种半导体结构，包括：掺杂第一离子的衬底，所述衬底具有相对的顶部表面和底部表面；位于所述衬底内且相互独立的若干深沟结构，所述深沟结构包括沿垂直于衬底的顶部表面方向排布的第一区、第二区、以及第一区和第二区之间的阻挡掺杂区，所述衬底的顶部表面暴露出所述第一区表面，所述第一区和第二区内掺杂第二离子，所述第二离子和第一离子的导电类型相反，所述阻挡掺杂区内掺杂第三离子，所述第三离子与第一离子的导电类型相同；位于相邻深沟结构之间的衬底内的体区，且所述体区高于阻挡掺杂区和第二区的接触面；位于所述体区和衬底内的栅极结构，所述衬底的顶部表面暴露出所述栅极结构顶面；位于所述栅极结构和深沟结构之间的体区内的源区，所述源区高于所述阻挡掺杂区；位于所述衬底底部的集电区，所述衬底的底部表面暴露出集电区表面，且所述集电区与所述深沟结构的底部之间被所述衬底间隔。
可选的，所述阻挡掺杂区、以及所述衬底的顶部表面暴露出的第一区表面之间的最小间距在1微米以上。
可选的，在垂直于所述衬底的顶部表面的方向上，所述阻挡掺杂区的高度范围是1微米～10微米。
可选的，在垂直于所述衬底的顶部表面的方向上，所述阻挡掺杂区和第二区的接触面与所述体区之间的最小间距大于0微米且小于或等于3微米。
可选的，所述第三离子的掺杂浓度高于所述第一离子的掺杂浓度。
可选的，所述阻挡掺杂区内掺杂的第三离子的掺杂浓度范围是1E15原子每立方厘米至1E18原子每立方厘米。
可选的，所述第一离子和第三离子为N型离子，所述第二离子为P型离子。
可选的，所述集电区内掺杂第四离子，所述第四离子为P型离子，且所述第四离子的掺杂浓度大于所述第二离子的掺杂浓度。
可选的，所述体区内掺杂P型离子，所述源区内掺杂N型离子。
可选的，所述栅极结构包括：栅电极和栅介质层，所述栅介质层位于所述栅电极与衬底之间、以及所述栅电极与所述体区和源区之间。
可选的，所述衬底的顶部表面暴露出所述体区和源区的表面，所述半导体结构还包括：位于所述衬底的顶部表面、栅极结构顶面、体区和源区暴露的表面、以及所述衬底的顶部表面暴露出的第一区表面的层间介质层；位于所述层间介质层内的第一导电结构，且所述第一导电结构连接所述栅极结构；位于所述层间介质层内的第二导电结构，且所述第二导电结构连接所述体区和源区。
可选的，还包括：与所述集电区连接的第三导电结构。
相应的，本发明的技术方案还提供一种半导体结构的形成方法，包括：提供掺杂第一离子的衬底，所述衬底具有相对的顶部表面和底部表面；在所述衬底内形成相互独立的若干深沟结构，所述深沟结构包括沿垂直于衬底的顶部表面方向排布的第一区、第二区、以及第一区和第二区之间的阻挡掺杂区，所述衬底的顶部表面暴露出所述第一区表面，所述第一区和第二区内掺杂第二离子，所述第二离子和第一离子的导电类型相反，所述阻挡掺杂区内掺杂第三离子，所述第三离子与第一离子的导电类型相同；在形成所述深沟结构后，在相邻深沟结构之间的衬底内形成体区、源区和栅极结构，所述体区高于阻挡掺杂区和第二区的接触面，所述栅极结构位于所述体区和衬底内，所述衬底的顶部表面暴露出所述栅极结构顶面，所述源区位于所述栅极结构和深沟结构之间体区内，所述源区高于所述阻挡掺杂区；在形成所述体区、源区和栅极结构之后，在所述衬底的底部形成集电区，所述衬底的底部表面暴露出集电区表面，且所述集电区与所述深沟结构的底部之间被所述衬底间隔。
可选的，在所述衬底内形成相互独立的若干深沟结构的方法包括：在所述衬底内形成相互独立且掺杂第二离子的若干初始深沟结构，所述初始深沟结构包括沿垂直于衬底的顶部表面方向排布的第一区、第二区、以及第一区和第二区之间的初始阻挡掺杂区；采用高能离子注入工艺，自第一区表面向所述初始阻挡掺杂区进行离子注入，以形成所述深沟结构和阻挡掺杂区，所述高能离子注入工艺的注入能量在预设第一注入能量以上。
可选的，形成若干初始深沟结构的方法包括：在所述衬底的顶部表面形成深沟掩膜层，所述深沟掩膜层暴露出部分衬底的顶部表面；以所述深沟掩膜层为掩膜刻蚀所述衬底，在所述衬底内形成若干相互独立的深沟槽；在所述深沟槽内形成所述初始深沟结构。
可选的，采用高能离子注入工艺，自第一区表面向所述初始阻挡掺杂区进行离子注入的方法还包括：在形成所述初始深沟结构后，以所述深沟掩膜层为掩膜，自第一区表面向所述初始阻挡掺杂区进行离子注入。
可选的，所述预设第一注入能量为2000KeV。
可选的，所述高能离子注入工艺的注入能量在4000KeV以下。
可选的，所述高能离子注入工艺的工艺参数还包括：注入剂量为1E11原子每平方厘米至1E14原子每平方厘米。
可选的，所述衬底的顶部表面暴露出所述体区和源区的表面，所述半导体结构的形成方法还包括：在形成所述体区、源区和栅极结构之后，并且，在形成集电区之前，在所述衬底的顶部表面、栅极结构顶面、体区和源区暴露的表面、以及所述衬底的顶部表面暴露出的第一区表面形成层间介质层；在所述层间介质层内形成第一导电结构，且所述第一导电结构连接所述栅极结构；在所述层间介质层内形成第二导电结构，且所述第二导电结构连接所述体区和源区。
可选的，还包括：在形成所述集电区之后，在所述集电区表面形成第三导电结构。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明的技术方案提供的半导体结构中，由于深沟结构位于衬底内，并且，第一区和第二区掺杂的第二离子与衬底内掺杂的第一离子的导电类型相反，因此，深沟结构的第一区和第二区、以及与深沟结构的第一区和第二区邻接的衬底部分构成超结结构。超结结构不仅能够提高器件耐压能力，同时，在耐压能力保持的条件下，还能够增加漂移区(衬底)中的少数载流子浓度。在此基础上，由于所述阻挡掺杂区内掺杂与第一离子的导电类型相同(即与第二离子导电类型相反)的第三离子，并且，所述体区高于阻挡掺杂区和第二区的接触面，因此，所述阻挡掺杂区实现了对所述体区和所述第二区之间的物理隔离，通过所述阻挡掺杂区，在距离体区一定距离的位置，对通过所述深沟结构进入所述体区的、自集电区注入的少数载流子进行阻挡，从而，减少了进入体区的少数载流子。从而，集电区注入的少数载流子更好的聚集于体区和栅极结构下方的漂移区(衬底)部分，且整个漂移区的少数载流子浓度得到提高。由此，不仅能够降低漂移区的导通电阻，以降低绝缘栅双极型晶体管的通态压降，同时，还能够提升绝缘栅双极型晶体管的关断损耗。综上，提升了绝缘栅双极型晶体管的性能。
附图说明
图1是现有技术的绝缘栅双极型晶体管的结构示意图；
图2至图7是本发明一实施例的半导体结构的形成方法中各步骤对应的剖面结构示意图。
具体实施方式
如背景技术所述，随着集成电路的发展，对现有的绝缘栅双极型晶体管的性能提出了更高的要求。因此，亟需一种兼顾更好的耐压性能、更低的通态压降、以及更少的关断损耗的绝缘栅双极型晶体管。
为解决上述技术问题，本发明的技术方案提供一种半导体结构及其形成方法，由于形成的半导体结构包括：掺杂第一离子的衬底，所述衬底具有相对的顶部表面和底部表面；位于所述衬底内且相互独立的若干深沟结构，所述深沟结构包括沿垂直于衬底的顶部表面方向排布的第一区、第二区、以及第一区和第二区之间的阻挡掺杂区，所述衬底的顶部表面暴露出所述第一区表面，所述第一区和第二区内掺杂第二离子，所述第二离子和第一离子的导电类型相反，所述阻挡掺杂区内掺杂第三离子，所述第三离子与第一离子的导电类型相同；位于相邻深沟结构之间的衬底内的体区，且所述体区高于阻挡掺杂区和第二区的接触面；位于所述体区和衬底内的栅极结构，所述衬底的顶部表面暴露出所述栅极结构顶面；位于所述栅极结构和深沟结构之间的体区内的源区，所述源区高于所述阻挡掺杂区；位于所述衬底底部的集电区，所述衬底的底部表面暴露出集电区表面，且所述集电区与所述深沟结构的底部之间被所述衬底间隔。因此，提供了一种兼顾更好的耐压性能、更低的通态压降、以及更少的关断损耗的绝缘栅双极型晶体管。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图7是本发明一实施例的半导体结构的形成方法中各步骤对应的剖面结构示意图。
请参考图2，提供掺杂第一离子的衬底100，所述衬底100具有相对的顶部表面101和底部表面102。
在本实施例中，所述衬底100的材料包括半导体材料。具体的，衬底100的材料包括硅。
在其他实施例中，所述衬底的材料包括碳化硅、硅锗、Ⅲ-Ⅴ族元素构成的多元半导体材料、绝缘体上硅(SOI)或者绝缘体上锗(GOI)等。其中，Ⅲ-Ⅴ族元素构成的多元半导体材料包括InP、GaAs、GaP、InAs、InSb、InGaAs或者InGaAsP等。
在本实施例中，所述第一离子为N型离子。即：衬底100为N型衬底。
具体的，所述N型离子包括磷离子或砷离子。
在另一实施例中，第一离子也可以是P型离子，以形成与本实施例中导电类型完全相反的器件结构。
接着，在所述衬底100内形成相互独立的若干深沟结构，所述深沟结构包括沿垂直于衬底100的顶部表面101方向排布的第一区、第二区、以及第一区和第二区之间的阻挡掺杂区，所述衬底100的顶部表面101暴露出所述第一区表面，所述第一区和第二区内掺杂第二离子，所述第二离子和第一离子的导电类型相反，所述阻挡掺杂区内掺杂第三离子，所述第三离子与第一离子的导电类型相同。具体形成所述深沟结构的步骤请参考图3至图4。
请参考图3，在所述衬底100内形成相互独立的若干初始深沟结构110。
所述初始深沟结构110的材料包括半导体材料。
在本实施例中，初始深沟结构110的材料包括硅。
所述初始深沟结构110内掺杂第二离子，所述第二离子和第一离子的导电类型相反。
在本实施例中，第二离子为P型离子。
具体的，所述P型离子包括硼离子或铟离子。
所述初始深沟结构110包括：沿垂直于衬底100的顶部表面101方向排布的第一区I、第二区II、以及第一区I和第二区II之间的初始阻挡掺杂区A。
所述初始阻挡掺杂区A用于在后续形成阻挡掺杂区。
在本实施例中，形成若干所述初始深沟结构110的方法包括：在所述衬底100的顶部表面101形成深沟掩膜层120，所述深沟掩膜层120暴露出部分衬底100的顶部表面101；以所述深沟掩膜层120为掩膜刻蚀所述衬底100，在所述衬底100内形成若干相互独立的深沟槽(未图示)；在所述深沟槽内形成所述初始深沟结构120。
在本实施例中，所述深沟掩膜层120的材料包括光刻胶。
在本实施例中，以所述深沟掩膜层120为掩膜刻蚀所述衬底100的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的至少一种。
在本实施例中，在所述深沟槽内形成所述初始深沟结构120的工艺包括外延生长工艺。
请参考图4，自第一区I表面向所述初始阻挡掺杂区A进行离子注入，以形成深沟结构130和阻挡掺杂区B。
具体而言，所述深沟结构130包括：沿垂直于衬底100的顶部表面101方向排布的第一区I、第二区II、以及第一区I和第二区II之间的阻挡掺杂区B，所述衬底100的顶部表面101暴露出所述第一区I表面。
所述第一区I和第二区II内掺杂第二离子，所述阻挡掺杂区B内掺杂第三离子，所述第三离子与第一离子的导电类型相同。
由于深沟结构130位于衬底100内，并且，第一区I和第二区II掺杂的第二离子与衬底100内掺杂的第一离子的导电类型相反，因此，深沟结构130的第一区I和第二区II、以及与深沟结构130的第一区I和第二区II邻接的衬底100部分构成超结结构(SuperJunction)。超结结构不仅能够提高绝缘栅双极型晶体管(下称IGBT器件)的耐压能力，同时，在耐压能力保持的条件下，还能够增加漂移区(衬底100)中的少数载流子浓度。
具体的，对于N型衬底100而言，增加了导通过程中漂移区的空穴浓度。
在此基础上，由于所述阻挡掺杂区B内掺杂与第一离子的导电类型相同(即与第二离子导电类型相反)的第三离子，并且，后续形成的体区高于阻挡掺杂区B和第二区I的接触面131(如图4所示)，因此，所述阻挡掺杂区B实现了对所述体区和所述第二区II之间的物理隔离。通过所述阻挡掺杂区B，在距离所述体区一定距离的位置，对通过所述深沟结构130进入所述体区的、自所述集电区注入的少数载流子(空穴)进行阻挡，从而，减少了进入所述体区的少数载流子(空穴)。进而，所述集电区注入的少数载流子(空穴)更好的聚集于所述体区、以及后续形成的栅极结构下方的漂移区(衬底100)部分，且整个漂移区的少数载流子(空穴)浓度得到提高。由此，不仅能够降低漂移区的导通电阻，以降低IGBT器件的通态压降，同时，还能够提升IGBT器件的关断损耗。综上，提升了IGBT器件的性能。
在本实施例中，所述第三离子为N型离子。
在本实施例中，自第一区I表面向所述初始阻挡掺杂区A进行离子注入的方法包括：在形成所述初始深沟结构130后，以所述深沟掩膜层120为掩膜，采用高能离子注入工艺，自第一区I表面向所述初始阻挡掺杂区A进行离子注入。
相比以外延生长工艺形成所述阻挡掺杂区及其上方的区域(第一区I)，高能离子注入工艺的工艺难度更低，因此，采用高能离子注入工艺，能够简单、高效地在初始深沟结构110内形成距离初始深沟结构110的顶面(第一区I表面)具有一定最小间距的阻挡掺杂区B。以实现深沟结构130的形成。
在本实施例中，所述高能离子注入工艺的注入能量在预设第一注入能量以上，以实现对初始阻挡掺杂区A的离子注入。
具体的，所述预设第一注入能量为2000KeV。即，所述高能离子注入工艺的注入能量在2000KeV以上。
所述高能离子注入的注入能量过低，无法在预设的初始阻挡区A处形成阻挡掺杂区B，即：所形成的阻挡掺杂区B与深沟结构130的顶面之间的最小间距过小。因此，一方面，容易导致后续形成的体区低于阻挡掺杂区B和第二区II的接触面，从而，造成阻挡掺杂区B无法对少数载流子(空穴)实现较好的阻挡。另一方面，后续形成的源区容易与阻挡掺杂区B接触，导致所述源区和衬底100之间短接而无法通过后续形成的栅极结构进行开关控制，从而，造成IGBT器件的可靠性变差。因此，通过使所述高能离子注入工艺的注入能量在2000KeV以上，能够使阻挡掺杂区B对少数载流子(空穴)实现较好的阻挡的同时，兼顾了IGBT器件的可靠性。
在本实施例中，所述阻挡掺杂区B、以及所述衬底100的顶部表面101暴露出的第一区I表面之间的最小间距H1在1微米以上。并且，在垂直于所述衬底100的顶部表面101的方向上，所述阻挡掺杂区B的高度范围H2(如图4所示)是1微米～10微米。
相应的，在垂直于所述衬底100的顶部表面101的方向上，所述阻挡掺杂区B和第二区II的接触面131与所述体区之间的最小间距H3(如图5所示)大于0微米且小于或等于3微米。
在本实施例中，所述高能离子注入工艺的注入能量的在4000KeV以下。
所述高能离子注入的能量过高，则会增加高能离子注入的工艺难度。因此，通过使所述高能离子注入工艺的注入能量范围在4000KeV以下，能够降低高能离子注入的工艺难度。
综上，当高能离子注入工艺的注入能量在2000KeV～4000KeV时，一方面，能够使阻挡掺杂区B对少数载流子(空穴)实现较好的阻挡，并兼顾IGBT器件的可靠性，另一方面，有利于降低高能离子注入的工艺难度。
在本实施例中，所述第三离子的掺杂浓度高于所述第一离子的掺杂浓度。
由于第三离子的掺杂浓度高于所述第一离子的掺杂浓度，因此，进一步提升了阻挡掺杂区B对于自集电区注入的空穴进入体区的阻挡能力。
优选的，所述阻挡掺杂区B内掺杂的第三离子的掺杂浓度范围是1E15原子每立方厘米至1E18原子每立方厘米。
在本实施例中，所述高能离子注入工艺的工艺参数还包括：注入剂量为1E11原子每平方厘米至1E14原子每平方厘米。
通过使所述高能离子注入工艺的注入剂量为1E11原子每平方厘米至1E14原子每平方厘米，能够形成在上述掺杂浓度范围的阻挡掺杂区B。
在本实施例中，在形成所述深沟结构130之后，去除所述深沟掩膜层120。去除所述深沟掩膜层120的工艺包括灰化工艺等。
请参考图5，在形成所述深沟结构130后，在相邻深沟结构130之间的衬底100内形成体区140、源区150和栅极结构160。
在本实施例中，所述体区140高于阻挡掺杂区B和第二区II的接触面131。所述栅极结构160位于所述体区140和衬底100内，所述衬底100的顶部表面101暴露出所述栅极结构160顶面。所述源区150位于所述栅极结构160和深沟结构130之间体区140内，所述源区150高于所述阻挡掺杂区B。
在本实施例中，所述体区140内掺杂P型离子。
在本实施例中，所述源区150内重掺杂N型离子。
在本实施例中，所述栅极结构160包括：栅电极和栅介质层，所述栅介质层位于所述栅电极与衬底100之间、以及所述栅电极与所述体区140和源区150之间。
具体的，所述衬底100的顶部表面101暴露出所述体区140和源区150的表面。
在本实施例中，形成栅极结构160的方法包括：在所述衬底100表面形成第一掩膜层(未图示)，所述第一掩膜层暴露出相邻深沟结构130之间的部分衬底100表面；以所述第一掩膜层为掩膜，刻蚀所述衬底100，在所述衬底100内形成栅开口(未图示)；在所述栅开口内壁面形成栅介质层(未图示)；在形成栅介质层后，在所述栅开口内形成栅电极，以形成所述栅极结构160。
在本实施例中，形成体区140和源区150的方法包括：对所述栅极结构160与所述深沟结构130之间的衬底100进行离子注入，形成所述体区140，在垂直于衬底100的顶部表面101的方向上，体区140的深度小于栅极结构160的高度；对栅极结构160与深沟结构130之间的部分体区140进行离子注入，在体区140内形成所述源区150。
在其他实施例中，体区和源区还可以先于栅极结构形成。
请参考图6，在所述衬底100的顶部表面101、栅极结构160顶面、体区140和源区150暴露的表面、以及所述衬底100的顶部表面101暴露出的第一区I表面形成层间介质层170。
所述层间介质层170的材料包括介电材料。
在本实施例中，形成所述层间介质层170的工艺包括化学气相沉积工艺等等。
请继续参考图6，在所述层间介质层170内形成第一导电结构(未图示)，且所述第一导电结构连接所述栅极结构160；在所述层间介质层170内形成第二导电结构180，且所述第二导电结构180连接所述体区140和源区150。
所述第一导电结构用于引出栅极结构160(IGBT器件的栅极)。
所述第二导电结构用于引出体区140和源区150(IGBT器件的发射极)。
在本实施例中，在所述层间介质层170内形成第一导电结构和第二导电结构180的方法包括：在所述层间介质层170表面形成第二掩膜层(未图示)，所述第二掩膜层暴露出部分层间介质层170表面；以所述第二掩膜层为掩膜，刻蚀所述层间介质层170，直至形成第一开口(未图示)和第二开口(未图示)，所述第一开口暴露出栅极结构160的部分顶面，所述第二开口暴露出所述源区150和体区140的部分顶面；在所述第一开口和第二开口内填充导电材料，以形成所述第一导电结构和第二导电结构180。
在其他实施例中，也可以根据不同的掩膜层分别对所述第一外延层进行图形化，以分别形成第一开口和第二开口。
接着，请参考图7，在所述衬底100的底部形成集电区190，所述衬底100的底部表面102暴露出集电区190表面，且所述集电区190与所述深沟结构130的底部之间被所述衬底100间隔。
在本实施例中，所述集电区内掺杂第四离子。
具体的，所述第四离子为P型离子，且所述第四离子的掺杂浓度大于所述第二离子的掺杂浓度。
在本实施例中，在形成所述集电区190之前，采用晶背减薄工艺自衬底100的底部表面102对所述衬底100进行减薄。
在本实施例中，形成所述集电区190的方法包括：在对所述衬底100进行减薄之后，对所述衬底100的底部表面102进行离子注入工艺，以在所述衬底100的底部形成集电区190。
在本实施例中，在形成所述集电区190之后，在衬底100的底部表面102、以及暴露的集电区190表面形成底部层间介质层(未图示)；在所述底部层间介质层内形成第三导电结构(未图示)，所述第三导电结构与所述集电区190连接，以引出所述集电区190(IGBT器件的集电极)。
相应的，本发明一实施例还提供一种上述形成方法所形成的半导体结构，请继续参考图7，包括：掺杂第一离子的衬底100，所述衬底100具有相对的顶部表面101和底部表面102；位于所述衬底100内且相互独立的若干深沟结构130，所述深沟结构130包括沿垂直于衬底100的顶部表面101方向排布的第一区I、第二区II、以及第一区I和第二区II之间的阻挡掺杂区B，所述衬底100的顶部表面101暴露出所述第一区I表面，所述第一区I和第二区II内掺杂第二离子，所述第二离子和第一离子的导电类型相反，所述阻挡掺杂区B内掺杂第三离子，所述第三离子与第一离子的导电类型相同；位于相邻深沟结构130之间的衬底100内的体区140，且所述体区140高于阻挡掺杂区B和第二区II的接触面131；位于所述体区140和衬底100内的栅极结构160，所述衬底100的顶部表面101暴露出所述栅极结构160顶面；位于所述栅极结构160和深沟结构130之间的体区140内的源区150，所述源区150高于所述阻挡掺杂区B；位于所述衬底100底部的集电区190，所述衬底100的底部表面102暴露出集电区190表面，且所述集电区190与所述深沟结构130的底部之间被所述衬底100间隔。
由于深沟结构130位于衬底100内，并且，第一区I和第二区II掺杂的第二离子与衬底100内掺杂的第一离子的导电类型相反，因此，深沟结构130的第一区I和第二区II、以及与深沟结构130的第一区I和第二区II邻接的衬底100部分构成超结结构。超结结构不仅能够提高称IGBT器件的耐压能力，同时，在保持耐压能力的条件下，还能够增加漂移区(衬底100)中的少数载流子浓度。
在此基础上，由于所述阻挡掺杂区B内掺杂与第一离子的导电类型相同(即与第二离子导电类型相反)的第三离子，并且，体区140高于阻挡掺杂区B和第二区I的接触面131，因此，所述阻挡掺杂区B实现了对体区140和第二区II之间的物理隔离。通过阻挡掺杂区B，在距离体区140一定距离的位置，对通过深沟结构130进入体区140的、自所述集电区190注入的少数载流子进行阻挡，从而，减少了进入体区140的少数载流子。进而，集电区190注入的少数载流子更好的聚集于体区140、以及栅极结构160下方的漂移区(衬底100)部分，且整个漂移区的少数载流子浓度得到提高。由此，不仅能够降低漂移区的导通电阻，以降低IGBT器件的通态压降，同时，还能够提升IGBT器件的关断损耗。综上，提升了IGBT器件的性能。
在一些实际的应用场合中，由本实施例中的半导体结构所构成的IGBT器件的导通压降(VCE)能够低至1.452伏。
在本实施例中，所述衬底100的材料包括半导体材料。具体的，衬底100的材料包括硅。
在其他实施例中，所述衬底的材料包括碳化硅、硅锗、Ⅲ-Ⅴ族元素构成的多元半导体材料、绝缘体上硅(SOI)或者绝缘体上锗(GOI)等。其中，Ⅲ-Ⅴ族元素构成的多元半导体材料包括InP、GaAs、GaP、InAs、InSb、InGaAs或者InGaAsP等。
在本实施例中，所述第一离子为N型离子。即：衬底100为N型衬底。因此，所述少数载流子为空穴。具体的，所述N型离子包括磷离子或砷离子。
在另一实施例中，第一离子也可以是P型离子，以形成与本实施例中导电类型完全相反的器件结构。
在本实施例中，第二离子为P型离子。具体的，所述P型离子包括硼离子或铟离子。
在本实施例中，第三离子为N型离子。
在本实施例中，所述体区140内掺杂P型离子，所述源区150内重掺杂N型离子。
在本实施例中，所述集电区190内掺杂第四离子，所述第四离子为P型离子，且所述第四离子的掺杂浓度大于所述第二离子的掺杂浓度。
在本实施例中，所述阻挡掺杂区B、以及所述衬底100的顶部表面101暴露出的第一区I表面之间的最小间距H1在1微米以上。
所述阻挡掺杂区B与深沟结构130的顶面之间的最小间距过小，则源区150容易与阻挡掺杂区B接触，导致所述源区150和衬底100之间短接而无法通过栅极结构160进行开关控制，从而，造成IGBT器件的可靠性变差。此外，阻挡掺杂区B与深沟结构130的顶面之间的最小间距过小，也不利于使体区140高于阻挡掺杂区B和第二区II的接触面131，从而，导致阻挡掺杂区B对少数载流子(空穴)的阻挡能力变差。因此，通过使所述阻挡掺杂区B、以及所述衬底100的顶部表面101暴露出的第一区I表面之间的最小间距H1在1微米以上，能够更好的确保IGBT器件的可靠性，同时，提高阻挡掺杂区B对少数载流子(空穴)的阻挡能力。
在本实施例中，在垂直于所述衬底100的顶部表面101的方向上，所述阻挡掺杂区B的高度范围H2是1微米～10微米。
所述阻挡掺杂区B的高度范围H2过小，不利于使体区140高于阻挡掺杂区B和第二区II的接触面131，从而，导致阻挡掺杂区B对少数载流子(空穴)的阻挡能力变差。所述阻挡掺杂区B的高度范围H2过大，不仅增加了形成阻挡掺杂区B的工艺难度，也造成了IGBT器件在性能上的浪费。因此，采用合适的高度范围H2，能够在提高阻挡掺杂区B对少数载流子(空穴)的阻挡能力的同时，降低IGBT器件在性能上的浪费。
相应的，在垂直于所述衬底100的顶部表面101的方向上，所述阻挡掺杂区B和第二区II的接触面131与所述体区之间的最小间距H3大于0微米且小于或等于3微米。
在本实施例中，所述第三离子的掺杂浓度高于所述第一离子的掺杂浓度。
由于第三离子的掺杂浓度高于所述第一离子的掺杂浓度，因此，进一步提升了阻挡掺杂区B对于自集电区190注入的空穴进入体区140的阻挡能力。
优选的，所述阻挡掺杂区B内掺杂的第三离子的掺杂浓度范围是1E15原子每立方厘米至1E18原子每立方厘米。
在本实施例中，所述栅极结构160包括：栅电极和栅介质层，所述栅介质层位于所述栅电极与衬底100之间、以及所述栅电极与所述体区140和源区150之间。
具体的，所述衬底100的顶部表面101暴露出所述体区140和源区150的表面
在本实施例中，所述半导体结构还包括：位于所述衬底100的顶部表面101、栅极结构160顶面、体区140和源区150暴露的表面、以及所述衬底100的顶部表面101暴露出的第一区I表面的层间介质层170；位于所述层间介质层170内的第一导电结构(未图示)，且所述第一导电结构连接所述栅极结构160；位于所述层间介质层170内的第二导电结构180，且所述第二导电结构180连接所述体区140和源区150。
所述层间介质层170的材料包括介电材料。
所述第一导电结构用于引出栅极结构160(IGBT器件的栅极)。
所述第二导电结构用于引出体区140和源区150(IGBT器件的发射极)。
在本实施例中，所述半导体结构还包括：位于衬底100的底部表面102、以及暴露的集电区190表面的底部层间介质层(未图示)；位于所述底部层间介质层内的第三导电结构(未图示)，所述第三导电结构与所述集电区190连接，以引出所述集电区190(IGBT器件的集电极)。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (21)
1.一种半导体结构，其特征在于，包括：
掺杂第一离子的衬底，所述衬底具有相对的顶部表面和底部表面；
位于所述衬底内且相互独立的若干深沟结构，所述深沟结构包括沿垂直于衬底的顶部表面方向排布的第一区、第二区、以及第一区和第二区之间的阻挡掺杂区，所述衬底的顶部表面暴露出所述第一区表面，所述第一区和第二区内掺杂第二离子，所述第二离子和第一离子的导电类型相反，所述阻挡掺杂区内掺杂第三离子，所述第三离子与第一离子的导电类型相同；
位于相邻深沟结构之间的衬底内的体区，且所述体区高于阻挡掺杂区和第二区的接触面；
位于所述体区和衬底内的栅极结构，所述衬底的顶部表面暴露出所述栅极结构顶面；
位于所述栅极结构和深沟结构之间的体区内的源区，所述源区高于所述阻挡掺杂区；
位于所述衬底底部的集电区，所述衬底的底部表面暴露出集电区表面，且所述集电区与所述深沟结构的底部之间被所述衬底间隔。
2.如权利要求1所述的半导体结构，其特征在于，所述阻挡掺杂区、以及所述衬底的顶部表面暴露出的第一区表面之间的最小间距在1微米以上。
3.如权利要求2所述的半导体结构，其特征在于，在垂直于所述衬底的顶部表面的方向上，所述阻挡掺杂区的高度范围是1微米～10微米。
4.如权利要求1所述的半导体结构，其特征在于，在垂直于所述衬底的顶部表面的方向上，所述阻挡掺杂区和第二区的接触面与所述体区之间的最小间距大于0微米且小于或等于3微米。
5.如权利要求1所述的半导体结构，其特征在于，所述第三离子的掺杂浓度高于所述第一离子的掺杂浓度。
6.如权利要求5所述的半导体结构，其特征在于，所述阻挡掺杂区内掺杂的第三离子的掺杂浓度范围是1E15原子每立方厘米至1E18原子每立方厘米。
7.如权利要求1所述的半导体结构，其特征在于，所述第一离子和第三离子为N型离子，所述第二离子为P型离子。
8.如权利要求7所述的半导体结构，其特征在于，所述集电区内掺杂第四离子，所述第四离子为P型离子，且所述第四离子的掺杂浓度大于所述第二离子的掺杂浓度。
9.如权利要求1所述的半导体结构，其特征在于，所述体区内掺杂P型离子，所述源区内掺杂N型离子。
10.如权利要求1所述的半导体结构，其特征在于，所述栅极结构包括：栅电极和栅介质层，所述栅介质层位于所述栅电极与衬底之间、以及所述栅电极与所述体区和源区之间。
11.如权利要求1所述的半导体结构，其特征在于，所述衬底的顶部表面暴露出所述体区和源区的表面，所述半导体结构还包括：位于所述衬底的顶部表面、栅极结构顶面、体区和源区暴露的表面、以及所述衬底的顶部表面暴露出的第一区表面的层间介质层；位于所述层间介质层内的第一导电结构，且所述第一导电结构连接所述栅极结构；位于所述层间介质层内的第二导电结构，且所述第二导电结构连接所述体区和源区。
12.如权利要求1所述的半导体结构，其特征在于，还包括：与所述集电区连接的第三导电结构。
13.一种半导体结构的形成方法，其特征在于，包括：
提供掺杂第一离子的衬底，所述衬底具有相对的顶部表面和底部表面；
在所述衬底内形成相互独立的若干深沟结构，所述深沟结构包括沿垂直于衬底的顶部表面方向排布的第一区、第二区、以及第一区和第二区之间的阻挡掺杂区，所述衬底的顶部表面暴露出所述第一区表面，所述第一区和第二区内掺杂第二离子，所述第二离子和第一离子的导电类型相反，所述阻挡掺杂区内掺杂第三离子，所述第三离子与第一离子的导电类型相同；
在形成所述深沟结构后，在相邻深沟结构之间的衬底内形成体区、源区和栅极结构，所述体区高于阻挡掺杂区和第二区的接触面，所述栅极结构位于所述体区和衬底内，所述衬底的顶部表面暴露出所述栅极结构顶面，所述源区位于所述栅极结构和深沟结构之间体区内，所述源区高于所述阻挡掺杂区；
在形成所述体区、源区和栅极结构之后，在所述衬底的底部形成集电区，所述衬底的底部表面暴露出集电区表面，且所述集电区与所述深沟结构的底部之间被所述衬底间隔。
14.如权利要求13所述的半导体结构的形成方法，其特征在于，在所述衬底内形成相互独立的若干深沟结构的方法包括：在所述衬底内形成相互独立且掺杂第二离子的若干初始深沟结构，所述初始深沟结构包括沿垂直于衬底的顶部表面方向排布的第一区、第二区、以及第一区和第二区之间的初始阻挡掺杂区；采用高能离子注入工艺，自第一区表面向所述初始阻挡掺杂区进行离子注入，以形成所述深沟结构和阻挡掺杂区，所述高能离子注入工艺的注入能量在预设第一注入能量以上。
15.如权利要求14所述的半导体结构的形成方法，其特征在于，形成若干初始深沟结构的方法包括：在所述衬底的顶部表面形成深沟掩膜层，所述深沟掩膜层暴露出部分衬底的顶部表面；以所述深沟掩膜层为掩膜刻蚀所述衬底，在所述衬底内形成若干相互独立的深沟槽；在所述深沟槽内形成所述初始深沟结构。
16.如权利要求15所述的半导体结构的形成方法，其特征在于，采用高能离子注入工艺，自第一区表面向所述初始阻挡掺杂区进行离子注入的方法还包括：在形成所述初始深沟结构后，以所述深沟掩膜层为掩膜，自第一区表面向所述初始阻挡掺杂区进行离子注入。
17.如权利要求14所述的半导体结构的形成方法，其特征在于，所述预设第一注入能量为2000KeV。
18.如权利要求17所述的半导体结构的形成方法，其特征在于，所述高能离子注入工艺的注入能量在4000KeV以下。
19.如权利要求18所述的半导体结构的形成方法，其特征在于，所述高能离子注入工艺的工艺参数还包括：注入剂量为1E11原子每平方厘米至1E14原子每平方厘米。
20.如权利要求13所述的半导体结构的形成方法，其特征在于，所述衬底的顶部表面暴露出所述体区和源区的表面，所述半导体结构的形成方法还包括：在形成所述体区、源区和栅极结构之后，并且，在形成集电区之前，在所述衬底的顶部表面、栅极结构顶面、体区和源区暴露的表面、以及所述衬底的顶部表面暴露出的第一区表面形成层间介质层；在所述层间介质层内形成第一导电结构，且所述第一导电结构连接所述栅极结构；在所述层间介质层内形成第二导电结构，且所述第二导电结构连接所述体区和源区。
21.如权利要求13所述的半导体结构的形成方法，其特征在于，还包括：在形成所述集电区之后，在所述集电区表面形成第三导电结构。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202111181712.4A CN113937156B (zh) | 2021-10-11 | 2021-10-11 | 半导体结构及其形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202111181712.4A CN113937156B (zh) | 2021-10-11 | 2021-10-11 | 半导体结构及其形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN113937156A true CN113937156A (zh) | 2022-01-14 |
| CN113937156B CN113937156B (zh) | 2023-07-04 |
Family
ID=79278537
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202111181712.4A Active CN113937156B (zh) | 2021-10-11 | 2021-10-11 | 半导体结构及其形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN113937156B (zh) |
Citations (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002099909A1 (en) * | 2001-06-05 | 2002-12-12 | National University Of Singapore | Power mosfet having enhanced breakdown voltage |
| JP2007067447A (ja) * | 2006-12-04 | 2007-03-15 | Fuji Electric Device Technology Co Ltd | 縦型超接合半導体素子 |
| US20090057713A1 (en) * | 2007-08-31 | 2009-03-05 | Infineon Technologies Austria Ag | Semiconductor device with a semiconductor body |
| US20110127601A1 (en) * | 2009-12-02 | 2011-06-02 | Suku Kim | Semiconductor Devices and Methods for Making the Same |
| US20120153348A1 (en) * | 2010-12-16 | 2012-06-21 | Mitsubishi Electric Corporation | Insulated gate bipolar transistor and manufacturing method thereof |
| US20130203229A1 (en) * | 2012-02-02 | 2013-08-08 | Yung-Fa Lin | Method of reducing surface doping concentration of doped diffusion region, method of manufacturing super junction using the same and method of manufacturing power transistor device |
| CN109378343A (zh) * | 2018-11-12 | 2019-02-22 | 深圳市富裕泰贸易有限公司 | 超结金属氧化物场效应晶体管及其制作方法 |
| CN208819886U (zh) * | 2018-10-25 | 2019-05-03 | 上海超致半导体科技有限公司 | 一种超结igbt器件结构 |
| CN109888005A (zh) * | 2019-01-22 | 2019-06-14 | 上海华虹宏力半导体制造有限公司 | 逆导型超结igbt器件及其制造方法 |
| CN111200008A (zh) * | 2018-11-20 | 2020-05-26 | 深圳尚阳通科技有限公司 | 超结器件及其制造方法 |
| US20200235230A1 (en) * | 2019-01-22 | 2020-07-23 | Shanghai Huahong Grace Semiconductor Manufacturing Corporation | Super-junction igbt device and method for manufacturing same |
-
2021
- 2021-10-11 CN CN202111181712.4A patent/CN113937156B/zh active Active
Patent Citations (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002099909A1 (en) * | 2001-06-05 | 2002-12-12 | National University Of Singapore | Power mosfet having enhanced breakdown voltage |
| JP2007067447A (ja) * | 2006-12-04 | 2007-03-15 | Fuji Electric Device Technology Co Ltd | 縦型超接合半導体素子 |
| US20090057713A1 (en) * | 2007-08-31 | 2009-03-05 | Infineon Technologies Austria Ag | Semiconductor device with a semiconductor body |
| US20110127601A1 (en) * | 2009-12-02 | 2011-06-02 | Suku Kim | Semiconductor Devices and Methods for Making the Same |
| US20120153348A1 (en) * | 2010-12-16 | 2012-06-21 | Mitsubishi Electric Corporation | Insulated gate bipolar transistor and manufacturing method thereof |
| US20130203229A1 (en) * | 2012-02-02 | 2013-08-08 | Yung-Fa Lin | Method of reducing surface doping concentration of doped diffusion region, method of manufacturing super junction using the same and method of manufacturing power transistor device |
| CN208819886U (zh) * | 2018-10-25 | 2019-05-03 | 上海超致半导体科技有限公司 | 一种超结igbt器件结构 |
| CN109378343A (zh) * | 2018-11-12 | 2019-02-22 | 深圳市富裕泰贸易有限公司 | 超结金属氧化物场效应晶体管及其制作方法 |
| CN111200008A (zh) * | 2018-11-20 | 2020-05-26 | 深圳尚阳通科技有限公司 | 超结器件及其制造方法 |
| CN109888005A (zh) * | 2019-01-22 | 2019-06-14 | 上海华虹宏力半导体制造有限公司 | 逆导型超结igbt器件及其制造方法 |
| US20200235230A1 (en) * | 2019-01-22 | 2020-07-23 | Shanghai Huahong Grace Semiconductor Manufacturing Corporation | Super-junction igbt device and method for manufacturing same |
Also Published As
| Publication number | Publication date |
|---|---|
| CN113937156B (zh) | 2023-07-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11133407B2 (en) | Super-junction IGBT device and method for manufacturing same | |
| JP5392959B2 (ja) | 半導体デバイスおよび半導体デバイスを形成する方法 | |
| CN106997899B (zh) | 一种igbt器件及其制备方法 | |
| CN101288176B (zh) | Soi沟槽横型igbt | |
| CN115483281B (zh) | 逆导型横向绝缘栅双极型晶体管 | |
| US20220320322A1 (en) | Igbt with a variation of trench oxide thickness regions | |
| CN111834437B (zh) | 元胞结构及其应用的半导体组件 | |
| CN113725292A (zh) | 一种具有低导通电压高抗闩锁能力的igbt及其制备方法 | |
| CN110943124A (zh) | Igbt芯片及其制造方法 | |
| CN107534053A (zh) | 半导体装置及其制造方法 | |
| CN115842049B (zh) | 一种绝缘栅双极型晶体管及其制作方法 | |
| CN116387154A (zh) | 一种载流子存储沟槽型双极晶体管结构及其制造方法 | |
| US12237374B2 (en) | Semiconductor device and method for producing same | |
| CN113921595B (zh) | 半导体结构及其形成方法 | |
| CN111211167B (zh) | 一种消除负阻效应的rc-igbt器件结构 | |
| CN113838913A (zh) | 分段式注入的自钳位igbt器件及其制作方法 | |
| JP3781452B2 (ja) | 誘電体分離半導体装置およびその製造方法 | |
| CN113871455B (zh) | 半导体结构及其形成方法 | |
| CN113937156A (zh) | 半导体结构及其形成方法 | |
| CN115394834A (zh) | 具有控制栅极及载流子存储层的igbt元胞结构及其制造方法 | |
| CN115224112A (zh) | 一种串联式双栅ligbt器件及其制造方法 | |
| CN113838919A (zh) | 三维沟槽栅电荷存储型igbt及其制作方法 | |
| KR101949519B1 (ko) | 전력 반도체 소자 및 그 제조방법 | |
| CN119092537B (zh) | Igbt器件 | |
| JP3214242B2 (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |