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CN113506824A - 真空沟道场效应晶体管及其制造方法以及半导体装置 - Google Patents

真空沟道场效应晶体管及其制造方法以及半导体装置 Download PDF

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CN113506824A
CN113506824A CN202110776227.5A CN202110776227A CN113506824A CN 113506824 A CN113506824 A CN 113506824A CN 202110776227 A CN202110776227 A CN 202110776227A CN 113506824 A CN113506824 A CN 113506824A
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Takahira Emiko
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Abstract

本发明提供一种能够增大源漏间电流的真空沟道场效应晶体管及其制造方法以及半导体装置。真空沟道场效应晶体管(100)具有：设置在p型半导体基板(1)上的第一绝缘膜(2)、设置在第一绝缘膜(2)上的栅极(3)、设置在栅极(3)上的第二绝缘膜(4)、设置在第二绝缘膜(4)上的漏极(7)、以及在p型半导体基板(1)的表面上与包括第一绝缘膜(2)、栅极(3)和第二绝缘膜(4)的侧面的侧壁相接而设置的n+杂质扩散层(6)。通过对n+杂质扩散层(6)、栅极(3)和漏极(7)施加规定的电压，从而使得n+杂质扩散层(6)的电荷载流子在面向侧壁的真空中或空气中向漏极(7)移动，由此能够使源漏间的电流增大。

Description

真空沟道场效应晶体管及其制造方法以及半导体装置
技术领域
本发明涉及一种真空沟道场效应晶体管及其制造方法以及半导体装置。
背景技术
作为适于高速动作的场效应晶体管(Field Effect Transistor，以下有时称为FET)，已知有将真空用作电荷载流子的介质的真空沟道FET(例如，参照非专利文献1、2)。
在非专利文献1中公开了一种真空沟道FET，其具有源极、在源极上依次形成的氧化硅膜、栅极、氧化硅膜和漏极，从源极的侧壁将电荷载流子释放到真空中。源极在n型FET的情况下由p型硅基板构成，通过栅极电压和源漏间电压，在源极与源极上的氧化硅膜之间的界面附近所诱发的2DES(二维电子系)和反转层的电子从源极的侧壁向真空释放，到达漏极，由此在源漏间流过电流。
在非专利文献2中，公开了一种真空沟道FET，其具有阳极、在阳极上依次形成的氧化硅膜、栅极、氧化硅膜以及阴极，从阴极的侧壁向真空释放电子。从阴极的侧壁向真空释放电子是通过由栅极电压和阴极·阳极间电压产生的FN隧道效应来进行的。
现有技术文献
非专利文献
非专利文献1：Siwapon Srisonphan,Yun Suk Jung,and Hong Koo Kim,"Metal-oxide-semiconductor field-effect transistor with a vacuum channel,"NATURENANOTECHNOLOGY,VOL7,AUGUST2012
非专利文献2：Fatemeh Kohani Khoshkbijari,and Mohammad Javad Sharifi,"Reducing the gate current in vacuum channel field-emission transistors usinga finger gate,"Journal of Computational Electronics(2020)19:263-270
发明内容
发明要解决的课题
在真空沟道FET中，希望增大导通动作时的源漏间电流。但是，在上述非专利文献1、2那样的真空沟道FET中，在从源极或阴极向真空中释放电子时，由于构成为仅从源极或阴极的侧壁部分释放电子的结构，所以存在难以增大源漏间电流的问题。
本发明是鉴于上述情况而完成的，其目的在于提供一种能够增大源漏间电流的真空沟道场效应晶体管及其制造方法以及半导体装置。
用于解决课题的手段
本发明的真空沟道场效应晶体管的特征在于，包括：半导体基板；设置在所述半导体基板上的第一绝缘膜；设置在所述第一绝缘膜上的栅极；设置在所述栅极上的第二绝缘膜；设置在所述第二绝缘膜上的漏极；以及在所述半导体基板的表面上与包括所述第一绝缘膜、所述栅极和所述第二绝缘膜的侧面的侧壁相接设置的杂质扩散层，通过对所述杂质扩散层、所述栅极和所述漏极施加规定的电压，从而使得所述杂质扩散层的电荷载流子在面向所述侧壁的真空中或空气中向所述漏极移动。
另外，本发明的真空沟道场效应晶体管的特征在于，包括：半导体基板；在所述半导体基板上，在与所述半导体基板的表面垂直的方向上设置为板状的源极；在与所述半导体基板的表面垂直的方向上设置为板状，且隔着真空或空气与所述源极相对设置的漏极；以及在与所述半导体基板的表面垂直的方向上设置为板状，且面向所述源极和所述漏极之间的所述真空或空气而设置的栅极，通过对所述源极、所述栅极和所述漏极施加规定的电压，从而使得所述源极的电荷载流子在所述真空中或空气中向所述漏极移动。
本发明的真空沟道场效应晶体管的制造方法的特征在于，包括：在半导体基板上形成第一绝缘膜的工序；在所述第一绝缘膜上形成栅极的工序；在所述栅极上形成第二绝缘膜的工序；形成包括所述第一绝缘膜、所述栅极和所述第二绝缘膜的侧面的侧壁的工序；在与所述侧壁相接的所述半导体基板的表面上形成杂质扩散层的工序；以及在所述第二绝缘膜上形成漏极的工序。
本发明的半导体装置的特征在于：具有多个场效应晶体管，所述场效应晶体管包括：半导体基板；设置在所述半导体基板上的第一绝缘膜；设置在所述第一绝缘膜上的栅极；设置在所述栅极上的第二绝缘膜；设置在所述第二绝缘膜上的漏极；以及在所述半导体基板的表面上与包括所述第一绝缘膜、所述栅极和所述第二绝缘膜的侧面的侧壁相接设置的杂质扩散层，通过对所述杂质扩散层、所述栅极和所述漏极施加规定的电压，从而使得所述杂质扩散层的电荷载流子在面向所述侧壁的真空中或空气中向所述漏极移动，所述多个场效应晶体管包括n型场效应晶体管和p型场效应晶体管，所述n型场效应晶体管的所述杂质扩散层为n型杂质扩散层并且所述电荷载流子为电子，所述p型场效应晶体管的所述杂质扩散层为p型杂质扩散层并且所述电荷载流子为空穴。
发明效果
根据本发明，能够提供一种通过具备杂质扩散层作为源极而能够使源漏间电流增大的真空沟道场效应晶体管及其制造方法和半导体装置。
附图说明
图1是表示根据本发明的第一实施方式的FET的结构的剖视图。
图2是表示根据本发明的第一实施方式的FET的结构的俯视图。
图3是表示根据本发明的第一实施方式的FET的结构的剖面立体图。
图4是分阶段地表示根据本发明的第一实施方式的FET的制造方法的剖视图，是形成了第二绝缘膜的阶段的剖视图。
图5是分阶段地表示根据本发明的第一实施方式的FET的制造方法的剖视图，是形成了n+杂质扩散层的阶段的剖视图。
图6是表示根据本发明的第二实施方式的FET电路的结构的剖视图。
图7是表示根据本发明的第三实施方式的FET的结构的剖视图。
图8是表示根据本发明的第三实施方式的FET的结构的剖面立体图。
图9是表示根据本发明的第四实施方式的FET的结构的剖视图。
图10是表示根据本发明的第五实施方式的FET电路的结构的剖视图。
图11是表示根据本发明的第六实施方式的FET的结构的剖视图。
图12是分阶段地表示根据本发明的第六实施方式的FET的制造方法的剖视图，是形成了填充剂的阶段的剖视图。
图13是分阶段地表示根据本发明的第六实施方式的FET的制造方法的剖视图，是形成了盖开口部的阶段的剖视图。
图14是表示根据本发明的第七实施方式的FET的结构的剖视图。
图15是表示根据本发明的第七实施方式的FET的结构的立体图。
图16是分阶段地表示根据本发明的第七实施方式的FET的制造方法的剖视图，是形成了第二绝缘膜的阶段的剖视图。
图17是分阶段地表示根据本发明的第七实施方式的FET的制造方法的剖视图，是形成了栅极的阶段的剖视图。
图18是分阶段地表示根据本发明的第七实施方式的FET的制造方法的剖视图，是形成了n+杂质扩散层的阶段的剖视图。
图19是表示根据本发明的第七实施方式的FET的结构的剖视图。
图20是表示根据本发明的第八实施方式的FET电路的结构的立体图。
具体实施方式
(第一实施方式)
参照图1～图3对本发明的第一实施方式的真空沟道场效应晶体管100(以下，称为FET100)进行说明。图1是图2的俯视图中的A-A’位置的剖视图。图3是从上方观察图2的俯视图中的A-A’位置的截面的立体图。
在图1～图3中，第一实施方式的FET100为n型FET，在p型半导体基板1上依次形成有第一绝缘膜2、栅极3、第二绝缘膜4、以及漏极7。另外，形成有开口部5，其贯通第二绝缘膜4、栅极3和第一绝缘膜2并到达p型半导体基板1。在开口部5内的p型半导体基板1上形成有作为源极发挥作用的n+杂质扩散层6。开口部5的四个侧壁上分别露出有第一绝缘膜2、栅极3和第二绝缘膜4的侧面，这四个侧壁分别与n+杂质扩散层6相接。在p型半导体基板1的背面形成有背面电极8。栅极3和漏极7与可供给正电压的电压源连接，n+杂质扩散层6和背面电极8与可供给负电压的电压源连接。
在FET100中，真空沟道的方向为相对于n+杂质扩散层6的表面垂直的方向(图1中的纵向)。
在p型半导体基板1为p型硅基板的情况下，通过向p型半导体基板1中导入作为n型杂质的As(砷)或P(磷)并进行热处理，从而在开口部5的底面形成n+杂质扩散层6。n+杂质扩散层6覆盖开口部5的整个底面，优选与第一绝缘膜2相接，但也可以延伸到开口部5的侧面的外侧且与第一绝缘膜2的底部相接。另外，只要是不影响FET动作的范围，n+杂质扩散层6不一定需要覆盖开口部5的整个底面。
第一绝缘膜2的厚度例如为2nm以上且20nm以下，作为材料，在p型半导体基板1为p型硅基板的情况下，例如可以是对p型半导体基板1的表面实施氧化处理的氧化硅膜，也可以是通过CVD法等沉积的氧化硅膜。第二绝缘膜4的厚度例如为10nm以上且20nm以下，例如可包括通过CVD法等沉积的氧化硅膜或氮化硅膜的绝缘膜。
第一绝缘膜2和第二绝缘膜4的厚度不需要是相同的厚度，如后所述，优选将第一绝缘膜2的厚度形成为比第二绝缘膜4的厚度薄。在这种情况下，例如，第一绝缘膜2的厚度为2nm以上且10nm以下，第二绝缘膜4的厚度为15nm以上且30nm以下。
栅极3由金属或导入了n型杂质的多晶硅等的导电膜形成，厚度例如为10nm以上且20nm以下。
漏极7由金属或多晶硅等的导电膜形成，厚度例如为50nm以上且200nm以下。
背面电极8由Al等金属或杂质扩散层等导电层形成，厚度例如为50nm以上且200nm以下。对背面电极8施加FET100的p型半导体基板1的基板电压。在p型半导体基板1的表面上另外设置用于对p型半导体基板1的基板施加电压的n型扩散层的情况下，也可以省略背面电极8。
开口部5在图2的俯视图中例如可以为一边长度0.05μm以上且0.5μm以下的正方形。如图1～图3所示，在开口部5的底面形成有n+杂质扩散层6，在开口部5的四个侧壁分别露出有第一绝缘膜2、栅极3和第二绝缘膜4的侧面。
(动作原理)
接着，对FET100的动作进行说明。FET100为n型FET，面向包括第一绝缘膜2、栅极3和第二绝缘膜4的侧壁的开口部5内部的真空空间成为作为电荷载流子的电子的沟道(以下，有时将成为沟道的真空空间称为真空沟道空间)。
通过将栅-源极间电压VGS(以下，有时称为VGS)设为规定的电压来进行电子向真空沟道空间的释放，通过将源漏间电压VDS(以下，有时称为VDS)设为规定的电压来进行释放后的移动。具体而言，通过从栅极3向上述真空沟道空间施加正电压并且向作为源极的n+杂质扩散层6施加负电压或GND电压，n+杂质扩散层6中的电子对真空势垒发生FN(Fowler-Nordheim)隧穿，由此电子被释放到真空沟道空间。如图1中的箭头所示，从作为源极的n+杂质扩散层6向相对于n+杂质扩散层6的表面垂直的方向(图1中的纵向)、即与真空沟道方向相同的方向进行电子的释放。释放到真空沟道空间的电子e被VDS所产生的电场吸引而到达漏极7。
另外，通过对栅极3施加正电压，与第一绝缘膜相接的p型半导体基板1的表面耗尽，蓄积反转层的电子。n+杂质扩散层6与开口部5的侧壁相接，因此该反转层的电子与n+杂质扩散层6成为连接的状态。因此，通过向n+杂质扩散层6施加正电压或GND电压，使得反转层的电子流入n+杂质扩散层6。这样，除了上述说明的n+杂质扩散层6中的电子之外，还可以将反转层的电子用作FET100的电荷载流子。为了将反转层的电子用作FET100的电荷载流子，为了使反转层的电子容易流入n+杂质扩散层6，优选使n+杂质扩散层6向与第一绝缘膜2相接的p型半导体基板1侧延伸，使得n+杂质扩散层6形成为与第一绝缘膜2的底面相接。
在使FET100导通的情况下，对作为源极的n+杂质扩散层6例如施加0V电压，对漏极7例如施加+2V电压，对栅极3例如施加+1V电压，对背面电极8例如施加0V电压。
如上所述，由于电子的释放是由n+杂质扩散层6与真空之间的FN隧穿效应引起的，所以从栅极3施加给真空沟道空间的正电压优选施加在n+杂质扩散层6与真空的界面附近。因此，第一绝缘膜2的厚度优选形成为比第二绝缘膜4的厚度薄。
在上述说明中，对FET100为n型FET的情况进行了说明，但通过使p型半导体基板1作为n型半导体基板或N阱，使n+杂质扩散层6作为p型杂质扩散层，也能够使FET100作为p型FET。在FET100为p型FET的情况下，成为电荷载流子的空穴从p+杂质扩散层释放到上述真空沟道空间，在真空沟道空间中移动后到达漏极7。空穴向真空沟道空间的释放与FET100为n型FET的情况同样地，通过将VGS设为规定的电压来进行，释放后的移动通过将VDS设为规定的电压来进行。具体而言，通过从栅极3向上述真空沟道空间施加负电压并且向作为源极的p+杂质扩散层施加正电压或GND电压，使得p+杂质扩散层中的空穴对真空势垒发生FN隧穿效应，由此空穴被释放到真空沟道空间。空穴的释放从作为源极的p+杂质扩散层，相对于p+杂质扩散层在纵向(垂直方向)、即与真空沟道的方向相同的方向上进行。释放到真空沟道空间的空穴通过VDS所产生的电场在真空中移动，到达漏极7。在将FET100设为p型FET的情况下，通过对作为源极的p+杂质扩散层施加例如0V电压、对漏极7施加例如-2V电压、对栅极3施加例如-1V电压，能够使FET100导通。
FET100的沟道长度L为从n+杂质扩散层6到漏极7的高度、即第一绝缘膜2、栅极3和第二绝缘膜4的厚度之和。由于真空中电子的平均自由行程约为60nm，所以第一绝缘膜2、栅极3和第二绝缘膜4的厚度之和优选为60nm以下。
FET100的沟道宽度W对应于开口部5的周长和面积。因此，通过增加开口部5的周长和面积中的至少一个，能够增加源漏间电流IDS。虽然在上述说明和图1～图3中，将开口部5的上表面和下表面设定为正方形，但本实施方式不限于此，为了增加周长和面积中的至少一方，也可以将开口部5的上表面和下表面设定为例如圆形、椭圆形、三角形以上的多边形或星形等形状。
在上述的说明中，虽然在FET100中将面向开口部5的四个侧壁的内部空间整体作为沟道使用，但本实施方式不限于此，可以相对于一个n+杂质扩散层6至少有一个包括第一绝缘膜2、栅极3和第二绝缘膜4的侧壁。为了增大源漏间电流，对于一个n+杂质扩散层6，优选有两个以上侧壁。
在上述说明中，虽然将开口部5的内部设定为真空进行了说明，但本实施方式不限于此，开口部5的内部也可以是空气。在开口部5的内部为空气的情况下，由于空气中的电子的平均自由行程比真空中短，所以优选使上述沟道长度L比真空的情况短。
以上说明了在p型半导体基板1上形成n型FET即FET100的结构，但由p型半导体基板1和n+杂质扩散层6构成的PN结不直接有助于FET100的动作。另外，起因于PN结的寄生电容和结漏也成为导致FET100的高速性和可靠性劣化的主要原因。因此，也可以是作为电子的释放源的n+杂质扩散层6与其他半导体层不形成PN结的结构，该情况下能够提高FET100的高速性和可靠性。在不形成PN结的情况下，例如，可以在n型半导体基板或N阱上而不在p型半导体基板1或P阱上，依次形成第一绝缘膜2、栅极3和第二绝缘膜4，然后形成开口部5、n+杂质扩散层6、漏极7、和背面电极8。
在FET100为p型FET的情况下，与FET100为n型FET的情况相同的理由，也可以采用成为空穴的释放源的p型杂质扩散层与其他半导体层不形成PN结的结构。在这种情况下，例如，可以在p型半导体基板或P阱上依次形成第一绝缘膜2、栅极3和第二绝缘膜4，然后形成开口部5、p+杂质扩散层、漏极7和背面电极8，而不是形成在N阱或n型半导体基板或N阱上。
(制造方法)
接着，对使用硅基板作为p型半导体基板1的情况下的FET100的制造方法的例子进行说明。首先，如图4所示，在p型半导体基板1的表面上，通过热氧化法，作为第一绝缘膜2，以例如20nm的厚度形成氧化硅膜。接着，通过CVD法在第一绝缘膜2上，以例如20nm的厚度形成P(磷)掺杂的多晶硅层作为栅极3。接着，通过等离子体CVD法在栅极3上以例如20nm的厚度形成氧化硅膜作为第二绝缘膜4。该阶段的剖视图为图4。
接着，利用光刻法在第二绝缘膜4上形成光致抗蚀剂(未图示)，使得形成FET100的区域以外的区域和形成开口部5的区域(参照图2)开口。接着，利用干蚀刻法，将光致抗蚀剂作为掩模，除去露出的第二绝缘膜4、栅极3和第一绝缘膜2，从而形成开口部5。
接着，利用离子注入法，向开口部5内的p型半导体基板1注入As(砷)离子，形成n+杂质扩散层6后，除去光致抗蚀剂。该阶段的剖视图为图5。
接着，用溅射法以例如100nm的厚度形成Al(铝)。
之后，用光刻法和干蚀刻法将形成的Al加工成漏极7的形状。如图1～图3所示，漏极7形成在第二绝缘膜4上。接着，在p型半导体基板1的背面，利用溅射法以例如200nm的厚度形成Al。通过上述工序，能够制作图1所示的FET100。
另外，虽然在上述说明中利用光刻法和干蚀刻法形成开口部5，但本实施方式不限于此。例如，可以不使用光刻法，而使用FIB(Focused Ion Beam，聚焦离子束)装置，通过由Ga(镓)离子的干法蚀刻来形成开口部5。另外，成为漏极7和背面电极8的Al通过溅射法形成，但也可以代替Al，例如通过FIB装置使Ga沉积而形成。另外，在p型半导体基板1上，也可以根据需要形成导入了p型杂质的P阱。
(作用效果)
在现有的真空沟道FET中，电荷载流子的释放仅从源极或阴极的侧壁沿垂直于真空沟道方向的方向进行。因此，难以增加源漏间电流。另外，在现有的真空沟道FET中，如果为了增加作为电荷载流子的释放源的侧壁的面积而增加源极或阴极的厚度，则存在FET的纵向的尺寸增加的问题。相对于此，在本实施方式的FET100中，将作为电荷载流子的电子从设置在p型半导体基板1的表面上的n+杂质扩散层6，向相对于n+杂质扩散层6的表面垂直的方向释放到真空中。通过使用杂质扩散层作为电荷载流子的释放源，与现有的源极或阴极的侧壁相比，能够增大电荷载流子的释放源的面积，因此与现有的情况相比能够增加电荷载流子的释放量。进而，由于能够经由杂质扩散层将与第一绝缘膜2相接的半导体基板1表面的反转层的电荷载流子释放到真空中，因此与现有的情况相比能够使电荷载流子的释放量增加。另外，FET100的电荷载流子从杂质扩散层向与真空沟道的方向相同的方向(相对于真空沟道的方向平行的方向)释放，因此与现有的情况相比能够更高效地释放电荷载流子。因此，与现有的情况相比，能够得到可使源漏间电流增大的高性能的真空沟道FET。
(第二实施方式)
在上述第一实施方式中，对将真空沟道场效应晶体管设为n型FET的情况和设为p型FET的情况进行了说明，但也可以构成具有将n型FET和p型FET形成在同一半导体基板上而得到的互补型FET电路的半导体装置。
如图6所示，第二实施方式的真空沟道场效应晶体管电路110(以下称为FET电路110)是由n型FET和p型FET构成的互补型FET电路。对与第一实施方式相同的部位标注相同的附图标记，有时省略共同的说明。
图6的左侧示出的n型FET是与第一实施方式中说明的FET100相同的结构，在p型半导体基板1上依次形成有第一绝缘膜2、栅极3、第二绝缘膜4和漏极7。另外，具有开口部5，其贯通第二绝缘膜4、栅极3和第一绝缘膜2并到达p型半导体基板1。在开口部5内的p型半导体基板1上形成有作为源极发挥作用的n+杂质扩散层6。
图6的右侧示出的p型FET是与在第一实施方式中说明的FET100相同的结构，在p型半导体基板1中导入了n型杂质的N阱9上，依次形成第一绝缘膜2、栅极3、第二绝缘膜4和漏极7，具有开口部5，该开口部5贯通第二绝缘膜4、栅极3和第一绝缘膜2并到达N阱9。在开口部5内的N阱9中，形成有作为源极发挥作用的p+杂质扩散层10。
作为互补型FET电路的一例，对将FET电路110作为互补型反相器电路的情况进行说明。如图6所示，在FET电路110中，n型FET和p型FET的栅极3彼此和漏极7彼此分别连接。n型FET和p型FET的栅极3与互补型反相器电路的供给输入电压的电压源连接。互补型反相器电路的输出电压从n型FET和p型FET的漏极7输出到外部。n+杂质扩散层6和背面电极8与可供给负电压的电压源连接，p+杂质扩散层10和N阱9与可供给正电压的电压源连接。
在互补型反相器电路动作时，对n型FET的n+杂质扩散层6施加例如0V的GND电压，对p型FET的p+杂质扩散层10施加例如+2V的正电压。经由背面电极8对p型半导体基板1施加例如GND电压。对N阱9施加例如+2V的正电压。在该状态下，通过对n型FET和p型FET的栅极3施加例如+2V的正电压或0V的GND电压作为互补型反相器电路的输入信号，从而从n型FET和p型FET的漏极7向外部输出作为互补型反相器电路的输出信号的输出电压。在输入信号电压达到GND电压或+2V之前，p型FET和n型FET双方成为导通状态而流过电流，在输入信号电压达到GND或+2V之后，p型FET和n型FET的其中一方成为截止状态而不流过电流。这样，FET电路110成为进行与现有的COMS反相器电路同样的动作的低功率电路。
另外，图6所示的例子是将FET电路110作为互补型反相器电路的情况的一例，在本发明的主旨范围内可以进行各种变形实施。例如，图6的接线图可以根据需要进行变更，分别施加在栅极3、n+杂质扩散层6、p+杂质扩散层10、p型半导体基板1和N阱9上的电压也可以分别经由其他电压源、其他布线、其他电路来提供。另外，FET电路110能够变形为其他互补型FET电路、例如具有多个n型FET以及p型FET的差动放大电路、SRAM电路等来实施。另外，输入信号不限于+2V的正电压或0V电压，例如，为了增加来自p型FET的p+杂质扩散层10的空穴释放效率，也可以施加负电压来代替0V电压。
(制造方法)
接着，对FET电路110的制造方法进行说明。首先，通过光刻法，在p型半导体基板1上形成仅在形成p型FET的区域开口的光致抗蚀剂(未图示)。接着，利用离子注入法，将作为n型杂质的P(磷)注入到p型半导体基板1中，形成N阱9。接着，在p型半导体基板1的表面上依次形成第一绝缘膜2、栅极3和第二绝缘膜4的方法与第一实施方式相同，因此省略说明。
接着，在第二绝缘膜上通过光刻法形成光致抗蚀剂，使得图6中形成n型FET和p型FET的区域以外的区域和形成n型FET和p型FET各自的开口部5的区域开口。接着，通过干蚀刻法，以光致抗蚀剂为掩模，除去第二绝缘膜4、栅极3和第一绝缘膜2后，除去光致抗蚀剂。
接着，利用光刻法，形成仅使形成n型FET的区域开口的光致抗蚀剂后，通过离子注入法将As(砷)离子注入到n型FET的开口部5内的p型半导体基板1中，形成n+杂质扩散层6之后，去除光致抗蚀剂。接着，用光刻法形成仅使形成p型FET的区域开口的光致抗蚀剂后，用离子注入法向p型FET的开口部5内的N阱9注入B(硼)离子，形成p+杂质扩散层10后，去除光致抗蚀剂。依次形成漏极7、背面电极8的方法与第一实施方式相同，因此省略说明。
(作用效果)
如上所述，根据本实施方式，能够得到具有在同一半导体基板上形成了具有真空沟道的n型FET和p型FET的、以低功率工作的互补型FET电路的半导体装置。
(第三实施方式)
第三实施方式的真空沟道场效应晶体管120(以下称为FET120)在栅极3的侧壁部具备侧壁绝缘膜11这一点上与第一实施方式不同，其他结构与第一实施方式相同。对与第一实施方式相同的部位标注相同的附图标记，有时省略共同的说明。
如图7和图8所示，第三实施方式的FET120在栅极3的侧壁具有侧壁绝缘膜11。侧壁绝缘膜11至少形成在面向开口部5的栅极3的侧壁部即可。侧壁绝缘膜11可以通过对作为栅极3而形成的多晶硅膜进行热氧化来形成，也可以通过CVD法或溅射法来形成。
(制造方法)
接着，对FET120的制造方法进行说明。在p型半导体基板1的表面上依次形成第一绝缘膜2、栅极3和第二绝缘膜4，接着形成开口部5和n+杂质扩散层6的方法与第一实施方式相同，因此省略说明。
在通过热氧化形成侧壁绝缘膜11的情况下，由例如导入了10nm以上且20nm以下的n型杂质的多晶硅膜形成栅极3。形成开口部5后，利用热氧化法，对露出的构成栅极3的多晶硅膜的表面进行热氧化。接着，利用各向异性蚀刻法除去通过该热氧化同时在n+杂质扩散层6上形成的热氧化膜，由此在栅极3的侧壁形成侧壁绝缘膜11。侧壁绝缘膜11的厚度例如为1nm以上且10nm以下。在通过CVD法或溅射法形成侧壁绝缘膜11的情况下，栅极3也可以不是多晶硅，而是铜、钨等金属。与热氧化的情况相同，在形成n+杂质扩散层6之后，通过CVD法例如沉积氧化硅膜。然后，利用各向异性蚀刻法去除通过该CVD法同时沉积在n+杂质扩散层6上的氧化硅膜，由此在栅极3的侧壁形成侧壁绝缘膜11。接着依次形成漏极7、背面电极8的方法与第一实施方式相同，因此省略说明。
(作用效果)
在本实施方式中，通过在栅极3的侧壁部具备侧壁绝缘膜11，从而在电子在开口部5的内部的真空空间从n+杂质扩散层6向漏极7移动的途中，能够抑制电子的一部分被施加了正电位的栅极3捕获。因此，能够使源漏间电流IDS增加，能够得到高性能的真空沟道FET。
(第四实施方式)
第四实施方式的真空沟道场效应晶体管130(以下称为FET130)在具备在开口部5的上部延伸的漏极7这一点上与第一实施方式不同，其他结构与第一实施方式相同。对与第一实施方式相同的部位标注相同的附图标记，有时省略共同的说明。
如图9所示，在第四实施方式的FET130中，以覆盖开口部5的上部整体的方式形成漏极7。另外，漏极7也可以在不覆盖开口部5的上部整体的范围内，延伸至比第二绝缘膜4的侧面更靠近n+杂质扩散层6侧，部分地覆盖开口部5的上部。
(制造方法)
接着，对FET130的制造方法进行说明。在p型半导体基板1的表面上依次形成第一绝缘膜2、栅极3和第二绝缘膜4，接着形成开口部5和n+杂质扩散层6的方法与第一实施方式相同，因此省略说明。
形成n+杂质扩散层6后，使用FIB(Focused Ion Beam)装置，以覆盖开口部5的上部整体或其一部分的方式沉积作为导电膜的Ga(镓)。成为漏极7的Ga沉积层的厚度例如可以为50nm以上且200nm以下。或者，也可以在形成n+杂质扩散层6之后，用溅射法在前面例如以50nm以上且200nm以下的厚度形成Al之后，用光刻法和干蚀刻法，以覆盖开口部5的上部整体或其一部分的方式对Al进行图形化处理。
(作用效果)
从作为源极的n+杂质扩散层6释放的电子在开口部5内的真空空间中向漏极7移动。构成为漏极7延伸至比第二绝缘膜4的侧面更靠近n+杂质扩散层6侧，覆盖开口部5的上部全部或一部分，由此，到达漏极7的电子的数量增加，因此，能够得到能够使源漏间电流IDS增加的高性能的真空沟道FET。
(第五实施方式)
第五实施方式的真空沟道场效应晶体管电路140(以下称为FET电路140)是在SOI(Silicon On Insulator：绝缘体上硅)基板上形成的互补型FET电路。对与第一实施方式或第二实施方式相同的部位标注相同的附图标记，有时省略共同的说明。
如图10所示，第五实施方式的FET140电路是在具有支撑基板12、埋入硅氧化层13以及n型硅活性层14的SOI基板上形成的、由n型FET和p型FET构成的互补型FET电路。
图10的左侧示出的n型FET在n型硅活性层14上依次形成有第一绝缘膜2、栅极3、第二绝缘膜4和漏极7。另外，具有开口部5，其贯通第二绝缘膜4、栅极3和第一绝缘膜2，且到达n型硅活性层14。在开口部5内的n型硅活性层14上形成有作为源极发挥作用的n+杂质扩散层6。
在图10的右侧所示出的p型FET中，在n型硅活性层14中导入了p型杂质的P阱15上，依次形成第一绝缘膜2、栅极3、第二绝缘膜4和漏极7。P阱15的底部到达埋入硅氧化层13。另外，具有贯通第二绝缘膜4、栅极3和第一绝缘膜2并到达P阱15的开口部5。在开口部5内的P阱15中，形成有作为源极发挥作用的p+杂质扩散层10。n型硅活性层14和P阱15由元件隔离区域16电隔离。
作为在SOI基板上形成的互补型FET电路的一例，对将FET电路140作为互补型反相器电路的情况进行说明。如图10所示，在FET电路140中，n型FET和p型FET的栅极3彼此和漏极7彼此分别连接。n型FET和p型FET的栅极3与互补型反相器电路的供给输入电压的电压源连接。互补型反相器电路的输出电压从n型FET和p型FET的漏极7输出到外部。n+杂质扩散层6与可供给GND电压的电压源连接，p+杂质扩散层10与可供给正电压的电压源连接。进而，也可以在n型硅活性层14上连接可供给GND电压的电源，在P阱15上连接可供给正电压的电压源。
在互补型反相器电路工作时，对n型FET的n+杂质扩散层6施加例如0V的GND电压，对p型FET的p+杂质扩散层10施加例如+2V的正电压。进而，也可以对P阱15施加例如+2V的正电压，对n型硅活性层14施加例如0V的GND电压。在该状态下，通过对n型FET和p型FET的栅极3施加例如+2V的正电压或0V的GND电压作为互补型反相器电路的输入信号，从而从n型FET和p型FET的漏极7向外部输出作为互补型反相器电路的输出信号的输出电压。此时也与现有的由NMOS和PMOS晶体管构成的CMOS反相器电路同样，在输入信号达到+2V或GND电位之前流过电流，但在输入信号达到+2V或GND电位之后流过电路的电流变为0。
另外，图10所示的例子是将FET电路140作为互补型反相器电路的情况的一例，在本发明的主旨的范围内可以进行各种变形实施。例如，图10的接线图可以根据需要进行变更，分别施加在栅极3、n+杂质扩散层6以及p+杂质扩散层10上的电压也可以分别经由其他电压源、其他布线、其他电路来提供。另外，FET电路140能够变形为其他互补型FET电路、例如具有多个n型FET以及p型FET的差动放大电路、SRAM电路等来实施。另外，输入信号不限于+2V的正电压或0V电压，例如，为了增加来自p型FET的p+杂质扩散层10的空穴释放效率，也可以施加负电压来代替0V电压。
(作用效果)
在本实施方式的FET电路140的n型FET中，作为源极起作用的n+杂质扩散层6形成在n型硅活性层14上。这样，通过采用n+杂质扩散层6与其他半导体层构成不形成PN结的结构，如在第一实施方式中说明的那样，能够提高FET电路140的n型FET的高速性和可靠性。类似地，在FET电路140的p型FET中，在P阱15中形成用作源极的p+杂质扩散层10。这样，通过采用p+杂质扩散层10与其他半导体层构成不形成PN结的结构，能够提高FET电路140的p型FET的高速性和可靠性。另外，在本实施方式的FET电路140的n型FET中，通过在SOI基板的埋入硅氧化层13上具备n型FET的n型硅活性层14和p型FET的P阱15，从而不会发生由PN结引起的寄生电容和结漏。因此，本实施方式的FET电路140适用于需要现有的MOS晶体管中难以利用的耐辐射性能、耐高温性能的应用。
(第六实施方式)
第六实施方式的真空沟道场效应晶体管150(以下，称为FET150)具有通过绝缘膜将侧面方向和上表面方向的真空或空气的空间与外部空气隔断的结构。其他配置与第一实施方式相同。对与第一实施方式相同的部位标注相同的附图标记，有时省略共同的说明。关于制作中空结构的技术，例如记载在US6,268,261B1中。
如图11所示，第六实施方式的FET150在p型半导体基板1上依次形成有第一绝缘膜2、栅极3、第二绝缘膜4和漏极7。另外，形成有开口部5，其贯通第二绝缘膜4、栅极3和第一绝缘膜2并到达p型半导体基板1。在开口部5内的p型半导体基板1上形成有作为源极发挥作用的n+杂质扩散层6。在p型半导体基板1的背面形成有背面电极8。上述结构与第一实施方式的FET100相同。
FET150在具有第一绝缘膜2、栅极3、第二绝缘膜4和漏极7的层叠结构(以下，有时简称为层叠结构)的周围具备与外部空气隔断的中空部22。中空部22由被第一盖层17、第二盖层19和覆盖层21包围的空间构成。中空部22的侧面整体形成有第一盖层17。在中空部22的上表面形成有：具有盖开口部20的第二盖层19以及在第二盖层19上以覆盖盖开口部20的方式形成的覆盖层21。
第一盖层17例如由氮化硅膜构成，厚度例如为80nm以上且200nm以下。第二盖层19例如由氮化硅膜构成，厚度例如为20nm以上且100nm以下。覆盖层21例如由氧化硅膜构成，厚度例如为100nm以上且500nm以下。
(制造方法)
接着，对FET150的制造方法的例子进行说明。在p型半导体基板1的表面上依次形成第一绝缘膜2、栅极3和第二绝缘膜4，接着形成开口部5、n+杂质扩散层6、漏极7和背面电极8的方法与第一实施方式相同，因此省略说明。
然后，利用CVD法，作为第一盖层17，例如以80nm以上且200nm以下的厚度形成氮化硅膜或氧化硅膜等。接着，利用光刻法和干蚀刻法对第一盖层17进行图形化处理。由此，第一盖层17形成为包围具有第一绝缘膜2、栅极3、第二绝缘膜4和漏极7的层叠结构的侧面方向的整个周围。
然后，以例如100nm以上且400nm以下的厚度形成填充剂18。作为填充剂，例如可以用溅射法将无定形碳制膜。接着，通过CMP法除去第一盖层17上的填充剂18。由此，第一盖层17与上述层叠结构之间的空间被填充剂18填充。该阶段的剖视图为图12。
然后，通过CVD法，作为第二盖层19，以例如20nm以上且100nm以下的厚度形成氮化硅膜或氧化硅膜。接着，利用光刻法和干蚀刻法对第二盖层19进行图形化处理，从而在第二盖层19的一部分上形成盖开口部20，以使填充剂18的表面的一部分露出。接着，在含氧的气氛中，进行例如400℃、2小时的热处理。通过该热处理，使作为填充剂18的无定形碳气化，从盖开口部20向外部释放，由此除去填充剂18。图13是开始热处理的阶段的剖视图，气化的无定形碳如图13中箭头所示，经由盖开口部20向外部释放。
然后，利用CVD法，作为覆盖层21，例如形成厚度为100nm以上且500nm以下的氧化硅膜，通过埋置盖开口部20，形成中空部22。中空部22内可以是空气，也可以是真空。或者，也可以向中空部22内注入氮气或氩气等惰性气体。
(作用效果)
真空沟道晶体管将开口部5的内部空间作为真空沟道使用，因此存在晶体管性能因暴露在外部空气中而发生经时劣化的问题。FET150通过将具有第一绝缘膜2、栅极3、第二绝缘膜4和漏极7的层叠结构配置在与外部空气隔断的中空部22内，从而能够抑制真空沟道晶体管的性能和可靠性的经时劣化。因此，能够使源漏间电流IDS增加，能够得到高性能且可靠性高的真空沟道FET。
(第七实施方式)
参照图14～图19对第七实施方式的真空沟道场效应晶体管200(以下称为FET200)的结构和制造方法进行说明。图15是表示FET200的整体结构的立体图，图14是图15中箭头所示方向的剖视图。在图15中省略了背面电极38和与外部端子连接的布线等的图示。在以下的说明中，有时省略与第一实施方式共同的说明。
如图14和图15所示，第七实施方式的FET200在p型半导体基板31上邻接形成有第一绝缘膜32和膜厚比第一绝缘膜32厚的第二绝缘膜34。在第一绝缘膜32上层叠有栅极33，在第二绝缘膜34上层叠有漏极37。另外，形成有贯通栅极33和第一绝缘膜32并到达p型半导体基板31的开口部35。在开口部35内的p型半导体基板31上形成有作为源极发挥作用的n+杂质扩散层36。在p型半导体基板31的背面形成有背面电极38。栅极33和漏极37与可供给正电压的电压源连接，n+杂质扩散层36和背面电极38与可供给负电压的电压源连接。
在p型半导体基板31为p型硅基板的情况下，n+杂质扩散层36通过在p型半导体基板31中导入作为n型杂质的As(砷)或P(磷)并进行热处理而形成。n+杂质扩散层36优选覆盖开口部35的整个底面，并与第一绝缘膜32相接，但也可以延伸到比开口部35的侧面更靠外侧且与第一绝缘膜32的底部相接。另外，只要是不影响FET动作的范围，n+杂质扩散层36不一定需要覆盖开口部35的整个底面。
第一绝缘膜32的厚度例如为5nm以上且20nm以下，作为材料，在p型半导体基板31为p型硅基板的情况下，例如可以是将p型半导体基板31的表面氧化后得到的氧化硅膜，也可以是包括通过CVD法等沉积而成的氧化硅膜或氮化硅膜的绝缘膜。第二绝缘膜34的厚度例如为50nm以上且100nm以下，例如可以为包括通过CVD法等沉积而成的氧化硅膜或氮化硅膜的绝缘膜。
栅极33由金属或导入了n型杂质的多晶硅等的导电膜形成，厚度例如为10nm以上且20nm以下。
漏极37由金属或多晶硅等的导电膜形成，厚度例如为50nm以上且200nm以下。
背面电极38由Al等金属或多晶硅等的导电膜形成，厚度例如为50nm以上且200nm以下。
开口部35例如可以为短边长度为0.02μm以上且0.5μm以下，长边长度为0.01μm以上且5μm以下的长方形。
(动作原理)
然后，关于FET200的动作，与第一实施方式相同。在使FET200导通的情况下，对作为源极的n+杂质扩散层36例如施加0V电压，对漏极37例如施加+2V电压，对栅极33例如施加+1V电压，对背面电极38例如施加0V电压。通过这样施加电压，从而在n+杂质扩散层36与开口部35内的真空界面上产生FN隧穿效应，从n+杂质扩散层36的表面向开口部35内的真空释放电子。被释放的电子在真空中向漏极37移动，到达漏极37。
(制造方法)
以下，对使用p型硅基板作为p型半导体基板31时的FET200的制造方法的例子进行说明。在p型半导体基板31的表面上，例如形成厚度为80nm的氧化硅膜作为第二绝缘膜34后，通过光刻法和干蚀刻法，将光致抗蚀剂作为掩模，对第二绝缘膜34进行图形化处理。如图15和图16所示，第二绝缘膜34是彼此分开的两个独立图案。第二绝缘膜34可以通过热氧化法形成，也可以通过CVD法形成。
然后，在p型半导体基板31的表面上，通过热氧化法或CVD法，例如形成厚度为20nm的氧化硅膜作为第一绝缘膜32。接着，在第一绝缘膜32上，通过CVD法形成例如厚度为20nm的P(磷)掺杂的多晶硅层作为栅极33。接着，通过光刻法和干蚀刻法，将光致抗蚀剂作为掩模，对第一绝缘膜32和栅极33进行图形化处理，由此，在被第二绝缘膜34夹持的p型半导体基板31的表面上，形成第一绝缘膜32和栅极33的层叠结构。该阶段的剖视图为图17。如上所述，先于第一绝缘膜32形成第二绝缘膜34的理由是为了防止在通过热氧化形成第二绝缘膜34的情况下，第一绝缘膜32也同时被热氧化而使得膜厚发生变化。
接着，通过光刻法使得形成开口部35的区域开口而形成光致抗蚀剂(未图示)。然后，利用干蚀刻法，将光致抗蚀剂作为掩模，除去露出的栅极33和第一绝缘膜32，从而形成开口部35。
接着，利用离子注入法，向开口部35内的p型半导体基板31注入As(砷)离子，形成n+杂质扩散层36后，除去光致抗蚀剂。该阶段的剖视图为图18。
接着，通过溅射法形成厚度例如为100nm的Al后，通过光刻法和干蚀刻法将形成的Al加工成漏极37的形状。如图14和图15所示，漏极37形成在第二绝缘膜34上。接着，在p型半导体基板31的背面侧的前面，通过溅射法形成厚度例如为200nm的Al。通过上述工序，能够制作图14所示的FET200。
在上述的制造方法中，也可以追加在栅极33的表面形成绝缘膜的工序。在这种情况下，例如，在形成图18所示的开口部35和n+杂质扩散层36的工序之后，通过CVD法形成厚度例如为5nm以上且10nm以下的氧化硅膜作为第三绝缘膜39。接着，可以通过光刻法和干蚀刻法，除去p型半导体基板31上的第三绝缘膜39的一部分，形成开口部35a。接着，通过与上述同样地在第三绝缘膜39上形成漏极37，能够制作图19所示的结构的FET200。
(作用效果)
在第一实施方式中，沟道长度L为第一绝缘膜2、栅极3和第二绝缘膜4的总厚度。与此相对，在本实施方式中，沟道长度L可以仅由第二绝缘膜34的厚度来确定。因此，与第一实施方式相比，沟道长度L容易调整，能够提高FET的设计自由度。另外，在第一实施方式中，为了形成开口部5，需要对第一绝缘膜2、栅极3和第二绝缘膜4的三层结构进行加工。与此相对，在本实施方式的FET200中，为了形成开口部35，可以仅对第一绝缘膜32和栅极33的双层结构进行加工。因此，与第一实施方式的开口部5相比，能够提高开口部35的加工精度。
另外，在本实施方式中，通过在栅极33的表面上形成第三绝缘膜39，从而在电子在开口部35的内部的真空空间从n+杂质扩散层36向漏极37移动的中途，能够抑制电子被栅极33捕获。因此，能够使源漏间电流IDS增加，能够得到高性能的真空沟道FET。
(第八实施方式)
第八实施方式的真空沟道场效应晶体管电路300(以下称为FET电路300)是由具有鳍结构的横型沟道FET构成的互补型FET电路。
在上述第一实施方式～第七实施方式中，对使电荷载流子相对于半导体基板的表面在纵方向(垂直方向)上移动的纵型真空沟道FET的结构进行了说明，但也可以是使电荷载流子相对于半导体基板的表面在横方向(平行方向)上移动的横型真空沟道FET的结构。如图20所示，第八实施方式的FET电路300在p型半导体基板41上具有n型FET和p型FET，所述n型FET和p型FET具有横型真空沟道。n型FET在p型半导体基板41上具有栅极45、源极43和漏极47，p型FET在N阱42上具有栅极46、源极44和漏极48。
FET电路300的n型FET的栅极45、源极43和漏极47分别为在相对于p型半导体基板41的表面垂直的方向上延伸的鳍状(fin)。栅极45、源极43和漏极47的鳍状例如可以使用p型半导体基板41的一部分来形成。源极43和漏极47隔着真空相对设置，源极43和漏极47的间隔例如为40nm以上且60nm以下。源极43和漏极47之间的空间为n型FET的真空沟道空间。栅极45面向n型FET的真空沟道空间的两侧，与源极43和漏极47隔开规定的间隔而形成。
在使用p型半导体基板41的一部分形成FET电路300的n型FET的源极43的鳍状的情况下，优选在源极43中导入n型杂质以形成n+杂质扩散层，在栅极45和漏极47的表面上根据需要形成Al等金属。
FET电路300的p型FET的栅极46、源极44和漏极48与n型FET同样，分别成为在相对于p型半导体基板41的表面垂直的方向上延伸的鳍状。鳍状例如可以使用p型半导体基板41的一部分来形成。源极44和漏极48隔着真空相对设置，源极44和漏极48的间隔例如为40nm以上且60nm以下。源极44和漏极48之间的空间是p型FET的真空沟道空间。栅极46面向p型FET的真空沟道空间的两侧，与源极44和漏极48隔开规定的间隔而形成。
在使用p型半导体基板41的一部分形成FET电路300的p型FET的源极44的鳍状的情况下，优选在源极44中导入p型杂质，形成p+杂质扩散层，在栅极46和漏极48的表面上根据需要形成Al等金属。
在上述的说明中，以栅极45面向n型FET的真空沟道空间的两侧、栅极46面向p型FET的真空沟道空间的两侧的方式配置进行了说明，但也可以将它们设置在各自的真空沟道空间内。在这种情况下，例如，优选在栅极45和栅极46的表面上形成绝缘膜，以抑制电荷载流子被栅极45和栅极46吸引。
(动作原理)
以下，对FET电路300的n型FET的动作进行说明。FET电路300的n型FET如上所述将源极43与漏极47之间的真空空间作为真空沟道空间。成为电荷载流子的电子从源极43释放到上述真空沟道空间，在真空沟道空间中相对于p型半导体基板41的表面沿横方向(平行方向)移动，到达漏极47。电子向真空沟道空间的释放是通过将栅-源极间电压VGS设为规定的电压来进行的，释放后的移动是通过将源漏间电压VDS设为规定的电压来进行的。在使FET电路300的n型FET导通的情况下，可以对源极43施加例如0V电压、对漏极47施加例如+2V电压、对栅极45施加例如+1V电压。
以下，对FET电路300的p型FET的动作进行说明。在p型FET中成为电荷载流子的空穴从源极44释放到上述真空沟道空间，在真空沟道空间中相对于p型半导体基板41的表面沿横方向(平行方向)移动，到达漏极48。空穴向真空沟道空间的释放与FET电路300的n型FET同样，通过将VGS设为规定的电压来进行，释放后的移动通过将VDS设为规定的电压来进行。FET电路300的p型FET导通时，可以对源极44施加例如+2V电压，对漏极48施加例如0V电压，对栅极46施加例如+1V电压。
作为由横型沟道FET构成的互补型FET电路的一例，对将FET电路140作为互补型反相器电路的情况进行说明。如图20所示，在FET电路300中，n型FET的栅极45与p型FET的栅极46连接。另外，n型FET的漏极47与p型FET的漏极48连接。n型FET的栅极45和p型FET的栅极46与互补型反相器电路的供给输入电压的电压源连接。互补型反相器电路的输出电压从n型FET的漏极47和p型FET的漏极48输出到外部。n型FET的源极43与可供给GND电压的电压源连接，p型FET的源极44和N阱42与可供给正电压的电压源连接。
在互补型反相器电路动作时，对n型FET的源极43施加例如0V的GND电压，对p型FET的源极44和N阱42施加例如+1V的正电压。进而，对p型半导体基板41施加例如GND电压。在该状态下，通过对n型FET的栅极45和p型FET的栅极46施加例如+1V的正电压或0V的GND电压作为互补型反相器电路的输入信号，从n型FET的漏极47和p型FET的漏极48向外部输出作为互补型反相器电路的输出信号的输出电压。
图20所示的例子是将FET电路300作为互补型反相器电路的情况的一例，在本发明的主旨范围内可以进行各种变形实施。图20的接线图可以根据需要进行变更，各电压也可以分别经由其他电压源、其他布线、其他电路来供给。另外，FET电路300能够变形为其他互补型FET电路、例如具有多个n型FET以及p型FET的差动放大电路、SRAM电路等来实施。另外，输入信号不限于+2V的正电压或0V电压，例如，为了提高来自p型FET的源极44的空穴释放效率，也可以施加负电压来代替0V电压。
(作用效果)
在本实施方式的横型真空沟道FET中，由于与纵型真空沟道FET相比能够使源极和漏极的面积增大，所以能够使源漏间电流IDS增加。另外，不需要通过绝缘膜使源极和漏极绝缘，能够容易地调整栅极的大小以及配置，因此提高了FET的设计自由度。因此，能够得到具有高性能的互补型真空沟道FET的半导体装置。
在上述第一实施方式至第八实施方式中，对使用硅基板作为半导体基板的例子进行了说明，但也可以使用GaAs、GaN等其他半导体基板来实施。
符号的说明
1、31：p型半导体基板；
2、32：第一绝缘膜；
3、33：栅极；
4、34：第二绝缘膜；
5、35：开口部；
6、36：n+杂质扩散层(源极)
7、37：漏极；
8、38：背面电极；
9：N阱；
10：p+杂质扩散层(源极)；
11：侧壁绝缘膜；
12：支撑基板；
13：嵌入式氧化硅层；
14：n型硅活性层；
15：P阱；
16：元件隔离区域；
17：第一盖层；
18：填充剂；
19：第二盖层；
20：盖开口部；
21：覆盖层；
22：中空部；
39：第三绝缘膜；
41：p型半导体基板；
42：N阱；
43、44：源极；
45、46：栅极；
47、48：漏极；
100、120、130、150、200：FET；
110、140、300：FET电路。

Claims (25)

1.一种真空沟道场效应晶体管，其特征在于，包括：
半导体基板；
第一绝缘膜，设置在所述半导体基板上；
栅极，设置在所述第一绝缘膜上；
第二绝缘膜，设置在所述栅极上；
漏极，设置在所述第二绝缘膜上；以及
杂质扩散层，在所述半导体基板的表面上与包括所述第一绝缘膜、所述栅极和所述第二绝缘膜的侧面的侧壁相接设置，
通过对所述杂质扩散层、所述栅极和所述漏极施加规定的电压，从而使得所述杂质扩散层的电荷载流子在面向所述侧壁的真空中或空气中向所述漏极移动。
2.如权利要求1所述的真空沟道场效应晶体管，其特征在于：
所述杂质扩散层是n型杂质扩散层，所述电荷载流子是电子。
3.如权利要求2所述的真空沟道场效应晶体管，其特征在于：
通过对所述n型杂质扩散层施加规定的负电压或GND电压，对所述栅极和所述漏极施加规定的正电压，从而使得所述n型杂质扩散层的所述电子在面向所述侧壁的所述真空中或空气中向所述漏极移动。
4.如权利要求1所述的真空沟道场效应晶体管，其特征在于：
所述杂质扩散层是p型杂质扩散层，所述电荷载流子是空穴。
5.如权利要求4所述的真空沟道场效应晶体管，其特征在于：
通过对所述p型杂质扩散层施加规定的正电压或GND电压，对所述栅极和所述漏极施加规定的负电压，从而使得所述p型杂质扩散层的所述空穴在所述侧壁所面对的所述真空中或空气中向所述漏极移动。
6.如权利要求1-5中任一项所述的真空沟道场效应晶体管，其特征在于：
所述杂质扩散层与所述第一绝缘膜的底部相接。
7.如权利要求1-6中任一项所述的真空沟道场效应晶体管，其特征在于：
所述电荷载流子包括在与所述第一绝缘膜相接的所述半导体基板的表面所形成的反转层的电荷载流子，所述反转层与所述杂质扩散层连接。
8.如权利要求1-7中任一项所述的真空沟道场效应晶体管，其特征在于：
所述侧壁至少包括两个以上。
9.如权利要求1-8中任一项所述的真空沟道场效应晶体管，其特征在于：
所述栅极的、至少所述侧壁所包括的所述侧面被绝缘膜覆盖。
10.如权利要求1-9中任一项所述的真空沟道场效应晶体管，其特征在于：
所述漏极延伸至比所述侧壁更靠近所述杂质扩散层侧。
11.如权利要求1-10中任一项所述的真空沟道场效应晶体管，其特征在于：
所述漏极覆盖面向所述侧壁的真空或空气的空间的上部整体。
12.如权利要求1-11中任一项所述的真空沟道场效应晶体管，其特征在于：
所述第一绝缘膜的厚度比所述第二绝缘膜的厚度薄。
13.如权利要求1-12中任一项所述的真空沟道场效应晶体管，其特征在于：
所述第二绝缘膜设置在所述半导体基板的表面与所述漏极的底面之间，并且所述第二绝缘膜设置为与包括不与所述杂质扩散层相接的一侧的所述第一绝缘膜和所述栅极的侧面的侧壁相邻。
14.如权利要求1-13中任一项所述的真空沟道场效应晶体管，其特征在于：
所述第一绝缘膜和所述第二绝缘膜包括氧化硅膜或氮化硅膜。
15.如权利要求1-14中任一项所述的真空沟道场效应晶体管，其特征在于：
所述真空沟道场效应晶体管还包括用于将所述真空沟道场效应晶体管的侧面方向和上表面方向的空间与外部空气隔断的绝缘膜。
16.一种半导体装置，其特征在于，所述半导体装置具有多个场效应晶体管，所述场效应晶体管包括：
半导体基板；
第一绝缘膜，设置在所述半导体基板上；
栅极，设置在所述第一绝缘膜上；
第二绝缘膜，设置在所述栅极上；
漏极，设置在所述第二绝缘膜上；以及
杂质扩散层，在所述半导体基板的表面上与包括所述第一绝缘膜、所述栅极和所述第二绝缘膜的侧面的侧壁相接设置，
通过对所述杂质扩散层、所述栅极和所述漏极施加规定的电压，从而使得所述杂质扩散层的电荷载流子在面向所述侧壁的真空中或空气中向所述漏极移动，
所述多个场效应晶体管包括n型场效应晶体管和p型场效应晶体管，所述n型场效应晶体管的所述杂质扩散层为n型杂质扩散层并且所述电荷载流子为电子，所述p型场效应晶体管的所述杂质扩散层为p型杂质扩散层并且所述电荷载流子为空穴。
17.如权利要求16所述的半导体装置，其特征在于：
所述半导体装置为互补型反相器电路，所述n型场效应晶体管的所述栅极与所述p型场效应晶体管的所述栅极连接，所述n型场效应晶体管的所述漏极与所述p型场效应晶体管的所述漏极连接，所述n型杂质扩散层为所述n型场效应晶体管的源极，所述p型杂质扩散层为所述p型场效应晶体管的源极。
18.如权利要求16或17所述的半导体装置，其特征在于：
所述半导体基板为SOI基板。
19.一种真空沟道场效应晶体管，其特征在于，包括：
半导体基板；
源极，在所述半导体基板上，在与所述半导体基板的表面垂直的方向上设置为板状；
漏极，在与所述半导体基板的表面垂直的方向上设置为板状，且隔着真空或空气与所述源极相对设置；以及
栅极，在与所述半导体基板的表面垂直的方向上设置为板状，且面向所述源极和所述漏极之间的所述真空或空气而设置，
通过对所述源极、所述栅极和所述漏极施加规定的电压，从而使得所述源极的电荷载流子在所述真空中或空气中向所述漏极移动。
20.如权利要求19所述的真空沟道场效应晶体管，其特征在于：
在所述源极的表面具有n型杂质扩散层，通过对所述n型杂质扩散层施加规定的负电压或GND电压，对所述栅极和所述漏极施加规定的正电压，从而使得所述n型杂质扩散层的电子在所述真空中或空气中向所述漏极移动。
21.如权利要求19所述的真空沟道场效应晶体管，其特征在于：
在所述源极的表面具有p型杂质扩散层，通过对所述p型杂质扩散层施加规定的正电压或GND电压，对所述栅极和所述漏极施加规定的负电压，从而使得所述p型杂质扩散层的空穴在所述真空中或空气中向所述漏极移动。
22.一种真空沟道场效应晶体管的制造方法，其特征在于，包括：
在半导体基板上形成第一绝缘膜的工序；
在所述第一绝缘膜上形成栅极的工序；
在所述栅极上形成第二绝缘膜的工序；
形成包括所述第一绝缘膜、所述栅极和所述第二绝缘膜的侧面的侧壁的工序；
在与所述侧壁相接的所述半导体基板的表面上形成杂质扩散层的工序；以及
在所述第二绝缘膜上形成漏极的工序。
23.如权利要求22所述的真空沟道场效应晶体管的制造方法，其特征在于：
所述杂质扩散层为n型杂质扩散层。
24.如权利要求22所述的真空沟道场效应晶体管的制造方法，其特征在于：
所述杂质扩散层为p型杂质扩散层。
25.如权利要求22-24中的任一项所述的真空沟道场效应晶体管的制造方法，其特征在于：
在形成所述侧壁的工序之后，还包括至少在所述栅极的所述侧壁所包括的所述侧面上形成绝缘膜的工序。
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