CN113157032A - 数字线性调节器钳位方法和装置 - Google Patents

Abstract

本公开涉及数字线性调节器钳位方法和装置。一种电力供应体系结构将当在集成VR中没有额外功率损耗时的传统单级电力输送的益处与FIVR(完全集成电压调节器)和D‑LVR(数字线性电压调节器)的低VID和低CPU损耗相结合。D‑LVR不与主电力流串联，而是并联。通过将数字LVR与主VR(例如，主板VR)并联放置，CPU VID被降低并且处理器核心功率消耗被降低。该电力供应体系结构减少了对于输入电力供应电平的保护带，从而降低了整体功率消耗，因为主板VR规格可被放松，节省了成本和功率。该电力供应体系结构以小的额外硅成本和低复杂度的调谐大幅增大了CPU性能。

Description

数字线性调节器钳位方法和装置

技术领域

本公开涉及数字线性调节器钳位方法和装置。

背景技术

随着每个新的工艺技术节点，就电力输送、功率消耗等等而言改善片上系统(system-on-chip，SOC)的性能，正变得更加困难。这导致了SOC峰值功率的增长，这掩盖了在给定功率下的硅性能的显著改善的缺乏。此外，泄漏功率正变成总SOC功率消耗的更高百分比。另外，病毒应用在扩散，这导致了功率消耗场景的潜在恶化。为了计算峰值SOC电流，必须将这些病毒应用考虑在内。

由于对于SOC、中央处理单元(central processing unit，CPU)或图形处理单元(graphics processor unit，GPU)的最大电流供应Iccmax在增大，因此为电压调节器确定或计算输入电压变得重要，因为输入电压可由于SOC、CPU或GPU的突然负载要求而下降。为了考虑到这种突然下降，对于输入供应电压的高于必要的电压电平被选择来覆盖宽的负载谱。这个高于必要的电压电平导致更高的封装功率耗散和更低的性能，因为大多数时间并不需要这种高输入供应电压。这个高于必要的电压电平是基于若干个因素的，例如主板(motherboard，MB)负载线(load-line，LL)和最大处理器电流要求；MB电压调节器(voltageregulator，VR)输出电压的不准确(例如，由于波纹、DC偏移、负载线不准确，等等)；以及制造中的额外保护带。这些因素增大了对处理器核心、SOC、CPU或GPU的输入电压供应，即使当去到这种负载的现实峰值电流远低于Imax时。

到各种负载的现实峰值电流远低于来自病毒的Imax(Iccmax的)，因为应用动态电容(Cdyn)远低于最坏情况Cdyn。电压标识码(voltage identification code，VID)是基于最坏情况MB VR性能的，而这种性能一般是不展现的。制造中的额外保护带是基于对来自病毒应用的功率汲取的激进估计的。

发明内容

根据本公开的一方面，提供了一种用于调节的装置，该装置包括：具有第一效率的第一电压调节器(VR)；具有第二效率的第二VR，其中所述第二效率低于所述第一效率；耦合到所述第一VR的输出和所述第二VR的输出的多个电力门；以及经由输入电力供应轨耦合到所述多个电力门的负载。

根据本公开的一方面，提供了一种用于调节的装置，该装置包括：具有第一效率的第一电压调节器(VR)；具有第二效率的第二VR，其中所述第二效率低于所述第一效率；耦合到所述第一VR的输出和所述第二VR的输出的多个电力门；耦合到所述多个电力门和输入电力供应轨的第三VR；以及耦合到所述第三VR的输出的负载。

根据本公开的一方面，提供了一种主板，包括：具有第一效率的第一电压调节器(VR)；具有第二效率的第二VR，其中所述第二效率低于所述第一效率；片上系统(SOC)，包括：耦合到所述第一VR的输出和所述第二VR的输出的多个电力门；以及经由输入电力供应轨耦合到所述多个电力门的处理器核心；以及耦合到所述SOC的天线。

附图说明

通过以下给出的详细描述并且通过本公开的各种实施例的附图将更充分理解本公开的实施例，然而详细描述和附图不应当被理解为将本公开限制到特定实施例，而只是用于说明和理解的。

图1图示了示出作为处理器核心电流的函数的处理器核心电压的图线。

图2图示了具有与处理器集成VR串联耦合的主板电压调节器(VR)的电力供应体系结构。

图3根据一些实施例图示了具有双主板VR的电力供应体系结构。

图4根据一些实施例图示了对于图2的体系结构与图3的体系结构比较作为处理器核心电流的函数的处理器核心电压的图线。

图5A-5B图示了分别示出作为电压钳的数字线性电压调节器的电压和功率益处的图线。

图6图示了示出作为频率的函数的处理器输入阻抗的图线。

图7根据一些实施例图示了具有与处理器的集成VR串联的数字线性VR钳的电力供应体系结构。

图8根据本公开的一些实施例图示了具有使用线性电压调节器作为具有活跃负载线的主板VR的电压和电流钳的电力供应体系结构的智能装置，或者计算机系统，或者SoC(片上系统)。

具体实施方式

各种实施例描述了一种电力供应体系结构，其将当在集成VR中没有额外功率损耗时的传统单级电力输送的益处与FIVR(完全集成电压调节器)和D-LVR(数字线性电压调节器)的低VID和低CPU损耗相结合。在各种实施例中，D-LVR不与主电力流串联，而是并联。例如，D-LVR电力门并联耦合到MB VR以向负载(例如，处理器核心)提供输入电力供应。在一些实施例中，快速线性调节器被定位在晶片(die)中，其与具有活跃负载线的主板VR并联。

各种实施例有许多技术效果。例如，通过将数字LVR与主VR(例如，主板VR)并联放置，CPU VID被降低并且处理器核心功率消耗被降低。这样，CPU操作时的有效电压被降低了。该电力供应体系结构减少了对于输入电力供应电平的多个保护带，从而降低了整体功率消耗。该电力供应体系结构大幅提高了CPU性能，具有硅的小额外成本、调谐的低复杂度以及相对较小的额外主板VR。其他技术效果将从各种附图和实施例中清楚显现。

在接下来的描述中，论述了许多细节以提供对本公开的实施例的更透彻说明。然而，本领域技术人员将会清楚，没有这些具体细节也可实现本公开的实施例。在其他情况下，以框图形式而不是详细示出公知的结构和装置，以避免模糊本公开的实施例。

注意，在实施例的相应附图中，信号以线条表示。一些线条可能更粗，以指示更多构成信号路径，和/或在一端或多端具有箭头，以指示主信息流方向。这种指示并不打算是限制性的。更确切地说，这些线条与一个或多个示范性实施例被联合使用来帮助更容易理解电路或逻辑单元。由设计需要或偏好决定的任何表示的信号可实际上包括可在任一方向上行进并且可利用任何适当类型的信号方案实现的一个或多个信号。

在整个说明书各处，以及在权利要求中，术语“连接”的意思是直接连接，例如连接的事物之间的电连接、机械连接或磁连接，没有任何中间装置。

这里，术语“模拟信号”是任何这样的连续信号：对于该连续信号，该信号的时变特征(变量)是某个其他时变量的表示，即，类似于另一时变信号。

这里，术语“数字信号”是这样的物理信号：其是例如任意比特流的或者数字化的(采样并且模数转换的)模拟信号的离散值(量化离散时间信号)的序列的表示。

术语“耦合”的意思是直接或间接连接，例如连接的事物之间的直接电连接、机械连接或磁连接，或者通过一个或多个无源或有源中间装置的间接连接。

这里的术语“邻近”一般指的是一个事物的位置与另一事物挨着(例如，紧挨着或者接近并且其间有一个或多个事物)或者毗邻(例如，与其邻接)。

术语“电路”或“模块”可以指被布置为与彼此合作来提供期望的功能的一个或多个无源和/或有源组件。

术语“信号”可以指至少一个电流信号、电压信号、磁信号或者数据/时钟信号。“一”和“该”的含义包括多数指代。“在…中”的含义包括“在…中”和“在…上”。

术语“缩放”一般是指将某个设计(图解和布局)从一个工艺技术转换到另一个工艺技术并随后减小布局面积。术语“缩放”一般也指在同一技术节点内减小布局和器件的大小。术语“缩放”还可以指相对于另一参数(例如电力供应水平)调整信号频率(例如，减慢或加速——即分别是缩小或放大)。术语“基本上”、“接近”、“大致”、“近似”和“大约”一般指在目标值的+/-10％内。

除非另有指明，否则使用序数形容词“第一”、“第二”和“第三”等等来描述共同对象只是表明相似对象的不同实例被引用，而并不打算暗示这样描述的对象必须在时间上、空间上、排名上或者以任何其他方式处于给定的序列中。

对于本公开而言，短语“A和/或B”和“A或B”的意思是(A)、(B)或者(A和B)。对于本公开而言，短语“A、B和/或C”的意思是(A)、(B)、(C)、(A和B)、(A和C)、(B和C)或者(A、B和C)。

说明书中和权利要求中的术语“左”、“右”、“前”、“后”、“顶”、“底”、“上”、“下”等等(如果有的话)是用于描述性目的的，而并不一定用于描述永久的相对位置。

要指出，附图的具有与任何其他附图的元素相同的标号(或名称)的那些元素可按与所描述的相似的任何方式操作或工作，但不限于此。

对于实施例而言，这里描述的各种电路和逻辑块中的晶体管是金属氧化物半导体(metal oxide semiconductor，MOS)晶体管或其衍生物，其中MOS晶体管包括漏极、源极、栅极和体端子。晶体管和/或MOS晶体管衍生物也包括三栅和FinFET晶体管、全包围栅圆柱体晶体管、隧道效应FET(Tunneling FET，TFET)、方形线晶体管、矩形带状晶体管、铁电FET(ferroelectric FET，FeFET)或者像碳纳米管或自旋器件之类的实现晶体管功能的其他器件。MOSFET对称源极和漏极端子是相同的端子并且在这里可互换使用。另一方面，TFET器件具有非对称源极和漏极端子。本领域技术人员将会明白，在不脱离本公开的范围的情况下，可以使用其他晶体管，例如双极结晶体管(BJT PNP/NPN)、BiCMOS、CMOS等等。

图1图示了示出作为处理器核心电流的函数的处理器核心电压的图线100。这里，x轴是以安培[A]为单位的处理器核心电流(或者CPU或图形处理单元(GPU)电流)，而y轴是以伏特(V)为单位的处理器核心电压(或者CPU或GPU电压)。图线100中的CPU或GPU电流是CPU或GPU应用比率的函数。例如，在给定频率下，CPU或GPU消耗电流，该电流与应用比率大致成比例。这里，术语“应用比率”一般指的是在给定指令的执行期间CPU的功率消耗与在功率要求最高的病毒应用的执行期间消耗的功率之间的比率。图线100示出了由于活跃电压定位(Active Voltage Positioning，AVP)，CPU看到的输入供应电压随着CPU消耗的电流的增大而减小。例如，当CPU不消耗电流时，CPU电压等于在CPU电力供应单元中设置的VID(电压标识)。当CPU以更高的电流负载(例如，60A)操作时，其供应电压下降(例如，下降到1.1V)。

图2图示了具有与处理器和集成VR串联耦合的主板电压调节器(VR)的电力供应体系结构200。体系结构200包括单个主板(MB)VR 201、输出阻抗202、完全集成VR(fullyintegrated VR，FIVR)或数字线性VR(digital linear VR，D-LVR)203、负载线204以及处理器205(或者任何负载)。输出阻抗202是可能活跃的输出阻抗，例如由MB VR 201维护。这里，FIVR或D-LVR 203被示为SOC 206的一部分。FIVR 203一般提供几乎为零的输出负载线。虽然FIVR 203对于降低负载线204是有效的，但其遭受挑战。

例如，FIVR 203消耗功率(其额外的功率转换级，与CPU消耗的所有功率串联)，这在一些情况下可能超出抵消了由于更低的负载线204带来的优点。FIVR 203还占据很多的晶片空间，并且增大了封装大小。对于FIVR 203的另一个挑战是其输入电压仍被限制在最大值和最小值之间，并且MB负载线(包括封装阻抗)可通过对Iccmax的限制来限制CPU性能。另外，FIVR向硅添加损耗，这使VPU变热并且限制其性能，以及增大了总系统功率。

将D-LVR放置得与MB VR 201串联(而不是与FIVR串联)也因为串联连接而添加了功率损耗。为了对于最坏可能病毒支持D-LVR 203的操作，到D-LVR 203的输入电压必须为最坏情况应用比率场景维持在最高电平。

在一些实施例中，向电力供应体系结构添加传感器或监视器，其监视CPU电压并且在到D-LVR 203的输入电压的CPU电压低于特定阈值的情况下扼制CPU。这里，术语“扼制”一般指的是通过例如降低CPU的操作频率或者在指令管线中插入低功率指令来降低CPU负载。在此情况下，MB VID可被设置得更低，并且CPU功率消耗可被最小化。具有传感器的电力输送体系结构的一个挑战是如果VID被设置得太高，则没有足够的功率益处，因为CPU将由于高输入供应而消耗大量的功率。另一方面，如果VID被设置得太低，则CPU将在所有时间都被扼制，并且CPU性能将受损。另外，在本身就有噪声的CPU输入电压的约束内设置VID使得这种体系结构是一个挑战。

图3根据一些实施例图示了具有双主板VR的电力供应体系结构300。与电力供应体系结构200相比，这里去除了串联耦合的FIVR或D-LVR 203，并且引入了第二MB VR 301。MBVR 301提供次输入供应VinMB2，而MB VR 201供应主输入电压供应VinMB1。在各种实施例中，多个电力门(power gates，PG)1至“n”并联耦合并且也耦合到SOC输入供应轨Vin。这些电力门可在SOC 206内部或者在晶片外(off-die)。这里，信号或供应的名称与节点或轨的名称是可互换使用的。例如，取决于句子的上下文，Vin可以指信号或电力供应Vin，或者电力节点或电力供应轨Vin。在各种实施例，提供了控制器307，其利用pgControl代码(多比特信号)来使能或禁用电力门PG1至PGn。控制器307可以是MB VR 2 301的一部分，SOC 306的一部分或者电力管理集成电路(power management integrated circuit，PMIC)的一部分。控制器307可用于在Vin达到处理器204的电力门晶体管的阈值电压之前接通电力门。

电力供应体系结构300允许了极大的性能上涨，并且可被用于多个应用中，并且是相对容易实现的。在一些实施例中，MB VR 2 301是D-LVR(线性电压调节器)，并且其被设计为将CPU 205的输入处的电压Vin维持在给定的电压电平Vmin(其可以高于实际CPU最小电压10mV到15mV)。MB VR 2 301也可以是开关式调节器，其中电力门PG1至PGn负责将输入电压Vin维持在高于CPU Vmin电压。这里，术语“Vmin”一般指的是最小操作电压，在该电压之下，存储器或触发器中的数据不再保持稳定。在Vmin之下，信号可不再可能适时地传播过CPU 205。例如，当供应电平下降到Vmin以下时，可不再保证通过CPU 205的适时信号传播。在Vmin及以上，处理器恰当地操作。

通过控制被接通的电力门(或者电力场效应晶体管)PG1-PGn的数目，控制器307可将CPU输入电压Vin钳位在等于或高于设置的值，Vmin电压。在各种实施例中，MB VR 2 301与MB VR 201相比是小得多的电压调节器。例如，MB VR 2 301可具有高于MB VR 1 201的切换频率的切换频率以最小化其成本和大小。MB VR 2 301可被设计为只支持CPU功率的短暂激增，从而MB VR 2 301的组件可以更小，因为这些组件不需要被设计为从热的角度耐受CPU功率。

MB VR 2 301的效率与MB VR 1 201的效率相比可以更低。这里，MB VR的效率一般指的是其输出和输入功率之间的比率。对于MB VR 2 301具有更低效率的一个原因是因为预期其操作只是短暂的，并且从而预期其不会增加系统热负载电池运行时间，并且MB VR 2301的组件可被设计为只是耐受CPU功率激增的电应力。在一些实施例中，添加的D-LVR钳(例如，电力门PG1-PGn，VinMB2和Vin之间的比率)不被设计为高效地操作，因为这些电力门只是用于短持续时间和短占空比。然而，在一些实施例中，电力门PG1至PGn是针对高效率设计的。例如，VinMB2和Vin之间的电压比率可接近1。在一些实施例中，电力门PG1至PGn被二元加权。在一些实施例中，电力门PG1至PGn被温度计加权。在一些实施例中，基于PG1-PGn栅极到源极电压变化来调制PG1-PGn的电阻。从MB VR 2 301到D-LVR电力门PG1至PGn以及从D-LVR电力门PG1至PGn到CPU 205的阻抗也不需要非常低，因为预期MB电压VinMB1足够高到穿过在其途中的阻抗。

在一些实施例中，去除了控制器307以进一步简化设计。例如，D-LVR电力门PG1至PGn被自然地关断——因为电力门实际上是通过FET，并且其输出电压高于其在尝试控制的电压Vin。在此情况下，电力门PG1至PGn的栅极端子始终被连接到地以使电力门保持准备好在Vin下降到低于电力门的阈值电压的情况下对Vin钳位。在各种实施例，电力门被示为只是p型器件。在一些实施例中，p型和n型器件的组合(例如，像传输门那样)被用于实现电力门PG1至PGn。在一些实施例中，电力门PG1至PGn是利用串联的多个门来构造的以增大电力门的击穿电压。

图4根据一些实施例图示了对于传统体系结构与图3的体系结构比较作为处理器核心电流的函数的处理器核心电压的图线400。在传统体系结构中，MB VR直接连接到CPU205(或负载)。曲线401示出了CPU 205的传统电力输送体系结构的DC电压-电流设置。曲线402示出了CPU 205的电力输送体系结构300的DC电压-电流设置。

在此示例中，基于多个参数，估计CPU 205在运行某个应用，该应用很少要求多于40A。在此情况下，MB VR 1 201被设置为将电压调节在1.27V，具有5.5mOhm的DC负载线。数字LVR电力门PG1至PGn的任务是将CPU 205的电压Vin钳位在1.05V，这比实际最小CPU电压高大约50mV。只要CPU电流低于40A，则所有功率都来自MB VR 1 201，并且D-LVR电力门PG1至PGn被自然地关断——因为电力门实际上是通过FET，并且其输出电压高于其在尝试控制的电压Vin。

继续此示例，当CPU电流消耗跳涨到40A以上时，D-LVR电力门PG1至PGn中的至少一些接通并且向供应轨Vin提供额外的电流。在各种实施例，D-LVR电力门PG1至PGn只提供超过40A的电流，而MB VR 1 201提供40A。如果CPU 205要求例如45A，则MB VR 1 201将提供40A并且D-LVR电力门PG1至PGn将提供剩余的5A。只要高于40A的激增的持续时间和占空比是较短的，D-LVR电力门PG1至PGn就消耗很少功率，并且压倒性量的能量是来自于主板VR 1201的，没有中间损耗。在此情况下，电力门可不发热到击穿水平。

在一些实施例中，不需要特殊的电路或者任何控制复杂性来支持电力门PG1至PGn的这个行为，因为D-LVR电力门PG1至PGn是集成在SOC封装306中的线性电路的一部分，并且其可以非常快速。例如，电力门可迅速地接通/关断。另外，D-LVR电力门PG1至PGn是单向电路，因此如果CPU电压Vin超过D-LVR电力门PG1至PGn的设置阈值电压，则D-LVR关断。在一些实施例中，MB VR 1 201的带宽远慢于MB VR 301和D-LVR电力门的带宽(例如，300kHz对10MHz的比率)。在此情况下，在两个MB VR 201和301之间没有可能的控制交互。

在一些实施例中，MB VR 1 201被设计为作为由控制系统维护的具有活跃负载线的电路操作。MB VR 1 201有效地调节其输出VinMB1电压以提供尽可能多的电流，完全按其设计最高达例如40A，如果VID和负载线被准确设置的话。如果VID和负载线不正确(例如，当误差太大时)，则CPU 205或者将看到D-LVR电力门PG1至PGn的太多操作或者将看到其太少操作，并且可相应地校正VID。可基于D-LVR接通占空比高于特定限度或者D-LVR被使用的频率不及预期这个事实来控制VID，从而可降低VID。这个机制可用于对MB VR控制器的固有不准确(例如，由于能带隙或者影响活跃负载线的电流测量中的误差引起的VID设置误差)进行校正。

在一些实施例中，基于D-LVR(MB VR 2 301)在进行的“工作”的量来动态地调整MBVR 1 201的VID。如果D-LVR(MB VR 2 301)在进行相对少量的工作(例如，因为MB VR 1 201的VID归因于误差并且高于所请求的，或者如果CPU 205在进行相对少量的工作——即，低“应用比率”)，则VID可被降低。在相反情况中可提高VID。可基于基准测量来设计和细调PID(proportional-integral-derivative，比例积分微分)控制来提供最佳性能来改变VID。

图5A-5B图示了分别示出作为电压钳的数字线性电压调节器的电压和功率益处的图线500和520。图线500示出了与电力体系结构200相比的估计CPU电压减小。图线500示出了有可能消除例如160mV那么多的CPU电压Vin，这转化为如图线520中所示的CPU功率的大约20％至25％的减小。这里，示出超过40A的功率节省的部分没有将D-LVR损耗考虑在内。在此示例中，CPU中的21％的下降转化为大约7％的性能增益。

通过基于D-LVR电力门操作的持续时间和总系统消耗对VID电平进行一些调谐，可进一步改善电力体系结构300。在一些情况下，如果D-LVR被使用不足，则VID电平被减小，而在一些情况下，如果D-LVR电力门被使用太多，则VID电平可被增大。过度使用和使用不足的具体优化和定义是基于设计和热容量来定义的并且可以变化。在一些实施例中，使用一种控制方案来最小化总封装功率消耗。例如，如果CPU 205的有效动态电容(Cdyn)在一些应用中更高，并且D-LVR电力门被接通的次数相当多，则CPU 205可增大MB VR 201的MB VID并且允许CPU 205在一定量的时间中耗散更多热量。在一些情况下，CPU 205也可降低CPU频率。在两种情况下，CPU 205都具有进一步优化性能的选项。实现和优化可取决于系统的具体特性并且被预期基于不同的基准来动态地细调。这里，动态一般指的是在不必重置系统的情况下自适应性地或者实时地改变参数。

在各种实施例中，电力体系结构300允许了对于通用处理器和图形处理器合并电力供应轨(例如，Vin轨)，因为最高消耗者要求的VID电压减小了。另外，电压可被更进一步降低，其风险是过度使用D-LVR电力门，但仍支持要求的性能裕量。

电力体系结构300有多个可能的实现方式并且其有多种用途。

图6图示了示出作为频率的函数的处理器输入阻抗的图线600。在所有应用中，VID被设置得足够高以避免由于LL2或LL3引起的电压下降，这将把CPU电压Vin带到最小电平之下。这里，LL1一般指的是晶片上(on-die)负载线阻抗，LL2指的是封装负载线阻抗，并且LL3一般指的是在其带宽频率附近的MB VR 201阻抗。

按照将VID设置得足够高来避免由于LL2或LL3引起的电压下降的要求，可能引起非常高的封装成本、高MB成本等等以及丢失的性能。对于真实应用，由于LL2和LL3峰值引起的Vin上的电压下降是暂态的，并且持续时间较短，因为MB VR 201或者封装/MB电容器从该下降中恢复。对于LL3，下降的典型持续时间小于例如3μS，并且对于LL2其小于例如100ns。在一些实施例中，D-LVR电力门允许电力输送系统自然地并且对CPU 205透明地在短持续时间中跳过这些尖峰，并从而忽略这些阻抗尖峰。

图线600比较了电力输送体系结构200中的阻抗(参见曲线601)，其中LL3和LL2被保持得低于或等于DC LL的水平以防止丢失的性能或者潜在的黑屏。曲线602示出了如果某个设计利用电力输送体系结构300则其可使用的阻抗。这个应用例如对于服务器可以是有用的，其中降低封装阻抗是一个主要花费。

图7根据一些实施例图示了在处理器的集成VR的输入处具有数字线性VR钳的电力供应体系结构700。在当今的设计中，即使当CPU 205由来自FIVR或者来自D-LVR或者传统LDO(所有选择在图2中都由203表示)的电力来供应时，对于最大/最小输入电压Vin也有限制。在服务器中，已知对CPU频率的主要限制是最大FIVR输入电压，这是由于由高电流和高阻抗引起的MB和封装上的更高电压降引起的。将MB VID保持得尽可能低以最小化块203中的D-LVR损耗，是必要的。在一些实施例中，SOC 706的D-LVR钳位电力门可通过允许MB VIB更低并从而最小化主D-LVR 702上的热应力，并且在FIVR 702的情况下，降低Vmax和Vmin之间的差异，并且可能降低主MB VR中的相位的数目，来解决这两种情形。

在图形处理器中，负载也具有尖峰，但持续时间是数毫秒。在这些处理器中，Imax和消耗的电流之间的差异可以较低，而这种尖峰事件的占空比较低。这意味着降低VID并且依赖于扼制机制来针对黑屏(例如，CPU离线)进行保护的任何系统的正面效果，将是较低的。另一方面，基于电流超过MB VR 201设计电流的持续时间较短(例如，几十毫秒)并且具有小占空比(例如，小于10％占空比)的假设，图3所示的D-LVR钳位电力门完美无瑕地操作。

在当今的设计中，MB VR是相对较慢的VR，具有可能较高的输出解耦电容，并且对解耦电容器充电要花费较长的时间(例如，数十微秒)。当前的MB VR也导致高电流尖峰，这在许多客户系统中引起声学噪声。CPU(和图形处理器)不能以更高的频率操作，除非其输出电压Vin被提高到由电力控制器单元确定的电平以提供这种高频率。VR输出电压的太快的变化在一些情况中导致电感器或MB解耦电容“唱歌”。为了减轻该噪声，电压晶体管的延迟被大幅增大。在现实中，Vin的电压电平被提高以防止高应用比率的罕见但可能的情况，此时CPU可消耗高电流，但不太可能实际消耗高电流。这是对于罕见但非常可能的情况的保护带。D-LVR钳位电力门可允许甚至在MB VR电压被增大到要求的电平之前就提高CPU频率，并且在CPU功率跳到高水平的情况下，D-LVR钳将针对欠电压状况对CPU进行保护。

图8根据本公开的一些实施例图示了具有使用线性电压调节器作为具有活跃负载线的主板VR的电压和电流钳的电力供应体系结构的智能装置，或者计算机系统，或者SoC(片上系统)。

在一些实施例中，装置2500表示适当的计算装置，例如计算平板、移动电话或智能电话、膝上型电脑、桌面型电脑、物联网(Internet-of-Things，IOT)装置、服务器、可穿戴装置、机顶盒、具备无线能力的电子阅读器，等等。将会理解，某些组件被概括示出，并且在装置2500中没有示出这种装置的所有组件。这里的向一个或多个逻辑器件提供电力的任何组件可具有如下的电力供应体系结构：其使用线性电压调节器作为具有活跃负载线的主板VR的电压和电流钳。

在一示例中，装置2500包括SoC(片上系统)2501。SOC 2501的示例边界在图8中利用虚线图示，其中一些示例组件被图示为包括在SOC 2501内——然而，SOC 2501可包括装置2500的任何适当组件。

在一些实施例中，装置2500包括处理器2504。处理器2504包括一个或多个物理装置，例如微处理器、应用处理器、微控制器、可编程逻辑器件、处理核心或者其他处理装置。处理器2504执行的处理操作包括对其上执行应用和/或装置功能的操作平台或操作系统的执行。处理操作包括关于与人类用户或与其他装置的I/O(输入/输出)的操作、关于电力管理的操作、关于将计算装置2500连接到另一装置的操作，等等。处理操作还可包括关于音频I/O和/或显示I/O的操作。

在一些实施例中，处理器2504包括多个处理核心(也称为核心)2508a、2508b、2508c。虽然只图示了三个核心2508a、2508b、2508c，但处理器2504可包括任何其他适当数目的处理核心，例如数十个或者甚至数百个处理核心。处理器核心2508a、2508b、2508c可实现在单个集成电路(IC)芯片上。另外，芯片可包括一个或多个共享和/或私有缓存、总线或互连、图形和/或存储器控制器，或者其他组件。

在一些实施例中，处理器2504包括缓存2506。在一示例中，缓存2506的一些部分可专用于个体核心2508(例如，缓存2506的第一部分专用于核心2508a，缓存2506的第二部分专用于核心2508b，依此类推)。在一示例中，缓存2506的一个或多个部分可以是两个或更多个核心2508之间共享的。缓存2506可被分割成不同的级别，例如级别1(L1)缓存、级别2(L2)缓存、级别3(L3)缓存，等等。

在一些实施例中，处理器核心2504可包括取得单元来取得指令(包括具有条件分支的指令)来供核心2504执行。指令可以是从诸如存储器2530之类的任何存储装置取得的。处理器核心2504也可包括解码单元来对取得的指令解码。例如，解码单元可将取得的指令解码成多个微操作。处理器核心2504可包括调度单元来执行与存储解码的指令相关联的各种操作。例如，调度单元可保存来自解码单元的数据，直到指令准备好派谴为止，例如，直到解码的指令的所有源值变得可用为止。在一个实施例中，调度单元可调度和/或发出(或派谴)解码的指令到执行单元以便执行。

执行单元可在派谴的指令被解码(例如，被解码单元解码)和派谴(例如，被调度单元派谴)之后执行这些指令。在一实施例中，执行单元可包括多于一个执行单元(例如，成像计算单元、图形计算单元、通用计算单元，等等)。执行单元也可执行各种算术操作，例如加法、减法、乘法和/或除法，并且可包括一个或多个算术逻辑单元(arithmetic logic unit，ALU)。在一实施例中，协处理器(未示出)可联合执行单元执行各种算术操作。

另外，执行单元可无序执行指令。因此，处理器核心2504在一个实施例中可以是无序处理器核心。处理器核心2504也可包括引退单元。引退单元可在执行的指令被提交之后引退这些指令。在一实施例中，执行的指令的引退可导致处理器状态被从指令的执行提交、指令使用的物理寄存器被解除分配，等等。处理器核心2504还可包括总线单元来使能处理器核心2504的组件和其他组件之间经由一个或多个总线的通信。处理器核心2504还可包括一个或多个寄存器来存储被核心2504的各种组件访问的数据(例如与指派的app优先级和/或子系统状态(模式)关联有关的值)。

在一些实施例中，装置2500包括连通性电路2531。例如，连通性电路2531包括硬件装置(例如，无线和/或有线连接器和通信硬件)和/或软件组件(例如，驱动器、协议栈)，来例如使得装置2500能够与外部装置通信。装置2500可与诸如其他计算装置、无线接入点或基站等等之类的外部装置分离。

在一示例中，连通性电路2531可包括多个不同类型的连通性。概括而言，连通性电路2531可包括蜂窝连通性电路、无线连通性电路，等等。连通性电路2531的蜂窝连通性电路一般指的是由无线运营商提供的蜂窝网络连通性，例如经由以下项来提供：GSM(globalsystem for mobile communications，全球移动通信系统)或者变体或衍生物，CDMA(codedivision multiple access，码分多址接入)或者变体或衍生物，TDM(time divisionmultiplexing，时分复用)或者变体或衍生物，第3代合作伙伴计划(3rd GenerationPartnership Project，3GPP)通用移动电信系统(Universal Mobile TelecommunicationsSystems，UMTS)系统或者变体或衍生物，3GPP长期演进(Long-Term Evolution，LTE)系统或者变体或衍生物，3GPP LTE高级版(LTE-Advanced，LTE-A)系统或者变体或衍生物，第五代(5G)无线系统或者变体或衍生物，5G移动网络系统或者变体或衍生物，5G新无线电(NewRadio，NR)系统或者变体或衍生物，或者其他蜂窝服务标准。连通性电路2531的无线连通性电路(或者无线接口)指的是非蜂窝的无线连通性，并且可包括个人区域网络(例如蓝牙、近场，等等)，局域网(例如Wi-Fi)，和/或广域网(例如WiMax)，和/或其他无线通信。在一示例中，连通性电路2531可包括网络接口，例如有线或无线接口，例如，使得系统实施例可被包含到无线装置(例如，蜂窝电话或个人数字助理)中。

在一些实施例中，装置2500包括控制中枢2532，该控制中枢2532表示关于与一个或多个I/O装置的交互的硬件装置和/或软件组件。例如，处理器2504可经由控制中枢2532与显示器2522、一个或多个外围装置2524、存储装置2528、一个或多个其他外部装置2529等等中的一个或多个通信。控制中枢2532可以是芯片集、平台控制中枢(Platform ControlHub，PCH)，等等。

例如，控制中枢2532图示了连接到装置2500的附加装置的一个或多个连接点，例如，通过这些附加装置用户可与系统交互。例如，可附接到装置2500的装置(例如，装置2529)包括麦克风装置、扬声器或立体声系统、音频装置、视频系统或其他显示装置、键盘或小键盘装置或者用于特定应用的其他I/O装置，例如读卡器或其他装置。

如上所述，控制中枢2532可与音频装置、显示器2522等等交互。例如，通过麦克风或其他音频装置的输入可为装置2500的一个或多个应用或功能提供输入或命令。此外，取代显示输出，或者除了显示输出以外，可提供音频输出。在另一示例中，如果显示器2522包括触摸屏，则显示器2522也充当输入装置，该输入装置可至少部分由控制中枢2532管理。在计算装置2500上也可以有额外的按钮或开关来提供由控制中枢2532管理的I/O功能。在一个实施例中，控制中枢2532管理诸如加速度计、相机、光传感器或其他环境传感器之类的装置，或者可被包括在装置2500中的其他硬件。输入可以是直接用户交互的一部分，以及向系统提供环境输入以影响其操作(例如对噪声的过滤，调整显示器以进行亮度检测，对相机应用闪灯灯，或者其他特征)。

在一些实施例中，控制中枢2532可利用任何适当的通信协议耦合到各种装置，这些通信协议例如是PCIe(Peripheral Component Interconnect Express，快速外围组件互连)、USB(Universal Serial Bus，通用串行总线)、Thunderbolt、高清晰度多媒体接口(High Definition Multimedia Interface，HDMI)、Firewire，等等。

在一些实施例中，显示器2522表示提供视觉和/或触觉显示来供用户与装置2500交互的硬件(例如，显示装置)和软件(例如，驱动器)组件。显示器2522可包括显示接口、显示屏和/或用于向用户提供显示器的硬件装置。在一些实施例中，显示器2522包括向用户提供输出和输入两者的触摸屏(或触摸板)装置。在一示例中，显示器2522可直接与处理器2504通信。显示器2522可以是像在移动电子装置或膝上型电脑装置中那样的内部显示装置或者经由显示接口(例如，DisplayPort等等)附接的外部显示装置中的一个或多个。在一个实施例中，显示器2522可以是头戴式显示器(head mounted display，HMD)，例如立体显示装置，来用于虚拟现实(virtual reality，VR)应用或增强现实(augmented reality，AR)应用中。

在一些实施例中，虽然在附图中没有图示，但除了处理器2504以外(或者取代处理器2504)，装置2500还可包括图形处理单元(Graphics Processing Unit，GPU)，该图形处理单元包括一个或多个图形处理核心，其可控制在显示器2522上显示内容的一个或多个方面。

控制中枢2532(或者平台控制器中枢)可包括硬件接口和连接器，以及软件组件(例如，驱动器、协议栈)，来进行例如到外围装置2524的外围连接。

将会理解，装置2500既可以是其他计算装置的外围装置，也可以有外围装置连接到它。装置2500可具有“坞接”连接器来连接到其他计算装置，以便例如管理装置2500上的内容(例如，下载和/或上传、改变、同步)。此外，坞接连接器可允许装置2500连接到某些外设，这些外设允许计算装置2500控制例如到视听或其他系统的内容输出。

除了专属坞接连接器或其他专属连接硬件以外，装置2500还可经由常见的或者基于标准的连接器来进行外围连接。常见类型可包括通用串行总线(Universal Serial Bus，USB)连接器(其可包括多种不同硬件接口中的任何一种)、包括MiniDisplayPort(MDP)的DisplayPort、高清晰度多媒体接口(High Definition Multimedia Interface，HDMI)、Firewire或者其他类型。

在一些实施例中，连通性电路2531可耦合到控制中枢2532，例如除了直接耦合到处理器2504以外或者取代直接耦合到处理器2504。在一些实施例中，显示器2522可耦合到控制中枢2532，例如除了直接耦合到处理器2504以外或者取代直接耦合到处理器2504。

在一些实施例中，装置2500包括经由存储器接口2534耦合到处理器2504的存储器2530。存储器2530包括用于存储装置2500中的信息的存储器装置。存储器可包括非易失性存储器装置(如果到存储器装置的电力中断，状态不会变化)和/或易失性存储器装置(如果到存储器装置的电力中断，则状态不确定)。存储器装置2530可以是动态随机访问存储器(dynamic random access memory，DRAM)装置、静态随机访问存储器(static randomaccess memory，SRAM)装置、闪存装置、相变存储器装置或者具有适当的性能来用作进程存储器的某种其他存储器装置。在一个实施例中，存储器2530可充当装置2500的系统存储器，以存储数据和指令来在一个或多个处理器2504执行应用或进程时使用。存储器2530可存储应用数据、用户数据、音乐、照片、文档或其他数据，以及与装置2500的应用和功能的执行有关的系统数据(无论是长期的还是暂时的)。

各种实施例和示例的元素也可以作为用于存储计算机可执行指令(例如，实现本文论述的任何其他过程的指令)的机器可读介质(例如，存储器2530)被提供。机器可读介质(例如，存储器2530)可包括但不限于闪存、光盘、CD-ROM、DVD ROM、RAM、EPROM、EEPROM、磁卡或光卡、相变存储器(phase change memory，PCM)或者适合用于存储电子或计算机可执行指令的其他类型的机器可读介质。例如，本公开的实施例可作为计算机程序(例如，BIOS)被下载，该计算机程序可经由通信链路(例如，调制解调器或网络连接)借由数据信号被从远程计算机(例如，服务器)传送到做出请求的计算机(例如，客户端)。

在一些实施例中，装置2500包括温度测量电路2540，例如用于测量装置2500的各种组件的温度。在一示例中，温度测量电路2540可被嵌入，或者耦合或附接到其温度要被测量和监视的各种组件。例如，温度测量电路2540可测量核心2508a、2508b、2508c、电压调节器2514、存储器2530、SoC 2501的主板和/或装置2500的任何适当组件中的一个或多个的温度(或者其内的温度)。

在一些实施例中，装置2500包括电力测量电路2542，例如用于测量装置2500的一个或多个组件消耗的功率。在一示例中，除了测量功率以外，或者取代测量功率，电力测量电路2542还可测量电压和/或电流。在一示例中，电力测量电路2542可被嵌入，或者耦合或附接到其功率、电压和/或电流消耗要被测量和监视的各种组件。例如，电力测量电路2542可测量由一个或多个电压调节器2514供应的功率、电流和/或电压、供应到SOC 2501的功率、供应到装置2500的功率、由装置2500的处理器2504(或任何其他组件)消耗的功率，等等。

在一些实施例中，装置2500包括一个或多个电压调节器电路，一般称为电压调节器(voltage regulator，VR)2514VR，其具有高带宽和低功率差动到单端III型补偿器。VR2514按适当的电压电平生成信号，这些信号可被供应来操作装置2500的任何适当组件。仅作为示例，VR 2514被图示为向装置2500的处理器2504供应信号。在一些实施例中，VR 2514接收一个或多个电压标识(Voltage Identification，VID)信号，并且基于VID信号生成处于适当电平的电压信号。对于VR 2514可利用各种类型的VR。例如，VR 2514可包括“降压”VR、“升压”VR、降压和升压VR的组合、低压差(low dropout，LDO)调节器、开关DC-DC调节器，等等。降压VR一般用于其中输入电压需要被以小于单位一的比率变换成输出电压的电力输送应用中。升压VR一般用于其中输入电压需要被以大于单位一的比率变换成输出电压的电力输送应用中。在一些实施例中，每个处理器核心具有其自己的VR，该VR被PCU 2510a/b和/或PMIC 2512控制。在一些实施例中，每个核心具有分布式LDO的网络来提供对电力管理的高效控制。LDO可以是数字的、模拟的或者数字或模拟LDO的组合。

在一些实施例中，装置2500包括一个或多个时钟生成器电路，一般称为时钟生成器2516。时钟生成器2516可按适当的频率水平生成时钟信号，这些信号可被供应给装置2500的任何适当组件。仅作为示例，时钟生成器2516被图示为向装置2500的处理器2504供应时钟信号。在一些实施例中，时钟生成器2516接收一个或多个频率标识(FrequencyIdentification，FID)信号，并且基于FID信号以适当的频率生成时钟信号。时钟生成器2516是可如参考各种实施例所述提供自适应频率输出的自适应时钟源。

在一些实施例中，装置2500包括向装置2500的各种组件供应电力的电池2518。仅作为示例，电池2518被图示为在向处理器2504供应电力。虽然在附图中没有图示，但装置2500可包括充电电路，以例如基于从AC适配器接收的交流电(Alternating Current，AC)电力供应来对电池再充电。

在一些实施例中，装置2500包括电力控制单元(Power Control Unit，PCU)2510(也称为电力管理单元(Power Management Unit，PMU)、电力控制器，等等)。在一示例中，PCU 2510的一些部分可由一个或多个处理核心2508实现，并且PCU 2510的这些部分利用虚线框来象征性图示并且被标注为PCU 2510a。在一示例中，PCU 2510的一些其他部分可在处理核心2508外部实现，并且PCU 2510的这些部分利用虚线框来象征性图示并且被标注为PCU 2510b。PCU 2510可为装置2500实现各种电力管理操作。PCU 2510可包括硬件接口、硬件电路、连接器、寄存器等等，以及软件组件(例如，驱动器、协议栈)，来为装置2500实现各种电力管理操作。

在一些实施例中，装置2500包括电力管理集成电路(Power ManagementIntegrated Circuit，PMIC)2512，以例如为装置2500实现各种电力管理操作。在一些实施例中，PMIC 2512是可重配置电力管理IC(Reconfigurable Power Management IC，RPMIC)和/或IMVP(

Mobile Voltage Positioning，

移动电压定位)。在一示例中，PMIC在与处理器2504分离的IC芯片内。这可为装置2500实现各种电力管理操作。PMIC 2512可包括硬件接口、硬件电路、连接器、寄存器等等，以及软件组件(例如，驱动器、协议栈)，来为装置2500实现各种电力管理操作。

在一示例中，装置2500包括PCU 2510或PMIC 2512的一者或两者。在一示例中，PCU2510或者PMIC 2512中的任何一者可在装置2500中不存在，因此这些组件是利用虚线来图示的。

装置2500的各种电力管理操作可由PCU 2510、由PMIC 2512或者由PCU 2510和PMIC 2512的组合来执行。例如，PCU 2510和/或PMIC 2512可为装置2500的各种组件选择电力状态(例如，P状态)。例如，PCU 2510和/或PMIC 2512可为装置2500的各种组件选择电力状态(例如，根据ACPI(Advanced Configuration and Power Interface，高级配置和电力接口)规范)。仅作为示例，PCU 2510和/或PMIC 2512可使得装置2500的各种组件转变到休眠状态、转变到活跃状态、转变到适当的C状态(例如，C0状态，或者另一适当的C状态，根据ACPI规范)，等等。在一示例中，PCU 2510和/或PMIC 2512可控制由VR 2514(例如，SCVR)输出的电压和/或由时钟生成器输出的时钟信号的频率，例如分别通过输出VID信号和/或FID信号。在一示例中，PCU 2510和/或PMIC 2512可控制电池电力使用、电池2518的充电以及与电力节省操作有关的特征。

时钟生成器2516可包括锁相环(phase locked loop，PLL)、锁频环(frequencylocked loop，FLL)或者任何适当的时钟源。在一些实施例中，处理器2504的每个核心具有其自己的时钟源。这样，每个核心可按独立于其他核心的操作频率的频率来操作。在一些实施例中，PCU 2510和/或PMIC 2512执行自适应或者动态频率缩放或调整。例如，如果核心没有以其最大功率消耗阈值或限度在操作，则可增大该处理器核心的时钟频率。在一些实施例中，PCU 2510和/或PMIC 2512确定处理器的每个核心的操作条件，并且当PCU 2510和/或PMIC 2512确定核心在以低于目标性能水平操作时，机会主义地调整该核心的频率和/或供电电压，而不会核心钟控源(例如，该核心的PLL)失去锁定。例如，如果核心在从供电轨汲取电流，该电流小于为该核心或者处理器2504分配的总电流，则PCU 2510和/或PMIC 2512可临时增大对于该核心或者处理器2504的功率汲取(例如，通过增大时钟频率和/或供电电压电平)，使得该核心或处理器2504可以以更高的性能水平来运转。这样，可以为处理器2504临时增大电压和/或频率，而不会违反产品可靠性。在一些实施例中，PMIC 2512包括使用线性电压调节器作为具有活跃负载线的主板VR的电压和电流钳的电力供应体系结构。

在一示例中，PCU 2510和/或PMIC 2512可例如至少部分基于从电力测量电路2542、温度测量电路2540接收测量、接收电池2518的充电水平和/或接收可用于电力管理的任何其他适当的信息，来执行电力管理操作。为此，PMIC 2512通信地耦合到一个或多个传感器来感测/检测对于系统/平台的电力/热行为具有影响的一个或多个因素中的各种值/变化。一个或多个因素的示例包括电流、电压下降、温度、操作频率、操作电压、功率消耗、核心间通信活动，等等。这些传感器中的一个或多个可设在计算系统的一个或多个组件或者逻辑/IP块的物理近邻(和/或与其热接触/耦合)。此外，(一个或多个)传感器在至少一个实施例中可直接耦合到PCU 2510和/或PMIC 2512以允许PCU 2510和/或PMIC 2512至少部分基于由这些传感器中的一个或多个检测到的(一个或多个)值来管理处理器核心能量。

还图示了装置2500的示例软件栈(虽然没有图示该软件栈的所有元素)。仅作为示例，处理器2504可执行应用程序2550、操作系统2552、一个或多个电力管理(PowerManagement，PM)特定应用程序(例如，一般称为PM应用2558)，等等。PM应用2558也可被PCU2510和/或PMIC 2512执行。OS 2552也可包括一个或多个PM应用2556a、2556b、2556c。OS2552也可包括各种驱动器2554a、2554b、2554c等等，其中一些可以专用于电力管理目的。在一些实施例中，装置2500还可包括基本输入/输出系统(Basic Input/Output System，BIOS)2520。BIOS 2520可与OS 2552通信(例如，经由一个或多个驱动器2554)，与处理器2504通信，等等。

例如，PM应用2558、2556、驱动器2554、BIOS 2520等等中的一个或多个可用于实现电力管理特定任务，例如控制装置2500的各种组件的电压和/或频率，控制装置2500的各种组件的唤醒状态、休眠状态和/或任何其他适当的电力状态，控制电池电力使用、电池2518的充电、与电力节省操作有关的特征，等等。

说明书中提及“一实施例”、“一个实施例”、“一些实施例”或者“其他实施例”的意思是联系这些实施例描述的特定特征、结构或特性被包括在至少一些实施例中，但不一定是所有实施例中。“一实施例”、“一个实施例”或“一些实施例”的各种出现不一定全都指的是相同实施例。如果说明书陈述“可”、“可能”或者“可以”包括某一组件、特征、结构或特性，那么并不要求包括该特定组件、特征、结构或特性。如果说明书或权利要求提及“一”元素，那么并不意味着只有一个该元素。如果说明书或权利要求提及“一额外”元素，那么并不排除有多于一个额外元素。

此外，特定的特征、结构、功能或特性在一个或多个实施例中可按任何适当的方式被组合。例如，在与两个实施例相关联的特定特征、结构、功能或特性不互斥的任何地方，第一实施例可与第二实施例相组合。

虽然已结合其特定实施例描述了本公开，但本领域普通技术人员根据前述描述将清楚这种实施例的许多替换、修改和变化。本公开的实施例打算包含落在所附权利要求的宽广范围内的所有这种替换、修改和变化。

此外，为了图示和论述的简单，并且为了不模糊本公开，在给出的附图中可能示出或者不示出到集成电路(IC)芯片和其他组件的公知电源/接地连接。另外，可能以框图形式示出布置以避免模糊本公开，并且同时也考虑到了如下事实：关于这种框图布置的实现的具体细节是高度取决于要在其内实现本公开的平台的(即，这种具体细节应当完全在本领域技术人员的视野内)。在阐述具体细节(例如，电路)以便描述本公开的示例实施例的情况下，本领域技术人员应当清楚，没有这些具体细节，或者利用这些具体细节的变体，也可实现本公开。从而说明书应当被认为是说明性的，而不是限制性的。

提供以下示例来说明各种实施例。这些示例可按任何适当的方式从属于彼此。

示例1：一种装置，包括：具有第一效率的第一电压调节器(VR)；具有第二效率的第二VR，其中所述第二效率低于所述第一效率；耦合到所述第一VR的输出和所述第二VR的输出的多个电力门；以及经由输入电力供应轨耦合到所述多个电力门的负载。

示例2：如示例1所述的装置，包括耦合到所述第一VR的输出和所述输入电力供应轨的阻抗。

示例3：如示例1所述的装置，其中所述电力门的栅极端子耦合到地。

示例4：如示例1所述的装置，其中所述多个电力门中的一些在所述输入电力供应轨上的电压下降到低于阈值时自动接通。

示例5：如示例1所述的装置，其中所述负载是处理器核心。

示例6：如示例1所述的装置，其中所述多个电力门位于晶片上。

示例7：如示例1所述的装置，其中所述多个电力门的源极或漏极端子耦合到所述第二VR的输出，并且其中所述多个电力门的漏极或源极端子耦合到所述输入电力供应轨。

示例8：如示例1所述的装置，其中所述第一VR和所述第二VR在晶片外并且位于主板上。

示例9：一种装置，包括：具有第一效率的第一电压调节器(VR)；具有第二效率的第二VR，其中所述第二效率低于所述第一效率；耦合到所述第一VR的输出和所述第二VR的输出的多个电力门；耦合到所述多个电力门和输入电力供应轨的第三VR；以及耦合到所述第三VR的输出的负载。

示例10：如示例9所述的装置，包括耦合到所述第一VR的输出和所述输入电力供应轨的阻抗。

示例11：如示例9所述的装置，其中所述电力门的栅极端子耦合到地。

示例12：如示例9所述的装置，其中所述多个电力门在所述输入电力供应轨上的电压下降到低于阈值时自动接通。

示例13：如示例9所述的装置，其中所述负载是处理器核心。

示例14：如示例9所述的装置，其中所述多个电力门位于晶片上。

示例15：如示例9所述的装置，其中所述多个电力门的源极或漏极端子耦合到所述第二VR的输出，并且其中所述多个电力门的漏极或源极端子耦合到所述输入电力供应轨。

示例16：如示例9所述的装置，其中所述第一VR和所述第二VR在晶片外并且位于主板上。

示例17：一种主板，包括：具有第一效率的第一电压调节器(VR)；具有第二效率的第二VR，其中所述第二效率低于所述第一效率；片上系统(SOC)，包括：耦合到所述第一VR的输出和所述第二VR的输出的多个电力门；以及经由输入电力供应轨耦合到所述多个电力门的处理器核心；以及耦合到所述SOC的天线。

示例18：如示例17所述的主板，包括耦合到所述第一VR的输出和所述输入电力供应轨的阻抗。

示例19：如示例17所述的主板，其中所述电力门的栅极端子耦合到地。

示例20：如示例17所述的主板，其中所述多个电力门中的一些在所述输入电力供应轨上的电压下降到低于阈值时自动接通。

示例21：如示例17所述的主板，其中所述第一VR的输出上的输出电压基于第三VR的活动被动态地增大或减小。

示例22：如示例17所述的主板，其中所述第一VR的电压标识(VID)基于第三VR的活动被动态地调整。

示例23：如示例17所述的主板，其中所述第二VR是比所述第一VR更快的VR，其中所述第二VR被定位在晶片中，其中所述第二VR与具有活跃负载线的所述第一VR并联。

提供了摘要，其将允许读者确定技术公开的性质和主旨。摘要是在如下理解下提交的：它不会被用于限制权利要求的范围或含义。特此将所附权利要求并入到详细描述中，其中每个权利要求独立作为一个单独的实施例。

Claims (23)

1.一种用于调节的装置，该装置包括：

具有第一效率的第一电压调节器(VR)；

具有第二效率的第二VR，其中所述第二效率低于所述第一效率；

耦合到所述第一VR的输出和所述第二VR的输出的多个电力门；以及

经由输入电力供应轨耦合到所述多个电力门的负载。

2.如权利要求1所述的装置，包括耦合到所述第一VR的输出和所述输入电力供应轨的阻抗。

3.如权利要求1所述的装置，其中所述电力门的栅极端子耦合到地。

4.如权利要求1所述的装置，其中所述多个电力门中的一些在所述输入电力供应轨上的电压下降到低于阈值时自动接通。

5.如权利要求1所述的装置，其中所述负载是处理器核心。

6.如权利要求1所述的装置，其中所述多个电力门位于晶片上。

7.如权利要求1所述的装置，其中所述多个电力门的源极或漏极端子耦合到所述第二VR的输出，并且其中所述多个电力门的漏极或源极端子耦合到所述输入电力供应轨。

8.如权利要求1至7的任何一项所述的装置，其中所述第一VR和所述第二VR在晶片外并且位于主板上。

9.一种用于调节的装置，该装置包括：

具有第一效率的第一电压调节器(VR)；

具有第二效率的第二VR，其中所述第二效率低于所述第一效率；

耦合到所述第一VR的输出和所述第二VR的输出的多个电力门；

耦合到所述多个电力门和输入电力供应轨的第三VR；以及

耦合到所述第三VR的输出的负载。

10.如权利要求9所述的装置，包括耦合到所述第一VR的输出和所述输入电力供应轨的阻抗。

11.如权利要求9所述的装置，其中所述电力门的栅极端子耦合到地。

12.如权利要求9所述的装置，其中所述多个电力门在所述输入电力供应轨上的电压下降到低于阈值时自动接通。

13.如权利要求9所述的装置，其中所述负载是处理器核心。

14.如权利要求9所述的装置，其中所述多个电力门位于晶片上。

15.如权利要求9所述的装置，其中所述多个电力门的源极或漏极端子耦合到所述第二VR的输出，并且其中所述多个电力门的漏极或源极端子耦合到所述输入电力供应轨。

16.如权利要求9至15的任何一项所述的装置，其中所述第一VR和所述第二VR在晶片外并且位于主板上。

17.一种主板，包括：

具有第一效率的第一电压调节器(VR)；

具有第二效率的第二VR，其中所述第二效率低于所述第一效率；

片上系统(SOC)，包括：

耦合到所述第一VR的输出和所述第二VR的输出的多个电力门；以及

经由输入电力供应轨耦合到所述多个电力门的处理器核心；以及耦合到所述SOC的天线。

18.如权利要求17所述的主板，包括耦合到所述第一VR的输出和所述输入电力供应轨的阻抗。

19.如权利要求17所述的主板，其中所述电力门的栅极端子耦合到地。

20.如权利要求17所述的主板，其中所述多个电力门中的一些在所述输入电力供应轨上的电压下降到低于阈值时自动接通。

21.如权利要求17所述的主板，其中所述第一VR的输出上的输出电压基于第三VR的活动被动态地增大或减小。

22.如权利要求17所述的主板，其中所述第一VR的电压标识(VID)基于第三VR的活动被动态地调整。

23.如权利要求17至22的任何一项所述的主板，其中所述第二VR是比所述第一VR更快的VR，其中所述第二VR被定位在晶片中，其中所述第二VR与具有活跃负载线的所述第一VR并联。

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