CN113128164A - 生成集成电路布局图的方法、集成电路器件和系统 - Google Patents

Abstract

一种生成IC布局图的方法包括：将第一有源区域定位在第二有源区域和第三有源区域之间；使第一有源区域与第一栅极区域至第四栅极区域相交，以限定第一反熔丝位和第二反熔丝位的栅极位置；使第一有源区域和第二有源区域之间的第一导电区域和第二导电区域对准，从而使第一导电区域与第一栅极区域相交，第二导电区域与第四栅极区域相交，以及使第一有源区域和第三有源区域之间的第三导电区域和第四导电区域对准，从而使第三导电区域和第四导电区域与第一栅极区域和第三栅极区域相交，或者使第三导电区域和第四导电区域与第二栅极区域和第四栅极区域相交。本发明的实施例还涉及集成电路器件和系统。

Description

生成集成电路布局图的方法、集成电路器件和系统

技术领域

本发明的实施例涉及生成集成电路布局图的方法、集成电路器件和系统。

背景技术

集成电路(IC)有时包括一次性可编程(“OTP”)存储器元件，以提供非易失性存储器(“NVM”)，其中在IC断电时数据不会丢失。NVM的一种类型包括通过使用连接至其他电路元件的介电材料(氧化物等)层集成为IC的反熔丝位。为了编程反熔丝位，在介电材料层上施加编程电场以可持续地改变(例如击穿)介电材料，从而减小介电材料层的电阻。通常，为了确定反熔丝位的状态，在介电材料层上施加读取电压，并且读取产生的电流。

发明内容

本发明的实施例提供了一种生成集成电路布局图的方法，所述方法包括：将第一有源区域定位在所述集成电路布局图中的第二有源区域和第三有源区域之间并且与所述第二有源区域和所述第三有源区域相邻，所述第一有源区域、所述第二有源区域和所述第三有源区域中的每个均在第一方向上延伸；使所述第一有源区域与相邻的第一栅极区域至第四栅极区域相交，从而限定第一反熔丝位的反熔丝结构的栅极的相应位置、所述第一反熔丝位的晶体管的栅极的相应位置、第二反熔丝位的晶体管的栅极的相应位置和所述第二反熔丝位的反熔丝结构的栅极的相应位置；使分隔开的第一导电区域和第二导电区域沿着第一方向对准并且位于第所述一有源区域和所述第二有源区域之间，从而使所述第一导电区域与所述第一栅极区域相交，并且使所述第二导电区域与所述第四栅极区域相交；以及使分隔开的第三导电区域和第四导电区域沿着所述第一方向对准并且位于所述第一有源区域和所述第三有源区域之间，从而使所述第三导电区域与所述第一栅极区域相交，并且使所述第四导电区域与所述第三栅极区域相交，或者使所述第三导电区域与所述第二栅极区域相交，并且使所述第四导电区域与所述第四栅极区域相交，其中，定位所述第一有源区域、使所述第一有源区域与相邻的所述第一栅极区域至所述第四栅极区域相交、使分隔开的所述第一导电区域和所述第二导电区域对准或者使分隔开的所述第三导电区域和所述第四导电区域对准中的至少一个由计算机的处理器执行。

本发明的另一实施例提供了一种集成电路(IC)器件，包括：第一反熔丝结构，包括位于在第一方向上延伸的第一栅极导体与在垂直于所述第一方向的第二方向上延伸的第一有源区之间的第一介电层；第二反熔丝结构，包括位于在所述第一方向上延伸的第二栅极导体和所述第一有源区之间的第二介电层；第一晶体管，包括位于所述第一栅极导体和所述第二栅极导体之间的在所述第一方向上延伸的第三栅极导体；第二晶体管，包括位于所述第二栅极导体和所述第三栅极导体之间的在所述第一方向上延伸的第四栅极导体；第一通孔和第二通孔，电连接至所述第一栅极导体；第三通孔，电连接至所述第二栅极导体；以及第四通孔，电连接至所述第三栅极导体或所述第四栅极导体，其中，所述第一通孔和所述第三通孔沿着所述第二方向彼此对准，并且沿着所述第一方向位于所述第一有源区和与所述第一有源区相邻的第二有源区之间，并且所述第二通孔和所述第四通孔沿着所述第二方向彼此对准，并且沿着所述第一方向位于所述第一有源区和与所述第一有源区相邻的第三有源区之间。

本发明的又一实施例提供了一种电子设计自动化(EDA)系统，包括：处理器；以及非暂时性计算机可读存储介质，包括用于一个或多个程序的计算机程序代码，所述非易失性计算机可读存储介质和所述计算机程序代码配置为与所述处理器一起，使所述电子设计自动化系统：通过使第一布局单元和第二布局单元与第三布局单元和第四布局单元邻接，来布置所述第一布局单元至所述第四布局单元，其中，与所述第二布局单元邻接的所述第一布局单元共同限定与第一反熔丝位和第二反熔丝位对应的第一有源区域，与所述第四布局单元邻接的所述第三布局单元共同限定与第三反熔丝位和第四反熔丝位对应的第二有源区域，所述第一布局单元至所述第四布局单元共同限定第三有源区域，所述第三有源区域对应于与所述第一反熔丝位和所述第二反熔丝位以及所述第三反熔丝位和所述第四反熔丝位相邻的第五反熔丝位和第六反熔丝位，所述第一布局单元包括与由所述第一反熔丝位、所述第三反熔丝位和所述第五反熔丝位的反熔丝结构共享的第一栅极区域重叠的第一通孔区域，以及与由所述第一反熔丝位、所述第三反熔丝位和所述第五反熔丝位的晶体管结构共享的第二栅极区域重叠的第二通孔区域，所述第四布局单元包括与由所述第二反熔丝位、所述第四反熔丝位和所述第六反熔丝位的晶体管结构共享的第三栅极区域重叠的第三通孔区域，以及与由所述第二反熔丝位、所述第四反熔丝位和所述第六反熔丝位的反熔丝结构共享的第四栅极区域重叠的第四通孔区域，所述第三布局单元包括与所述第一栅极区域重叠的第五通孔区域和第六通孔区域，并且所述第二布局单元包括与所述第四栅极区域重叠的第七通孔区域和第八通孔区域，以及生成包括所述第一布局单元至所述第四布局单元的布置的集成电路布局图。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的示出和讨论，各个部件的尺寸可以任意地增大或减小。

图1A至图1D是根据一些实施例的反熔丝布局的图。

图1E至图1G是根据一些实施例的反熔丝阵列的部分的示意图。

图2是根据一些实施例的生成IC布局图的方法的流程图。

图3A至图3D是根据一些实施例的反熔丝阵列的图。

图4是根据一些实施例的生成IC布局图的方法的流程图。

图5A至图5C是根据一些实施例的IC器件的图。

图6是根据一些实施例的操作反熔丝位的方法的流程图。

图7是根据一些实施例的电子设计自动化(EDA)系统的框图。

图8是根据一些实施例的IC制造系统以及与其相关联的IC制造流程的框图。

图9示出了制造系统的框图。

图10A至图10B示出了掩模制造方法的流程图。

图11示出了控制掩模制造的方法的流程图。

具体实施方式

以下公开提供了许多用于实现所提供主题的不同特征的不同的实施例或实例。下面描述了组件、材料、值、步骤、操作、材料、布置等的具体实例以简化本发明。当然，这些仅是实例而不旨在限制。预期其他组件、值、操作、材料、布置等。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成附加部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。

此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间相对术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的空间相对描述符可以同样地作相应地解释。

在各个实施例中，IC布局和基于该IC布局制造的反熔丝器件包括在对应于两个反熔丝位的每个有源区与两个相邻的有源区之间的四个电连接。与在对应于两个反熔丝位的有源区和相邻的有源区之间定位少于四个电连接的方法相比，到给定反熔丝位的并联电流路径的数量的增加减小了路径电阻，从而增大了电流并且改进了编程和读取操作的性能。

图1A至图1C是根据一些实施例的反熔丝布局100A-100C的图。图1A至图1C示出了相应的反熔丝布局100A-100C、X方向和垂直于X方向的Y方向的平面图。反熔丝布局100A包括沿着X方向与布局单元CB1邻接的布局单元CA1，从而共享在Y方向上延伸的边界BA；反熔丝布局100B包括沿着X方向与布局单元CC1邻接的布局单元CB2，从而共享在Y方向上延伸的边界BB；并且反熔丝布局100C包括沿着X方向与布局单元CB1邻接的布局单元CB2，从而共享在Y方向上延伸的边界BC。

每个反熔丝布局100A和100B包括可选实施例，该可选实施例由针对Y方向的可选倒置方向指示。反熔丝布局100A的可选实施例包括与在Y方向上倒置的布局单元CA1对应的布局单元CA2，并且反熔丝布局100B的可选实施例包括与在Y方向上倒置的布局单元CC1对应的布局单元CC2。由于垂直对称性的考虑，布局单元CB1和CB2不受Y方向倒置的影响。

IC布局图(例如，包括反熔丝布局100A-100C的IC布局图)可用于制造工艺，例如，作为限定IC器件(例如，下面关于图5A至图5C讨论的IC器件500)的一个或多个部件的部分，与下面关于图8讨论的IC制造系统800相关的IC制造流程。

在各个实施例中，布局单元(例如布局单元CA1、CA2、CB1、CB2、CC1或CC2)是独立单元，例如，存储在诸如下面关于图7讨论的单元库707的单元库中的标准单元，或者是更大的IC布局图的部分，例如，除了图1A至图1C所示的那些以外的标准单元或包括部件的其他电路。在一些实施例中，多个布局单元(例如布局单元CA1(CA2)/CB1、CB2/CC1(CC2)或CB2/CB1)作为单个单元存储在单元库中。在一些实施例中，布局单元(例如，布局单元CA1、CA2、CB1、CB2、CC1或CC2)包括在下面关于图1D至图1G讨论的反熔丝阵列(例如，反熔丝布局100)中。

每个反熔丝布局100A-100C包括在X方向上延伸的位线BL1。在一些实施例中，与给定布局单元相交的位线BL1的部分包括在相应的布局单元CA1、CA2、CB1、CB2、CC1或CC2中。在一些实施例中，与给定布局单元相交的位线BL1的部分不包括在相应的布局单元CA1、CA2、CB1、CB2、CC1或CC2中，并且是与给定布局单元分隔开的反熔丝布局100A、100B或100C的组件。

每个反熔丝布局100A-100C包括在Y方向上延伸的相邻栅极区域GR1-GR6。在各个实施例中，与给定布局单元相交的一些或全部栅极区域GR1-GR6的部分包括在相应的布局单元CA1、CA2、CB1、CB2、CC1或CC2中，或者不包括在相应的布局单元中CA1、CA2、CB1、CB2、CC1或CC2中，并且是与给定布局单元分隔开的反熔丝布局100A、100B或100C的组件。

每个布局单元CA1、CA2、CB1、CB2、CC1和CC2包括在X方向上延伸的每个相邻有源区域AR1、AR2和AR3的部分。沿着X方向的与布局单元CB1、CC1或CC2邻接的布局单元CA1、CA2或CB2共同地限定有源区域AR1的组合部分、有源区域AR2的整体以及有源区域AR3的组合部分。在各个实施例中，与布局单元CB1、CC1或CC2邻接的布局单元CA1、CA2或CB2共同地与除了布局单元CA1、CA2或CB2以及布局单元CB1、CC1或CC2之外的布局单元(未示出)邻接，从而共同地限定有源区域AR1或AR3中的一个或两个的整体。

有源区域(例如有源区域AR1、AR2或AR3)是IC布局图(例如，包括反熔丝布局100A-100C的IC布局图)中的区域，包括在制造工艺中作为在半导体衬底中限定有源区(也称为氧化物扩散或限定(OD))的部分，在半导体衬底中形成一个或多个IC器件部件(例如源极/漏极区域)。在各个实施例中，有源区是平面晶体管或鳍式场效应晶体管(FinFET)的n型或p型有源区。在一些实施例中，有源区域包括在制造工艺中，作为限定下面关于图5A至图5C讨论的有源区AA1-AA4的部分。

栅极区域(例如栅极区域GR1-GR6)是IC布局图(例如包括反熔丝布局100A-100C的IC布局图)中的区域，包括在制造工艺中，作为在IC器件中限定包括导电材料或介电材料中的至少一种的栅极结构的部分。在各个实施例中，对应于栅极区域GR1-GR6的一个或多个栅极结构包括位于至少一种介电材料上面的至少一种导电材料。在一些实施例中，栅极区域包括在制造工艺中，作为限定下面关于图5A至图5C讨论的栅极结构G2-G5的部分。

在图1A至图1C中所示的实施例中，每个栅极区域GR2-GR5与每个有源区域AR1、AR2和AR3相交。在各个实施例中，栅极区域GR2-GR5中的一个或多个不与有源区域AR1、AR2或AR3中的一个或多个相交，或者除了栅极区域GR2-GR5之外的一个或多个栅极区域(未示出)与有源区域AR1、AR2或AR3中的一个或多个相交。

在图1A至图1C中所示的实施例中，每个栅极区域GR1和GR6不与有源区域AR1、AR2或AR3中的任何一个相交。在一些实施例中，栅极区域GR1和GR6称为对应于IC器件的伪栅极结构的伪栅极区域。在各个实施例中，栅极区域GR1或GR6中的一个或多个与有源区域AR1、AR2或AR3中的一个或多个相交或邻接。在各个实施例中，布局单元CA1、CA2或CB2包括除了栅极区域GR1-GR3之外的一个或多个栅极区域(未示出)，和/或布局单元CA1、CA2或CB2不包括栅极区域GR1-GR3中的一个或多个。在各个实施例中，布局单元CB1、CC1或CC2包括除了栅极区域GR4-GR6之外的一个或多个栅极区域(未示出)，和/或布局单元CB1、CC1或CC2不包括栅极区域GR4-GR6中的一个或多个。

每个布局单元CA1、CA2和CB2包括在有源区域AR1和AR2之间在X方向上延伸的导电区域Z1以及在有源区域AR2和AR3之间在X方向上延伸的导电区域Z2。每个布局单元CB1、CC1和CC2包括在有源区域AR1和AR2之间在X方向上延伸的导电区域Z3以及在有源区域AR2和AR3之间在X方向上延伸的导电区域Z4。导电区域Z1在X方向上与导电区域Z3对准，并且导电区域Z2在X方向上与导电区域Z4对准。

导电区域(例如位线BL1或导电区域Z1-Z4)是IC布局图(例如包括反熔丝布局100A-100C的IC布局图)中的区域，包括在制造工艺中作为在IC器件中限定一个或多个导电层的一个或多个段的部分。在各个实施例中，导电区域Z1-Z4或位线BL1中的一个或多个对应于IC器件中的相同或不同导电层的一个或多个段。在各个实施例中，导电区域Z1-Z4或位线BL1中的一个或多个对应于IC器件中的第一金属层、第二金属层或更高金属层中的一个或多个。在一些实施例中，导电区域Z1-Z4或位线BL1中的一个或多个对应于IC器件中的称为金属零层的金属层。在一些实施例中，导电区域(例如导电区域Z1-Z4或位线BL1)包括在制造工艺中，作为限定下面关于图5A至图5C讨论的导电段M11-M18或M21-M24或位线MBL1-MBL4的部分。

在每个反熔丝布局100A-100C中，导电区域Z1与栅极区域GR1和GR2相交，并且通孔区域VR1位于导电区域Z1与栅极区域GR2相交的位置处。

在反熔丝布局100A中，导电区域Z2与栅极区域GR1-GR3的每个相交，并且通孔区域VR2位于导电区域Z2与栅极区域GR3相交的位置处。在一些实施例中，在反熔丝布局100A中，导电区域Z2与栅极区域GR2和GR3相交，并且不与栅极区域GR1相交。在反熔丝布局100B和100C中，导电区域Z2与栅极区域GR1和GR2相交，并且通孔区域VR2位于导电区域Z2与栅极区域GR2相交的位置处。

在每个反熔丝布局100A-100C中，导电区域Z3与栅极区域GR5和GR6相交，并且通孔区域VR3位于导电区域Z3与栅极区域GR5相交的位置处。

在反熔丝布局100A和100C中，导电区域Z4与栅极区域GR5和GR6相交，并且通孔区域VR4位于导电区域Z4与栅极区域GR5相交的位置处。在反熔丝布局100B中，导电区域Z4与每个栅极区域GR4-GR6相交，并且通孔区域VR4位于导电区域Z4与栅极区域GR4相交的位置处。在一些实施例中，在反熔丝布局100B中，导电区域Z4与栅极区域GR4和GR5相交并且不与栅极区域GR6相交。

通孔区域(例如通孔区域V1-V4)是IC布局图(例如，包括反熔丝布局100A-100C的IC布局图)中的区域，包括在制造工艺中，作为在IC器件中限定一个或多个导电层的一个或多个段的部分，该一个或多个段配置为在与导电区域对应的导电层段和与栅极区域对应的栅极结构或与另一导电区域对应的另一导电层段之间形成电连接。在各个实施例中，基于通孔区域形成的一个或多个导电层段包括位于给定金属层中的栅极结构或段与IC器件的上面的金属层中的段之间的通孔。在一些实施例中，通孔区域对应于IC器件中的狭槽通孔或正方形通孔。在一些实施例中，通孔区域包括在制造工艺中，作为限定下面关于图5A至图5C讨论的通孔V11-V18或V21-V28的部分。

在每个反熔丝布局100A-100C中，位线BL1与有源区域AR2相交，并且接触区域CR1位于栅极区域GR3和GR4之间的有源区域AR2内，并且沿着布局单元CA1、CA2或CB2与布局单元CB1、CC1或CC2之间的边界BA、BB或BC。在各个实施例中，除位线BL1和接触区域CR1(例如，与有源区域AR1或AR3相交的位线和接触区域)之外，反熔丝布局100A-100C中的一个或多个包括一条或多条位线(未示出)和一个或多个接触区域(未示出)。

接触区域(例如接触区域CR1)是IC布局图(例如包括反熔丝布局100A-100C的IC布局图)中的区域，包括在制造工艺中，作为在IC器件中限定一个或多个导电层的一个或多个段的部分，该一个或多个段配置为在与导电区域(例如，位线BL1)对应的段和与有源区域(例如，有源区域AR2)对应的有源区之间形成电连接。在各个实施例中，基于接触区域形成的一个或多个导电层段包括位于IC器件的相应的有源区和导电段之间的接触件。在一些实施例中，接触区域包括在制造工艺中，作为限定下面关于图5A至图5C讨论的接触件C1-C4的部分。

通过上面讨论的配置，基于反熔丝布局100A-100C制造的IC器件包括位于基于有源区域AR2的有源区内的反熔丝位B2和B5。反熔丝位B2包括反熔丝结构B2P和晶体管B2R，该反熔丝结构B2P具有位于由有源区域AR2和栅极区域GR2的交点限定的位置处的栅极(也称为B2P)，晶体管B2R具有位于由有源区域AR2和栅极区域GR3的交点限定的位置处的栅极(也称为B2R)。反熔丝位B5包括反熔丝结构B5P和晶体管B5R，该反熔丝结构B5P具有位于由有源区域AR2和栅极区域GR5的交点限定的位置处的栅极(也称为B5P)，并且晶体管B5R具有位于由有源区域AR2和栅极区域GR4的交点限定的位置处的栅极(也称为B5R)。

在反熔丝布局100A-100C与和有源区域AR1相邻的布局单元邻接的实施例中，基于反熔丝布局100A-100C和相邻的布局单元制造的IC器件包括位于基于有源区域AR1的有源区内的反熔丝位B1和B4。反熔丝位B1包括反熔丝结构B1P和晶体管B1R，该反熔丝结构B1P具有位于由有源区域AR1和栅极区域GR2的交点限定的位置处的栅极(也称为B1P)，晶体管B1R具有位于由有源区域AR1和栅极区域GR3的交点限定的位置处的栅极(也称为B1R)。反熔丝位B4包括反熔丝结构B4P和晶体管B4R，该反熔丝结构B4P具有位于由有源区域AR1和栅极区域GR5的交点限定的位置处的栅极(也称为B4P)，晶体管B4R具有位于由有源区域AR1和栅极区域GR4的交点限定的位置处的栅极(也称为B4R)。

在反熔丝布局100A-100C与和有源区域AR3相邻的布局单元邻接的实施例中，基于反熔丝布局100A-100C和相邻的布局单元制造的IC器件包括位于基于有源区域AR3的有源区内的反熔丝位B3和B6。反熔丝位B3包括反熔丝结构B3P和晶体管B3R，反熔丝结构B3P具有位于由有源区域AR3和栅极区域GR2的交点限定的位置处的栅极(也称为B3P)，晶体管B3R具有位于由有源区域AR3和栅极区域GR3的交点限定的位置处的栅极(也称为B3R)。反熔丝位B6包括反熔丝结构B6P和晶体管B6R，该反熔丝结构B6P具有位于由有源区域AR3和栅极区域GR5的交点限定的位置处的栅极(也称为B6P)，晶体管B6R具有位于由有源区域AR3和栅极区域GR4的交点限定的位置处的栅极(也称为B6R)。

对于每个反熔丝结构B1P-B6P，基于相应的栅极区域GR2或GR5并且位于基于相应的有源区域AR1-AR3的有源区上面的栅极结构的至少部分对应于包括一种或多种介电材料的层的栅极，介电材料的层配置为使得在操作中，介电层上足够大的电场可持续地改变介电材料，从而使介电层的电阻从施加电场之前的水平显著降低。在一些实施例中，可持续地改变介电材料也称为击穿介电材料。在一些实施例中，反熔丝结构B1P-B6P中的一个或多个称为编程晶体管。

因此，晶体管B1R-B6R通过基于栅极区域GR2和GR3之间或栅极区域GR4和GR5之间的相应有源区域AR1-AR3的有源区部分电连接至相应的反熔丝结构B1P-B6P。晶体管B1R-B6R通过基于栅极区域GR3和GR4之间的相应有源区域AR1-AR3的有源区部分电连接至一个或多个段，该有源区部分与对应于接触区域CR1的一个或多个导电段串联。

与栅极区域GR2对应的栅极结构从而配置为每个反熔丝结构B1P-B3P的端子，与栅极区域GR3对应的栅极结构从而配置为每个晶体管B1R-B3R的栅极，并且与栅极区域GR4对应的栅极结构从而配置为每个晶体管B4R-B6R的栅极，并且与栅极区域GR5对应的栅极结构从而配置为每个反熔丝结构B4P-B6P的端子。

在每个反熔丝布局100A-100C中，导电区域Z1和通孔区域VR1限定通过对应于栅极区域GR2的栅极结构与每个反熔丝结构B1P-B3P的电连接的位置。

在反熔丝布局100A中，导电区域Z2和通孔区域VR2限定通过对应于栅极区域GR3的栅极结构与每个晶体管B1R-B3R的电连接的位置。在反熔丝布局100B和100C中，导电区域Z2和通孔区域VR2限定通过对应于栅极区域GR2的栅极结构与每个反熔丝结构B1P-B3P的电连接的位置。

在每个反熔丝布局100A-100C中，导电区域Z3和通孔区域VR3限定通过对应于栅极区域GR5的栅极结构与每个反熔丝结构B4P-B6P的电连接的位置。

在反熔丝布局100A和100C中，导电区域Z4和通孔区域VR4限定通过对应于栅极区域GR5的栅极结构与每个反熔丝结构B4P-B6P的电连接的位置。在反熔丝布局100B中，导电区域Z4和通孔区域VR4限定通过对应于栅极区域GR4的栅极结构与每个晶体管B4R-B6R的电连接的位置。

在每个反熔丝布局100A-100C中，导电区域Z1和Z3在X方向上分隔开距离D1。在反熔丝布局100A和100B中，导电区域Z2和Z4在X方向上分隔开距离D2，而在反熔丝布局100C中，导电区域Z2和Z4分隔开距离D1。

基于用于包括导电区域Z1-Z4的导电层的一个或多个设计规则，距离D1和D2中的每个具有大于或等于预定距离的值，并且因此对应于一个或多个设计规则。在各个实施例中，预定距离基于金属层(例如，第一金属层)的最小间距规则或导电区域Z1和Z3之间或导电区域Z2和Z4之间的基于电路设计的电压差的最小间距规则中的一个或组合。在非限制性示例中，基于电路设计的电压差的最小间距规则是配置的两个导体之间的最小距离，使得两个导体中的一个能够承载电源电压电平，而两个导体中的另一个能够承载参考电压电平或接地电压电平。

在一些实施例中，基于一个或多个制造工艺限制，距离D1或D2中的一个或两者具有大于或等于最小间距规则的值。在一些实施例中，最小间距规则基于在制造工艺的一个或多个光刻操作中使用的电磁波的波长。在一些实施例中，最小间距规则是基于极紫外(EUV)制造工艺。在一些实施例中，EUV制造工艺对应于范围从12纳米(nm)到15nm的波长。在一些实施例中，EUV制造工艺对应于约等于13.5nm的波长。

在图1A至图1C中所示的实施例中，距离D1大于距离D2。在各个实施例中，距离D1等于或小于距离D2。

在图1A至图1C中所示的实施例中，距离D1足够大，使得对应的导电区域Z1或Z2不与栅极区域GR3相交，并且对应的导电区域Z3或Z4不与栅极区域GR4相交。在各个实施例中，距离D1对应于与栅极区域GR3相交的对应导电区域Z1或Z2或与栅极区域GR4相交的对应导电区域Z3或Z4中的一个或两者。

距离D2足够小，使得导电区域Z2与栅极区域GR3相交并且导电区域Z4与栅极区域GR5相交，或者导电区域Z2与栅极区域GR2相交并且导电区域Z4与栅极区域GR4相交。

在基于反熔丝布局100A-100C制造的IC器件中，到反熔丝结构B1P-B6P和晶体管B1R-B6R的电连接的总数基于反熔丝位B1-B6所在的每对相邻有源区之间的两个通孔-栅极结构连接。从而总共四个电连接位于与对应于两个反熔丝位的有源区相邻的两个有源区之间。与总共一个通孔-栅极结构连接位于相邻有源区的方法相比，基于反熔丝布局100A-100C制造的IC器件从而能够包括每个反熔丝位的增加的电连接数量。基于到给定反熔丝位的并联电流路径的数量的增加，路径电阻减小，并且电流增大，从而提高了如下进一步讨论的编程和读取操作的性能。

图1D是根据一些实施例的反熔丝布局100的图。反熔丝布局100是基于反熔丝布局100A-100C的组合的反熔丝阵列的布局的非限制性示例。如图1D所示，基于反熔丝布局100A和100B的反熔丝布局100包括沿着X方向与布局单元CB1邻接的布局单元CA1，以及沿着Y方向与布局单元CB2和CC1共同邻接的布局单元CA1和CB1。为了清楚起见，省略了布局单元CA1、CB1、CB2和CC1的细节。

基于布局单元CA1、CB1、CB2和CC1的配置，在负Y方向上与布局单元CB2和CC1相邻的两个布局单元(未标记)以及栅极区域GR2-GR5、反熔丝布局100对应于反熔丝位AB1-AB8，反熔丝位AB1-AB8的每个是反熔丝位B1-B6的实例。位线ABL1与反熔丝位AB1和AB5相关联，位线ABL2与反熔丝位AB2和AB6相关联，位线ABL3与反熔丝位AB3和AB7相关联，并且位线ABL4与反熔丝位AB4和AB8相关联。导电区域AZ1-AZ8对应于反熔丝布局100A-100C的导电区域Z1-Z4的实例。

反熔丝布局100包括每个均在Y方向上延伸的导电区域MR1-MR4。导电区域MR1与每个导电区域AZ1-AZ4相交，并且通孔区域AVR1、AVR3和AVR4分别位于导电区域MR1与导电区域AZ1、AZ3和AZ4相交的位置处。导电区域MR2与每个导电区域AZ1-AZ4相交，并且通孔区域AVR2位于导电区域MR2与导电区域AZ2相交的位置处。导电区域MR3与每个导电区域AZ5-AZ8相交，并且通孔区域AVR8位于导电区域MR3与导电区域AZ8相交的位置处。导电区域MR4与每个导电区域AZ5-AZ8相交，并且通孔区域AVR5-AVR7分别位于导电区域MR4与导电区域AZ5-AZ7相交的位置处。

在图1D所示的实施例中，反熔丝布局100包括导电区域MR1-MR4、栅极区域GR2-GR5和与总共八个反熔丝位AB1-AB8对应的位线ABL1-ABL4。在各个实施例中，反熔丝布局100包括在正和/或负Y方向上延伸的导电区域MR1-MR4和栅极区域GR2-GR5，从而对应于除反熔丝位AB1-AB8之外的反熔丝位(未示出)。在各个实施例中，反熔丝布局100包括在正和/或负X方向上延伸的位线ABL1-ABL4，从而对应于除反熔丝位AB1-AB8之外的反熔丝位(未示出)。

基于反熔丝布局100制造的IC器件(例如反熔丝阵列)从而配置为使得基于导电区域MR1的导电段通过与导电区域AZ1、AZ3和AZ4对应的至少三条电流路径电连接至每个反熔丝位AB1-AB4的反熔丝结构的端子，并且基于导电区域MR2的导电段通过与导电区域AZ2对应的至少一条电流路径电连接至每个反熔丝位AB1-AB4至A4的晶体管的栅极。基于导电区域MR3的导电段从而通过与导电区域AZ8对应的至少一条电流路径电连接至每个反熔丝位AB5-AB8的晶体管的栅极，并且基于导电区域MR4的导电段通过与导电区域AZ5-AZ7对应的至少三个电流路径电连接至每个反熔丝位AB5-AB8的反熔丝结构的端子。

与栅极区域GR2对应的栅极结构从而配置为反熔丝位AB1-AB4的每个反熔丝结构的端子，并且响应于在与导电区域MR1对应的段上接收的信号WLP0。与栅极区域GR3对应的栅极结构从而配置为反熔丝位AB1-AB4的每个晶体管的栅极，并且响应于在与导电区域MR2对应的段上接收的信号WLR0。与栅极区域GR4对应的栅极结构从而配置为反熔丝位AB5-AB8的每个晶体管的栅极，并且响应于在与导电区域MR3对应的段上接收的信号WLR1。与栅极区域GR5对应的栅极结构从而配置为反熔丝位AB5-AB8的每个反熔丝结构的端子，并且响应于在与导电区域MR4对应的段上接收的信号WLP1。信号WLP0、WLR0、WLR1和WLP1以及反熔丝位AB1-AB8在下面关于图1E至图1G讨论。

图1E是根据一些实施例的对应于反熔丝位AB1和AB5的反熔丝布局100的部分的示意图。如图1E所示，位线ABL1电连接至位于栅极区域GR3和GR4之间的相应的有源区部分中的反熔丝位AB1的晶体管AB1R和反熔丝位AB5的晶体管AB5R中的每个的的第一源极/漏极端子。晶体管AB1R的第二源极/漏极端子电连接至栅极区域GR2和GR3之间的相应有源区部分中的反熔丝位AB1的反熔丝结构AB1P的源极/漏极端子，并且晶体管AB5R的第二源极/漏极端子电连接至栅极区域GR4和GR5之间的相应有源区部分中的反熔丝位AB5的反熔丝结构AB5P的源极/漏极端子。

与反熔丝位AB1和导电区域AZ1或AZ2中的一个之间的栅极区域GR2对应于的栅极结构部分表示为电阻器RP0，并且与反熔丝位AB5和导电区域AZ5或AZ6中的一个之间的栅极区域GR5对应的栅极结构部分表示为电阻器RP1。

在对反熔丝位AB1的编程和读取操作中，信号WLP0通过电阻器RP0施加至反熔丝结构AB1P，响应于通过与栅极区域GR3对应的栅极结构施加的信号WLR0，晶体管AB1R导通，并且参考电压施加至位线ABL1。在对反熔丝位AB5的编程和读取操作中，信号WLP1通过电阻器RP1施加至反熔丝结构AB5P，响应于通过与栅极区域GR4对应的栅极结构施加的信号WLR1，晶体管AB5R导通，并且参考电压电平施加至位线ABL1。

在对反熔丝位AB1或AB5进行编程和读取操作中，电流IBL流至位线ABL1。电流IBL的大小和极性基于信号WLP0和WLP1相对于施加至位线ABL1的参考电压的大小和极性，以及由串联的电阻器RP0、反熔丝结构AB1P和晶体管AB1R提供的路径电阻值或由串联的电阻器RP1、反熔丝结构AB5P和晶体管AB5R提供的路径电阻值。

在图1E中所示的实施例中，反熔丝结构AB1P和AB5P以及晶体管AB1R和AB5R是NMOS器件，从而晶体管AB1R和AB5R配置为响应于具有相对于参考电压电平足够大的正值的相应信号WLR0或WLR1而导通。在一些实施例中，反熔丝结构AB1P和AB5P以及晶体管AB1R和AB5R是PMOS器件，从而晶体管AB1R和AB5R配置为响应于相对于参考电压电平具有足够大的负值的相应信号WLR0或WLR1而导通。

在编程操作中，信号WLP0或WLP1具有编程电压电平，使得编程电压电平和参考电压电平之间的差在对应的反熔丝结构AB1P或AB5P的栅极的介电层上产生足够大的电场以可持续地改变介电材料，所得到的降低的电阻在图1E中表示为相应的电阻器RAB1或RAB5。

在读取操作中，信号WLP0或WLP1具有读取电压电平，使得读取电压电平和参考电压电平之间的差产生的电场足够小，以避免可持续地改变对应的反熔丝结构AB1P或AB5P的介电材料，并且足够大以生成具有能够被感测放大器(未示出)感测的大小的电流IBL，从而用于确定对应的反熔丝结构AB1P或AB5P的编程状态。

在各个实施例中，编程或读取电压电平中的一个或两者相对于参考电压电平为正或相对于参考电压电平为负。

图1F是根据一些实施例的对应于反熔丝位AB1-AB8的反熔丝布局100的部分的示意图。图1F包括如上关于图1D和图1E所讨论的信号WLP0、WLR0、WLR1和WLP1、电阻器RP0和RP1、位线ABL1-ABL4和反熔丝位AB1-AB8以及如上关于图1A至图1D所讨论的基于相应的栅极区域GR2-GR5的栅极结构G2-G5。

1F还包括电阻器RR0、RR1和RABL1-RABL4。电阻器RR0表示栅极结构G3在反熔丝位AB1-AB4中的给定的一个和导电区域AZ2之间的部分，电阻器RR1表示栅极结构G4在反熔丝位AB5-AB8中的给定的一个与导电区域AZ8之间的部分，并且每个电阻器RABL1-RABL4表示与位线ABL1-ABL4中的相应一个对应的一个或多个导电段。

如上关于图1E所讨论的，电阻器RP0表示反熔丝位AB1和导电区域AZ1或AZ2中的一个之间的栅极结构G2的部分的长度，并且电阻器RP1表示反熔丝位AB5和导电区域AZ5或AZ6中的一个之间的栅极结构G5的部分的长度。在图1F和图1G所示的实施例中，反熔丝位AB1-AB4和最近的导电区域AZ1、AZ3或AZ4之间的栅极结构G2的每个部分具有相同的长度，使得电阻器RP0对于每个反熔丝位AB1-AB4具有相同的值，并且反熔丝位AB5-AB8和最近的导电区域AZ5-AZ7之间的栅极结构G5的每个部分具有相同的长度，使得电阻器RP1对于每个反熔丝位AB1-AB4具有相同的值。

基于反熔丝布局100的布局，在至少一些情况下，在反熔丝位AB1-AB8中的给定的一个与最近的导电区域AZ2或AZ8之间的栅极结构部分的长度不同于反熔丝位AB1-AB8的另一个或多个和最近的导电区域AZ2或AZ8之间的栅极结构部分的一个或多个长度。在这种情况下，相应的电阻器RR0和/或RR1的标称值会基于长度的不同而不同。

在一些实施例中，在至少一些情况下，在反熔丝位AB1-AB8的给定的一个或多个和最近的导电区域AZ2或AZ8之间的栅极结构部分的长度与反熔丝位AB1-AB8的另一个或多个和最近的导电区域AZ2或AZ8之间的一个或多个栅极结构部分的长度相同。在这种情况下，基于相同的长度，相应的电阻器RR0和/或RR1具有相同的标称值。

电阻器RABL1-RABL4的值基于对应于相应的位线ABL1-ABL4的一个或多个导电段的尺寸而变化，该尺寸包括基于沿着给定的位线的给定的反熔丝位的位置而变化的位线长度。在图1F和图1G所示的实施例中，一个或多个导电段的电阻率足够小以至于这种变化不明显，并且每个电阻器RABL1-RABL4被认为具有相同的标称值。

图1G是根据一些实施例的对应于反熔丝位AB5-AB8的反熔丝布局100的部分的示意图。除了图1F中所示的部件的子集之外，图1G包括电阻器RVZ和2RPO。

每个电阻器RVZ表示与通孔区域AVR5-AVR7中的一个、如上关于图1A至图1C讨论的通孔区域VR3或VR4的对应实例和基于通孔区域AVR5-AVR7中的一个与通孔区域VR3或VR4的实例之间的导电区域AZ5-AZ7的导电段的对应部分对应的导电路径。基于具有相似布局的每个导电区域AZ5-AZ7，电阻器RVZ具有相同的标称值。

每个电阻器2RPO表示栅极结构G5在相邻的反熔丝位AB7和AB8之间的部分，该部分没有对应于通孔区域VR3或VR4的实例的电连接。因为对于与电阻器2RP0对应的部分，栅极结构G5包括与电阻器RP0对应的两个部分，所以电阻器2RP0的标称值明显大于电阻器RP0的标称值。在一些实施例中，电阻器2RP0的标称值约为电阻器RP0的标称值的两倍。

如上关于图1E所讨论的，在对反熔丝位B5的读取操作中，信号WLP1使电流IBL流过反熔丝位AB5和位线ABL1，并且电流IBL的值用于确定反熔丝位AB5的编程状态。如图1F和图1G所示，反熔丝位AB5的读取电流路径包括反熔丝位AB5本身和电阻器RABL1。

基于反熔丝布局100的配置，如图1G中所示，读取电流路径还包括在反熔丝位AB5与对应于导电区域MR4的导电段上的信号WLP1之间的并联电流路径。基于与反熔丝位AB5相邻的导电区域AZ5和AZ6，两条并联电流路径中的每条路径的路径电阻均等于RP0和RVZ之和。基于通过反熔丝位AB6与反熔丝位AB5分隔开的导电区域AZ7，第三并联电流路径具有等于RVZ加上三倍RP0的路径电阻。

类似地，对于每个反熔丝位AB6-AB8，读取电流路径包括相应的反熔丝位、对应于相应位线ABL2-ABL4的电阻器RABL2-RABL4中的一个以及反熔丝位AB6-AB8和对应于导电区域MR4的导电段上的信号WLP1之间的并联电流路径。对于每个反熔丝位AB6-AB8，并联路径包括至少一个路径，该路径具有基于与反熔丝位AB6-AB8相邻的对应导电区域AZ5-AZ7的等于RP0和RVZ之和的路径电阻。

与并联电流路径不包括与每个反熔丝位相邻的导电区域的方法相比，基于反熔丝布局100的反熔丝阵列包括减小的平均电流路径电阻，从而增大了对于信号(例如信号WLP1)的给定值的工作电流值。

在基于图1D至图1G所示的实施例的非限制性示例中，因为并联读取电流路径包括基于与反熔丝位AB8-AB8相邻的导电区域AZ5-AZ7的至少一条路径，所以与给定反熔丝位不包括与给定反熔丝位相邻的并联读取电流路径的至少一条路径的方法中的等效读取电流电阻相比，等效读取电流路径电阻降低了20％。

图2是根据一些实施例的生成IC布局图的方法200的流程图。在一些实施例中，生成IC布局图包括生成反熔丝布局(例如，如上关于图1A至图1C讨论的反熔丝布局100A-100C或如上关于图1D至图1G讨论的反熔丝布局100)的IC布局图。

方法200的操作能够作为形成包括一个或多个反熔丝结构的一个或多个IC器件的方法的部分来执行，例如基于生成的IC布局图制造的下面关于图5A至图5C讨论的IC器件500。IC器件的非限制性示例包括存储器电路、逻辑器件、处理器件、信号处理电路等。

在一些实施例中，方法200的一些或全部由计算机的处理器执行。在一些实施例中，方法200的一些或全部由如下面关于图7所讨论的EDA系统700的处理器702执行。

方法200的一些或全部操作能够作为在设计室(例如，下面关于图8讨论的设计室820)中执行的设计工序的部分来执行。

在一些实施例中，方法200的操作以图2中示出的顺序执行。在一些实施例中，方法200的操作以不同于图2中示出的顺序的顺序执行。在一些实施例中，在执行方法200的一个或多个操作之前、之间、期间和/或之后执行一个或多个操作。

在操作210处，将第一有源区定位在IC布局图中的第二有源区域和第三有源区域之间并且与第二有源区域和第三有源区域相邻，第一有源区域、第二有源区域和第三有源区域中的每个均沿着第一方向延伸。在一些实施例中，定位第一有源区域包括获得一个或多个布局单元，该一个或多个布局单元包括第一有源区域、第二有源区域和第三有源区域中的一些或全部。在一些实施例中，定位第一有源区域包括从单元库(例如，下面关于图7讨论的单元库707)获得一个或多个布局单元。

在一些实施例中，定位第一有源区域包括通过使一个或多个布局单元与一个或多个附加布局单元邻接来限定一个或多个有源区域。在一些实施例中，定位第一有源区域包括将有源区域AR2定位在有源区域AR1和AR3之间并且与有源区域AR1和AR3相邻，如上关于反熔丝布局100A-100C和图1A至图1C所讨论的。在一些实施例中，定位在第一方向上延伸的第一有源区域、第二有源区域和第三有源区域中的每个包括将有源区域AR2定位在X方向上延伸的有源区域AR1和AR3之间并且与有源区域AR1和AR3相邻，如上关于反熔丝布局100A-100C和图1A至图1C所讨论的。

在一些实施例中，定位第一有源区域包括定位包括第一有源区域、第二有源区域和第三有源区域的多个有源区域。在一些实施例中，定位多个有源区域包括定位反熔丝阵列的多个有源区域。在一些实施例中，定位反熔丝阵列的多个有源区域包括定位包括反熔丝布局100(如上关于图1D至图1G所讨论的)的反熔丝阵列的多个有源区域。

在操作220处，第一有源区域与相邻的第一栅极区域至第四栅极区域相交，从而限定了反熔丝结构的栅极以及第一反熔丝器件和第二反熔丝器件(在一些实施例中也称为反熔丝位)的晶体管的位置。使第一有源区域与第一栅极区域相交限定了第一反熔丝位的反熔丝结构的栅极的位置；使第一有源区域与第二栅极区域相交限定了第一反熔丝位的晶体管的栅极的位置；使第一有源区域与第三栅极区域相交限定了第二反熔丝位的晶体管的栅极的位置；并且使第一有源区域与第四栅极区域相交限定了第二反熔丝位的反熔丝结构的栅极的位置。

在各个实施例中，使第一有源区域与相邻的第一栅极区域至第四栅极区域相交包括使第一有源区域与除了相邻的第一栅极区域至第四栅极区域之外的一个或多个栅极区域相交，和/或使相邻的第一栅极区域至第四栅极区域与除了第一有源区域之外的一个或多个有源区域相交。

在一些实施例中，使第一有源区域与相邻的第一栅极区域至第四栅极区域相交包括使有源区域AR2相交和有源区域AR1或AR3中的一个或两者与栅极区域GR2-GR5相交，如上关于反熔丝布局100A-100C和图1A至图1C所讨论的。

在一些实施例中，使第一有源区域与相邻的第一栅极区域至第四栅极区域相交包括：使包括第一有源区域的多个有源区域与包括相邻的第一栅极区域至第四栅极区域的多个栅极区域相交。在一些实施例中，使多个有源区域与多个栅极区域相交包括使多个有源区域与反熔丝阵列的多个栅极区域相交。在一些实施例中，使多个有源区域与反熔丝阵列的多个栅极区域相交包括使多个有源区域与包括反熔丝布局100(以上关于图1D至图1G讨论)的反熔丝阵列的多个栅极区域相交。

在操作230处，分隔开的第一导电区域和第二导电区域沿着第一方向对准并且位于第一有源区域和第二有源区域之间。使分隔开的第一导电区域和第二导电区域对准包括使第一导电区域与第一栅极区域相交并且使第二导电区域与第四栅极区域相交。使分隔开的第一导电区域和第二导电区域对准从而包括：使第一导电区域与和第一反熔丝器件的反熔丝结构的栅极对应的栅极区域相交；以及使第二导电区域与和第二反熔丝器件的晶体管的栅极对应的栅极区域相交。

在各个实施例中，使分隔开的第一导电区域和第二导电区域沿着第一方向对准包括使布局单元CA1(CA2)的导电区域Z1和布局单元CB1的导电区域Z3沿着X方向对准，如上关于反熔丝布局100A和图1A所讨论的，或者使布局单元CB2的导电区域Z1和布局单元CC1(CC2)的导电区域Z3沿着X方向对准，如上关于反熔丝布局100B和图1B所讨论的，或者使布局单元CB2的导电区域Z1或Z2与布局单元CB1的对应导电区域Z3或Z4沿着X方向对准，如上关于反熔丝布局100C和图1C所讨论的。

在一些实施例中，使分隔开的第一导电区域和第二导电区域沿着第一方向对准包括：使多个第一导电区域的第一导电区域和多个第二导电区域的对应的第二导电区域沿着第一方向对准。在各个实施例中，使分隔开的第一导电区域和第二导电区域沿着第一方向对准包括使导电区域AZ1和AZ5沿着X方向对准，和/或使导电区域AZ3和AZ7沿着X方向对准，如上关于反熔丝布局100和图1D至图1G所讨论的。

在一些实施例中，使分隔开的第一导电区域和第二导电区域对准包括基于用于包括分隔开的第一导电区域和第二导电区域的导电层的一个或多个设计规则，将第一导电区域和第二导电区域分隔开等于或大于预定距离的间隔。在一些实施例中，使分隔开的第一导电区域和第二导电区域对准包括将第一导电区域和第二导电区域分隔开等于或大于金属层的最小间距规则的间隔。在一些实施例中，使分隔开的第一导电区域和第二导电区域对准包括将第一导电区域和第二导电区域分隔开与EUV制造工艺的最小间距规则对应的距离。

在一些实施例中，使分隔开的第一导电区域和第二导电区域对准包括定位包括第一导电区域和第二导电区域以及除了第一导电区域和第二导电区域之外的一个或多个导电区域的多个导电区域。在一些实施例中，定位多个导电区域包括定位一条或多条位线。在各个实施例中，定位一条或多条位线包括定位位线BL1和接触区域CR1中的一个或多个(如上关于图1A至图1C所讨论的)或位线ABL1-ABL4(如上关于图1D至图1G所讨论的)。

在操作240处，分隔开的第三导电区域和第四导电区域沿着第一方向对准并且位于第一有源区域和第三有源区域之间。使分隔开的第三导电区域和第四导电区域对准包括使第三导电区域与第一栅极区域相交，并且使第四导电区域与第三栅极区域相交，或者使第三导电区域与第二栅极区域相交，并且使第四导电区域与第四栅极区域相交。

在一些实施例中，使分隔开的第三导电区域和第四导电区域沿着第一方向对准包括将第三导电区域和第四导电区域分隔开对应于最小间距规则(例如，EUV制造工艺的最小间距规则)的距离。在一些实施例中，使分隔开的第三导电区域和第四导电区域沿着第一方向对准包括将第三导电区域和第四导电区域分隔开对应于最小间距规则的第一距离，并且使分隔开的第一导电区域和第二导电区域沿着第一方向对准包括将第一导电区域和第二导电区域分隔开第二距离，第二距离大于第一距离。在一些实施例中，将第三导电区域和第四导电区域分隔开第一距离包括将导电区域Z2和Z4分隔开距离D2，并且将第一导电区域和第二导电区域分隔开第二距离包括将导电区域Z1和Z3分隔开距离D1，如上关于反熔丝布局100A-100C和图1A至图1C所讨论的。

在各个实施例中，使分隔开的第三导电区域和第四导电区域沿着第一方向对准包括使布局单元CA1(CA2)的导电区域Z2和布局单元CB1的导电区域Z4沿着X方向对准，如上关于反熔丝布局100A和图1A所讨论的，或者使布局单元CB2的导电区域Z2和布局单元CC1(CC2)的导电区域Z4沿着X方向对准，如上关于反熔丝布局100B和图1B所讨论的。

在一些实施例中，使分隔开的第三导电区域和第四导电区域沿着第一方向对准包括：使多个第三导电区域的第三导电区域与多个第四导电区域的对应的第四导电区域沿着第一方向对准。在各个实施例中，使分隔开的第三导电区域和第四导电区域沿着第一方向对准包括使导电区域AZ2和AZ6沿着X方向对准，和/或使导电区域AZ4和AZ8沿着X方向对准，如上关于反熔丝布局100和图1D至图1G所讨论的。

在一些实施例中，当使分隔开的第三导电区域和第四导电区域对准包括使第三导电区域与第一栅极区域相交并且使第四导电区域与第三栅极区域相交时，使分隔开的第一导电区域和第二导电区域对准包括使第一导电区域与第二栅极区域相交，并且使第二导电区域与第四栅极区域相交，例如，使布局单元CA1(CA2)的导电区域Z2和布局单元CB1的导电区域Z4沿着X方向对准，如上关于反熔丝布局100A和图1A所讨论的。

在一些实施例中，当使分隔开的第三导电区域和第四导电区域对准包括使第三导电区域与第二栅极区域相交并且使第四导电区域与第四栅极区域相交时，使分隔开的第一导电区域和第二导电区域对准包括使第一导电区域与第一栅极区域相交，并且使第二导电区域与第三栅极区域相交，例如，使布局单元CB2的导电区域Z2和布局单元CC1(CC2)的导电区域Z4沿着X方向对准，如上关于反熔丝布局100B和图1B所讨论的。

在一些实施例中，使分隔开的第一导电区域和第二导电区域沿着第一方向对准以及使分隔开的第三导电区域和第四导电区域沿着第一方向对准中的每个包括将相应的第一导电区域和第二导电区域或将第三导电区域和第四导电区域分隔开对应于最小间距规则的距离。在一些实施例中，使分隔开的第一导电区域和第二导电区域沿着第一方向对准以及使分隔开的第三导电区域和第四导电区域沿着第一方向对准中的每个包括将相应的第一导电区域和第二导电区域或将第三导电区域和第四导电区域分隔开距离D2，如上关于反熔丝布局100A-100C和图1A至图1C所讨论的。

在各个实施例中，使分隔开的第三导电区域和第四导电区域沿着第一方向对准包括使导电区域AZ1和AZ5沿着X方向对准，和/或使导电区域AZ3和AZ7沿着X方向对准，如上关于反熔丝布局100和图1D至图1G所讨论的。

在一些实施例中，使分隔开的第三导电区域和第四导电区域沿着第一方向对准包括使分隔开的第五导电区域和第六导电区域沿着第一方向对准。在一些实施例中，第三有源区域位于第三导电区域和第四导电区域与第五导电区域和第六导电区域之间，并且使分隔开的第五导电区域和第六导电区域对准包括使第五导电区域与第一栅极区域相交，并且使第六导电区域与第四栅极区域相交，例如，使导电区域AZ1或AZ3中的一个与栅极区域GR2相交，以及使导电区域AZ5或AZ7中的一个与栅极区域GR5相交，如上关于反熔丝布局100和图1D至图1G所讨论的。

在一些实施例中，第一有源区域位于第一导电区域和第二导电区域与第五导电区域和第六导电区域之间，当使分隔开的第三导电区域和第四导电区域对准包括使第三导电区域与第一栅极区域相交并且使第第四导电区域与第三栅极区域相交时，使分隔开的第五导电区域和第六导电区域对准包括使第五导电区域与第二栅极区域相交，并且使第六导电区域与第四栅极区域相交，并且当使分隔开的第三导电区域和第四导电区域对准包括使第三导电区域与第二栅极区域相交并且使第四导电区域与第四栅极区域相交时，使分隔开的第五导电区域和第六导电区域对准包括使第五导电区域与第一栅极区域相交，并且使第六导电区域与第三栅极区域相交。在一些实施例中，使分隔开的第三导电区域和第四导电区域沿着第一方向对准以及使分隔开的第五导电区域和第六导电区域沿着第一方向对准中的每个包括将对应的第三导电区域和第四导电区域或将第五导电区域和第六导电区域分隔开对应于最小间距规则的距离。

在操作250处，在一些实施例中，定位第一通孔区域至第四通孔区域。第一通孔区域位于第一导电区域和第一栅极区域的交点处，第二通孔区域位于第二导电区域和第四栅极区域的交点处，第三通孔区域位于第三导电区域和第一栅极区域或第二栅极区域的交点处，并且第四通孔区域位于第四导电区域和第三栅极区域或第四栅极区域中的一个的交点处。

在各个实施例中，定位第一通孔区域至第四通孔区域包括定位反熔丝布局100A-100C中的一个的相应通孔区域VR1、VR3、VR2和VR4，如上关于图1A至图1C所讨论的。

在一些实施例中，定位第一通孔区域至第四通孔区域包括定位包括第一通孔区域至第四通孔区域的多个通孔区域。在各个实施例中，定位多个通孔区域包括定位通孔区域AVR1-AVR8，如上关于反熔丝布局100和图1D至图1G所讨论的。

在一些实施例中，定位第一通孔区域至定位第四通孔区域中的每个包括定位狭槽或正方形通孔区域。

在操作260处，在一些实施例中，IC布局图被存储在存储器件中。在各个实施例中，将IC布局图存储在存储器件中包括将IC布局图存储在非易失性计算机可读存储器或单元库(例如数据库)中，和/或包括将IC布局图存储在网络上。在一些实施例中，将IC布局图存储在存储器件中包括将IC布局图存储在EDA系统700的网络714上，如下关于图7所讨论的。

在操作270处，在一些实施例中，将IC布局图放置在反熔丝阵列的IC布局图中。在一些实施例中，将IC布局图放置在反熔丝阵列的IC布局图中包括围绕一个或多个轴旋转IC布局图或相对于一个或多个附加IC布局图在一个或多个方向上移动IC布局图。

在各个实施例中，将IC布局图放置在反熔丝阵列的IC布局图中包括：定位除了第一有源区域和第二有源区域之外的一个或多个有源区域，定位除了第一栅极区域至第四栅极区域之外的一个或多个栅极区域，定位除了第一导电区域和第二导电区域之外的一个或多个导电区域，和/或定位除了第一通孔区域和第二通孔区域之外的一个或多个通孔区域。

在一些实施例中，将IC布局图放置在反熔丝阵列的IC布局图中包括将IC布局图放置在下面关于图3A至图3D讨论的反熔丝阵列300A-300D中的一个中。

在一些实施例中，将IC布局图放置在反熔丝阵列的IC布局图中包括执行以下关于图4讨论的方法400的一个或多个操作。

在操作280处，在一些实施例中，基于IC布局图制造一个或多个半导体掩模中的至少一个，或半导体IC的层中的至少一个组件。下面关于图8讨论制造一个或多个半导体掩模或半导体IC的层中至少一个组件。

在操作290处，在一些实施例中，基于IC布局图执行一个或多个制造操作。在一些实施例中，执行一个或多个制造操作包括基于IC布局图执行一个或多个光刻曝光。下面关于图8讨论基于IC布局图执行一个或多个制造操作，例如一个或多个光刻曝光。

通过执行方法200的一些或全部操作，生成IC布局图，其中与读取电流路径对应的栅极区域具有特性，并且从而具有如上关于反熔丝布局100A-100C和100所讨论的益处。

图3A至图3D是根据一些实施例的相应的反熔丝阵列300A-300D的图。图3A至图3D的每个示出了布局单元CA1、CA2、CB1、CB2、CC1和CC2的布置的IC布局图的并且在X和Y方向的平面图，为了清楚的目的而对其进行了简化，每个如上关于图1A至图1D所讨论的。

布局单元CA1和CA2共同表示为布局单元CA，使得标记为CA的位置对应于布局单元CA1或CA2中的一个，而布局单元CC1和CC2共同表示为布局单元CC，使得标记为CC的位置对应于布局单元CC1或CC2中的一个。

在反熔丝阵列300A和300B中，成对的行在Y方向上延伸的四列中重复，并且在反熔丝阵列300C和300D中，三行的组在Y方向上延伸的列中重复。在图3A至图3D的每个中示出的布局单元的总数仅用于说明。在各个实施例中，反熔丝阵列300A-300D中的一个或多个包括除了在图3A至图3D中示出的布局单元之外的布局单元(未示出)。

在图3A中示出的反熔丝阵列300A中，每对行包括第一行(未标记)，其中每个布局单元CA在X方向上邻接布局单元CB1，对应于以上关于图1A讨论的反熔丝布局100A，以及第二行(未标记)，其中每个布局单元CB2在X方向上邻接布局单元CC，对应于以上关于图1B讨论的反熔丝布局100B。在每对行内，每对布局单元CA和CB1在Y方向上邻接一对布局单元CB2和CC，对应于以上关于图1D至图1G讨论的反熔丝布局100。

在图3B中示出的反熔丝阵列300B中，每对行包括第一行(未标记)，其中第一布局单元CA在X方向上邻接布局单元CB1，对应于反熔丝布局100A，并且布局单元CB2在X方向上邻接第二布局单元CA。每对行还包括第二行(未标记)，其中布局单元CB2在X方向上邻接第一布局单元CC，并且第二布局单元CC在X方向上邻接布局单元CB1。在每对行内，每对布局单元CA和CB1在Y方向上邻接一对布局单元CB2和CC，并且每对布局单元CB2和CA在Y方向上邻接一对布局单元CC和CB1。

在图3C中示出的反熔丝阵列300C中，以如上关于反熔丝阵列300A描述的方式配置的成对的行由包括与布局单元CB1交替的布局单元CB2的附加行(未标记)分隔开。在每个附加行中，每个布局单元CB2邻接布局单元CB1，对应于以上关于图1C讨论的反熔丝布局100C。每对布局单元CB2和CB1在Y方向上邻接一对布局单元CA和CB1并且在Y方向上邻接一对布局单元CB2和CC。

在图3D中示出的反熔丝阵列300D中，以如上关于反熔丝阵列300B描述的方式配置的成对的行由如上关于反熔丝阵列300C的描述配置的附加行(未标记)分隔开。在每个附加行中，第一对布局单元CB2和CB1在Y方向上邻接成对的布局单元CA和CB1，并且在Y方向上邻接成对的布局单元CB2和CC，并且第二对布局单元CB2和CB1在Y方向上邻接成对的布局单元CB2和CA，并且在Y方向上邻接成对的布局单元CC和CB1。

通过上述配置，在每个反熔丝阵列300A和300B中以粗体突出显示的四个布局单元的每组对应于两列反熔丝位，其中突出显示的单元共限定了至第一列的反熔丝结构的三个电连接、至第一列的晶体管的一个电连接、至第二列的反熔丝结构的三个电连接以及至第二列的晶体管的一个电连接。

通过以上讨论的配置，在反熔丝阵列300C和300D的每个中以粗体突出显示的六个布局单元的每组对应于两列反熔丝位，其中突出显示的单元共限定了至第一列的反熔丝结构的五个电连接、至第一列的晶体管的一个电连接、至第二列的反熔丝结构的五个电连接以及至第二列的晶体管的一个电连接。

在一些实施例中，除了图3C和图3D中示出的那些之外，反熔丝阵列(未示出)还包括布局单元CB2和CB1的附加行，在如图3A或图3B所示配置的成对的行之间和/或内，并且反熔丝阵列从而包括布局单元组，该布局单元组对于至反熔丝位的给定列中的晶体管的每个电连接，限定了至反熔丝结构的多于五个(例如七个)电连接。

在一些实施例中，反熔丝阵列(未示出)包括图3A至图3D所示的布局单元配置的一个或多个组合，并且从而包括布局单元组，该布局单元组对于至反熔丝位的给定列中的晶体管的每个电连接，限定了至反熔丝结构的至少三个电连接。

通过包括以上讨论的配置，反熔丝阵列300A-300D的IC布局图以及基于其制造的IC器件能够实现以上关于反熔丝布局100A-100C和100讨论的益处。

图4是根据一些实施例的生成IC布局图的方法400的流程图。在一些实施例中，生成IC布局图包括生成反熔丝阵列(例如，如上关于图1D至图1G讨论的反熔丝布局100或如上关于3A至图3D讨论的反熔丝阵列300A-300D)的IC布局图。

方法400的操作能够作为形成包括一个或多个反熔丝结构的一个或多个IC器件的方法的部分来执行，例如基于生成的IC布局图制造的如下关于图5A至图5C讨论的IC器件500。IC器件的非限制性示例包括存储器电路、逻辑器件、处理器件、信号处理电路等。

在一些实施例中，方法400中的一些或全部由计算机的处理器执行。在一些实施例中，方法400的一些或全部由如下面关于图7所讨论的EDA系统700的处理器702执行。

方法400的一些或全部操作能够作为在设计室(例如，下面关于图8讨论的设计室820)中执行的设计工序的部分来执行。

在一些实施例中，方法400的操作以图4中示出的顺序执行。在一些实施例中，方法400的操作以不同于图4中示出的顺序的顺序执行。在一些实施例中，在执行方法400的一个或多个操作之前、之间、期间和/或之后执行一个或多个操作。

在操作410处，在一些实施例中，接收第一布局单元至第四布局单元。接收第一布局单元至第四布局单元包括接收布局单元CA1或CA2中的一个、布局单元CC1或CC2中的一个、布局单元CB1和布局单元CB2，如上关于反熔丝布局100A-100C和图1A至图1C所讨论的。

在一些实施例中，接收第一布局单元至第四布局单元包括执行如上关于图2讨论的方法200的一个或多个操作。

在一些实施例中，接收第一布局单元至第四布局单元包括从单元库(例如，如下关于图7讨论的单元库707)获得一个或多个布局单元。

在操作420处，通过使第一布局单元和第二布局单元与第三布局单元和第四布局单元邻接来布置第一布局单元至第四布局单元。与第二布局单元邻接的第一布局单元共同限定了与第一反熔丝位和第二反熔丝位对应的第一有源区域；与第四布局单元邻接的第三布局单元共同限定了与第三反熔丝位和第四反熔丝位对应的第二有源区域。第一布局单元至第四布局单元共同限定第三有源区域，该第三有源区域对应于与第一反熔丝位和第二反熔丝位以及第三反熔丝位和第四反熔丝位相邻的第五反熔丝位和第六反熔丝位；第一布局单元包括与由第一反熔丝位、第三反熔丝位和第五反熔丝位的反熔丝结构共享的第一栅极区域重叠的第一通孔区域，以及与由第一反熔丝位、第三反熔丝位和第五反熔丝位的晶体管结构共享的第二栅极区域重叠的第二通孔区域；第四布局单元包括与由第二反熔丝位、第四反熔丝位和第六反熔丝位的晶体管结构共享的第三栅极区域重叠的第三通孔区域，以及与由第二反熔丝结构、第四反熔丝位和第六反熔丝位的反熔丝结构共享的第四栅极区域重叠的第四通孔区域；第三布局单元包括与第一栅极区域重叠的第五通孔区域和第六通孔区域；并且第二布局单元包括与第四栅极区域重叠的第七通孔区域和第八通孔区域。

在一些实施例中，第二通孔位于第一有源区域和第三有源区域之间，或者第三通孔位于第二有源区域和第三有源区域之间。

在一些实施例中，布置第一布局单元至第四布局单元包括使多个相同布局单元布置的每个布局单元布置与多个相同布局单元布置的至少两个附加布局单元布置邻接，从而形成反熔丝阵列。

在一些实施例中，布置第一布局单元至第四布局单元包括使第五布局单元和第六布局单元与第一布局单元和第二布局单元邻接，第五布局单元包括与第一栅极区域重叠的第九通孔区域和第十通孔区域，并且第六布局单元包括与第四栅极区域重叠的第十一通孔区域和第十二通孔区域。在一些实施例中，布置第一布局单元至第四布局单元还包括使多个相同布局单元布置中的每个布局单元布置与多个相同布局单元布置中的至少两个附加布局单元布置邻接，从而形成反熔丝阵列。

在各个实施例中，布置第一布局单元至第四布局单元包括根据以上关于图3A至图3D讨论的反熔丝阵列300A-300D中的一个来布置布局单元CA，CB1、CB2和CC。

在操作430处，在一些实施例中，生成包括第一布局单元至第四布局单元的布置的IC布局图。在一些实施例中，生成IC布局图包括生成包括如上关于图1A至图1C讨论的反熔丝布局100A-100C、如上关于图1D至图1G讨论的反熔丝布局100或如上关于图3A至图3D讨论的反熔丝阵列300A-300D中的一个或多个的IC布局图。

在操作440处，在一些实施例中，IC布局图被存储在存储器件中。在各个实施例中，将IC布局图存储在存储器件中包括将IC布局图存储在非易失性计算机可读存储器或单元库(例如数据库)中，和/或包括将IC布局图存储在网络上。在一些实施例中，将IC布局图存储在存储器件中包括将IC布局图存储在下面关于图7讨论的EDA系统700的网络714上。

在操作450处，在一些实施例中，基于IC布局图制造一个或多个半导体掩模中的至少一个或半导体IC的层中的至少一个组件。下面关于图8讨论制造一个或多个半导体掩模或半导体IC的层中法人至少一个组件。

在操作460处，在一些实施例中，基于IC布局图执行一个或多个制造操作。在一些实施例中，执行一个或多个制造操作包括基于IC布局图执行一个或多个光刻曝光。下面关于图8讨论基于IC布局图执行一个或多个制造操作，例如一个或多个光刻曝光。

通过执行方法400的一些或全部操作，生成IC布局图，其中与读取电流路径对应的栅极区域具有特性，并且从而具有如上关于反熔丝布局100A-100C和100讨论的益处。

图5A至图5C是根据一些实施例的IC器件500的图。通过执行方法200和/或400的一些或全部操作来形成IC器件500，并且该IC器件500是基于如上关于图1A至图1G讨论的反熔丝布局100A-100C和100配置的。在一些实施例中，IC器件500包括在由下面关于图8讨论的IC厂商/制造商(“fab”)850制造的IC器件860中。

图5A示出了IC器件500的平面图，为了清楚起见简化了IC器件500，如上关于图1A至图1D讨论的X和Y方向和如上关于图1D至图1G讨论的反熔丝位AB1-AB8。图5B示出了沿着平面A-A’、X方向和垂直于X和Y方向的Z方向的截面图，并且图5C示出了沿着平面B-B’以及X和Z方向的截面图。

IC器件500包括如下讨论所配置的有源区AA1-AA4、栅极结构G2-G5、接触件C1-C4、导电段MBL1-MBL4、M11-M18和M21-M24以及通孔V11-V18和V21-V28。

每个有源区AA1-AA4是在X方向上延伸的衬底500S的并且根据有源区(例如，如上关于图1A至图1C讨论的有源区域AR1-AR3)配置的N型或P型有源区。

栅极结构G2-G5是在Y方向上延伸并且根据如上关于图1A至图1D讨论的相应的栅极区域GR2-GR5配置的栅极结构，并且从而包括分别位于介电层GD2-GD5上面的栅极导体GC2-GC5。

接触件C1-C4是电连接至相应的有源区AA1-AA4并且根据接触区域(例如，如上关于图1A至图1C讨论的接触区域CR1)配置的导电结构。

导电段MBL1-MBL4(在一些实施例中也称为位线MBL1-MBL4)是在X方向上延伸、电连接至相应接触件C1-C4并且根据导电区域(例如，如上关于图1A至图1C讨论的位线BL1)配置的导电段。在图5A至图5C示出的实施例中，导电段MBL1-MBL4是第一金属层的导电段。在一些实施例中，导电段MBL1-MBL4中的一个或多个是除了第一金属层之外的层(例如，第二金属层或第三金属层)的导电段。

导电段M11-M18是在X方向上延伸并且根据导电区域(例如，如上关于图1A至图1C讨论的导电区域Z1-Z4或如上关于图1D讨论的导电区域AZ1-AZ8)配置的导电段。在图5A至图5C示出的实施例中，导电段M11-M18是第一金属层的导电段。在一些实施例中，导电段M11-M18中的一个或多个是除了第一金属层之外的层(例如，第二金属层或第三金属层)的导电段。

导电段M21-M24是在Y方向上延伸并且根据导电区域(例如，如上关于图1D讨论的导电区域MR1-MR4)配置的导电段，在一些实施例中称为导线。在图5A至图5C示出的实施例中，导电段M21-M24是第二金属层的导电段。在一些实施例中，导电段M21-M24中的一个或多个是除了第二金属层之外的层(例如，第三金属层或第四金属层)的导电段。

每个通孔V11-V18是导电结构，该导电结构电连接至栅极导体GC2-GC5中的一个，并且电连接至导电段M11-M18中的相应的上面的一个，并且根据通孔区域(例如，如上关于图1A至图1G讨论的通孔区域VR1-VR4)配置。

每个通孔V21-V28是导电结构，该导电结构电连接至导电段M11-M18的相应的下面的一个和导电段M21-M24的相应的上面的一个，并且根据通孔区域(例如，如上关于图1D至图1G讨论的通孔区域AVR1-AVRB中的相应一个)配置。

为了说明的目的，图5A至图5C中的IC器件500的图示被简化。在各个实施例中，除了上面讨论的那些之外，IC器件500包括一个或多个元件，例如，每个有源区AA1-AA4内的源极/漏极区域。

除非特别指出，否则以上讨论的元件具有仅出于说明的目的的图5A至图5C中示出的形状、尺寸和空间关系。在各个实施例中，IC器件500包括具有除了图5A至图5C中示出的那些以外的形状、尺寸和/或空间关系的元件。

如图5B中所示，位于有源区AA1上面的栅极结构G2包括在反熔丝位AB1的反熔丝结构ABP1中，位于有源区AA1上面的栅极结构G3包括在反熔丝位AB1的晶体管ABR1中，位于有源区AA1上面的栅极结构G4包括在反熔丝位AB5的晶体管ABR5中，并且位于有源区AA1上面的栅极结构G5包括在反熔丝位AB5的反熔丝结构ABP5中。

类似地，位于有源区AA2上面的栅极结构G2和G3分别包括在反熔丝位AB2的反熔丝结构和晶体管中；位于有源区AA3上面的栅极结构G2和G3分别包括在反熔丝位AB3的反熔丝结构和晶体管中；位于有源区AA4上面的栅极结构G2和G3分别包括在反熔丝位AB4的反熔丝结构和晶体管中；位于有源区AA2上面的栅极结构G4和G5分别包括在反熔丝位AB6的晶体管和反熔丝结构中；位于有源区AA3上面的栅极结构G4和G5分别包括在反熔丝位AB7的晶体管和反熔丝结构中；并且位于有源区AA4上面的栅极结构G4和G5分别包括在反熔丝位AB8的晶体管和反熔丝结构中。为了清楚起见，未详细标记或示出与反熔丝位AB2-AB4和AB6-AB8对应的反熔丝结构和晶体管。

如图5B中所示，接触件C1电连接至导电段MBL1并且电连接至栅极结构G3和G4之间的有源区AA1，并且从而配置为从导电段MBL1到反熔丝位AB1的晶体管ABR1和反熔丝位AB5的晶体管ABR5的每个的电流路径的部分。图5B中示出的IC器件500的部分从而对应于图1E中示出和上面讨论的反熔丝布局100的示意图。

如图5C中所示，通孔V12电连接至下面的栅极导体GC3和上面的导电段M12，并且通孔V22电连接至下面的导电段M12和上面的导电段M22。通孔V16电连接至下面的栅极导体GC5和上面的导电段M16，并且通孔V26电连接至下面的导电段M16和上面的导电段M24。在X方向上对准的导电段M12和M16从而对应于图1D中示出和上面讨论的反熔丝布局100的相应导电区域AZ2和AZ4。

类似地，导电段M11通过通孔V11电连接至栅极导体GC2，并且通过通孔V21电连接至导电段M21，在X方向上与导电段M15对准，通过通孔V15电连接至栅极导体GC5并且通过通孔V25电连接至导电段M24，导电段M11共同对应于反熔丝布局100的相应导电区域AZ1和AZ5；导电段M13通过通孔V13电连接至栅极导体GC2，并且通过通孔V23电连接至导电段M21，在X方向上与导电段M17对准，通过通孔V17电连接至栅极导体GC5，并且通过通孔V27电连接至导电段M24，导电段M13共同对应于反熔丝布局100的相应导电区域AZ3和AZ7；并且导电段M14通过通孔V14电连接至栅极导体GC2，并且通过通孔V24电连接至导电段M21，在X方向上与导电段M18对准，通过通孔V18电连接至栅极导体GC4，并且通过通孔V28电连接至导电段M23，导电段M14对应于反熔丝布局100的相应导电区域AZ4和AZ8。

通过以上讨论的并且在图5A至图5C中示出的配置，IC器件500对应于以上关于图1D至图1G讨论并且包括根据以上关于图3A讨论的反熔丝阵列300A布置的布局单元CA、CB1、CB2和CC的反熔丝布局100。IC器件500从而包括：第一反熔丝结构，第一反熔丝结构包括位于第一栅极导体和第一有源区之间的介电层，例如，包括位于栅极导体GC2和有源区AA3之间的介电层GD2的反熔丝位AB3的反熔丝结构；第二反熔丝结构，包括位于第二栅极导体和第一有源区之间的介电层，例如，包括位于栅极导体GC5和有源区AA3之间的介电层GD5的反熔丝位AB7的反熔丝结构；第一晶体管，包括第三栅极导体，例如，包括位于第一栅极导体和第二栅极导体之间的栅极导体GC3的反熔丝位AB3的晶体管；第二晶体管，包括第四栅极导体，例如，包括位于第二栅极导体和第三栅极导体之间的栅极导体GC4的反熔丝位AB7的晶体管；第一通孔和第二通孔，例如通孔V13和V14，电连接至第一栅极导体；第三通孔，例如通孔V17，电连接至第二栅极导体；以及第四通孔，例如通孔V18，电连接至第四栅极导体。第一通孔和第三通孔沿着X方向彼此对准，第二通孔和第四通孔沿着X方向彼此对准，并且相对于沿着Y方向与第一有源区相邻的第二有源区和第三有源区(例如，有源区AA2和AA4)，第一通孔、第二通孔、第三通孔和第四通孔中的每个更靠近第一有源区。

在各个实施例中，IC器件500对应于例如根据以上关于图3B至图3D讨论的反熔丝阵列300B-300D中的一个或多个另外布置的布局单元CA、CB1、CB2和CC，并且从而包括具有上述配置的第一通孔至第四通孔，其中相对于沿着Y方向与第一有源区相邻的第二有源区和第三有源区，第一通孔至第四通孔中的每个更靠近第一有源区。

通过根据反熔丝布局100A-100C和100和/或反熔丝阵列300A-300D进行配置，如上关于图1A至图1D和图3A至图3D讨论并且通过执行如上关于图2和图4讨论的方法200和400的一些或全部操作制造的，IC器件500使得能够实现上面关于反熔丝布局100A-100C和100所讨论的优点。

图6是根据一些实施例的操作反熔丝位的方法600的流程图。方法600的操作能够作为操作包括一个或多个反熔丝结构的一个或多个IC器件(例如，如上关于图5A至图5C讨论的IC器件500)的方法的部分来执行。

在一些实施例中，方法600的操作以图6中示出的顺序执行。在一些实施例中，方法600的操作以不同于图6中示出的顺序的顺序执行。在一些实施例中，在执行方法600的一个或多个操作之前、之间、期间和/或之后执行一个或多个操作。

在操作610处，将第一电压施加至电连接至栅极结构的编程线，栅极结构包括在四个相邻反熔丝位中的每个的反熔丝结构中。在各个实施例中，将第一电压施加至编程线包括作为读取操作的部分施加读取电压或作为编程操作的部分施加编程电压。

在一些实施例中，将第一电压施加至编程线包括将信号WLP0或WLP1(如上关于反熔丝布局100和图1D至图1G所讨论的)施加至如上关于IC器件500和图5A至图5C讨论的相应导线M21或M24。

在操作620处，将第二电压施加至电连接至四个相邻反熔丝位中的第一反熔丝位的位线，从而使位单元电流流过第一反熔丝位的反熔丝结构，位单元电流的电流路径包括位于编程线和栅极结构之间的四个通孔，四个通孔中的每个都与四个相邻反熔丝位中的反熔丝位相邻。

位单元电流的大小基于第一电压的电压电平、第二电压的电压电平以及编程线和栅极结构之间的电流路径的电阻。在一些实施例中，编程线和栅极结构之间的电流路径包括通孔V11、V13、V14和与反熔丝位AB1-AB4相邻的第四通孔(未示出)，或者与反熔丝位AB5-AB5相邻的第四通孔(未示出)，如上关于IC器件500和图5A至图5C所讨论的。

在一些实施例中，施加第二电压包括将位线电压施加至位线MBL1-MBL4中的一个，如上关于IC器件500和图5A至图5C所讨论的。

在操作630处，在一些实施例中，使用感测放大器感测位单元电流。在一些实施例中，使用感测放大器感测位单元电流包括确定相应的反熔丝结构的编程状态。

在操作640处，在一些实施例中，对于至少第二位单元结构重复操作610-630中的一个或多个，从而使位单元电流在两个或多个位单元结构中流动。在各个实施例中，重复操作610-630中的一个或多个包括使位单元电流在四个位单元结构的第二个中流动和/或使位单元电流在除了这四个位单元结构之外的位单元结构中流动。

通过执行方法600的一些或全部操作，执行反熔丝位操作，其中读取电流路径的栅极结构部分具有特性，并且从而具有如上关于反熔丝布局100A-100C和100所讨论的益处。

图7是根据一些实施例的电子设计自动化(EDA)系统700的框图。

在一些实施例中，EDA系统700包括APR系统。根据一些实施例，根据一个或多个实施例，本文描述的设计表示线路由布置的布局图的方法可例如使用EDA系统700来实施。

在一些实施例中，EDA系统700是通用计算器件，包括硬件处理器702和非暂时性计算机可读存储介质704。除其他之外，存储介质704编码有(即存储)计算机程序代码706(即一组可执行指令)。硬件处理器702执行的指令706表示(至少部分地)EDA工具，该工具实现了例如上关于图2所讨论的方法200和/或如上关于图4讨论的方法400的部分或全部(下文中，所述工艺和/或方法)。

处理器702经由总线708电耦合至计算机可读存储介质704。处理器702还经由总线708电耦合至I/O接口710。网络接口712也经由总线708电耦合至处理器702。网络接口712连接至网络714，使得处理器702和计算机可读存储介质704能够通过网络714连接至外部元件。处理器702配置为执行编码在计算机可读存储介质704中的计算机程序代码706，以使系统700可用于执行所述工艺和/或方法的部分或全部。在一个或多个实施例中，处理器702是中央处理单元(CPU)、多处理器、分布式处理系统、专用集成电路(ASIC)和/或合适的处理单元。

在一个或多个实施例中，计算机可读存储介质704是电子、磁、光、电磁、红外和/或半导体系统(或装置或设备)。例如，计算机可读存储介质704包括半导体或固态存储器、磁带、可移动计算机磁盘、随机存取存储器(RAM)、只读存储器(ROM)、硬磁盘和/或光盘。在使用光盘的一个或多个实施例中，计算机可读存储介质704包括压缩盘-只读存储器(CD-ROM)、压缩盘-读/写(CD-R/W)和/或数字视频盘(DVD)。

在一个或多个实施例中，存储介质704存储计算机程序代码706，该计算机程序代码706配置为使系统700(其中这样的执行至少部分地表示EDA工具)可用于执行所述工艺和/或方法的部分或全部。在一个或多个实施例中，存储介质704还存储有助于执行所述工艺和/或方法的部分或全部的信息。在一个或多个实施例中，存储介质704存储单元库707，单元库707包括如本文公开的这样的单元，例如，布局单元CA1、CA2、CB1、CB2、CC1或CC2，和/或如上关于图1A至图1C所讨论的反熔丝布局100A-100C。

EDA系统700包括I/O接口710。I/O接口710耦合至外部电路。在一个或多个实施例中，I/O接口710包括键盘、小键盘、鼠标、轨迹球、轨迹板和/或光标方向键，用于将信息和命令传送到处理器702。

EDA系统700还包括耦合至处理器702的网络接口712。网络接口712允许系统700与网络714通信，一个或多个其他计算机系统连接至该网络。网络接口712包括无线网络接口，诸如BLUETOOTH、WIFI、WIMAX、GPRS或WCDMA；或有线网络接口，诸如ETHERNET、USB或IEEE-1364。在一个或多个实施例中，在两个或多个系统700中实现部分或全部所述工艺和/或方法。

系统700配置为通过I/O接口710接收信息。通过I/O接口710接收的信息包括指令、数据、设计规则、标准单元库和/或用于由处理器702处理的其他参数中的一个或多个。信息经由总线708传输到处理器702。EDA系统700配置为通过I/O接口710接收与UI相关的信息。该信息作为用户接口(UI)742存储在计算机可读介质704中。

在一些实施例中，所述工艺和/或方法的部分或全部被实现为用于由处理器执行的独立软件应用。在一些实施例中，所述工艺和/或方法的部分或全部被实现为作为附加软件应用的部分的软件应用。在一些实施例中，所述工艺和/或方法的部分或全部被实现为软件应用的插件。在一些实施例中，所述工艺和/或方法中的至少一个被实现为作为EDA工具的部分的软件应用。在一些实施例中，所述工艺和/或方法的部分或全部被实现为由EDA系统700使用的软件应用。在一些实施例中，使用诸如可从CADENCE DESIGN SYSTEMS公司获得的

或其他合适的布局生成工具的工具生成包括标准单元的布局图。

在一些实施例中，这些工艺被实现为存储在非暂时性计算机可读记录介质中的程序的函数。非暂时性计算机可读记录介质的示例包括但不限于外部/可移动和/或内部/内置的存储或存储单元，例如，诸如DVD的光盘，诸如硬盘的磁盘，诸如ROM、RAM、存储卡的半导体存储器等。

图8是根据一些实施例的IC制造系统800以及与其相关联的IC制造流程的框图。在一些实施例中，基于布局图，使用制造系统800来制造(A)一个或多个半导体掩模或(B)半导体集成电路的层中的至少一个组件中的至少一个。

在图8中，IC制造系统800包括在设计、开发和制造周期和/或与制造IC器件860有关的服务中彼此交互的实体，诸如设计室820、掩模室830和IC厂商/制造商(“fab”)850。系统800中的实体通过通信网络连接。在一些实施例中，通信网络是单个网络。在一些实施例中，通信网络是各种不同的网络，诸如内联网和因特网。通信网络包括有线和/或无线通信信道。每个实体与一个或多个其他实体交互，并且向一个或多个其他实体提供服务和/或从一个或多个其他实体接收服务。在一些实施例中，设计室820、掩模室830和IC制造商850中的两个或多个由单个较大的公司拥有。在一些实施例中，设计室820、掩模室830和IC制造商850中的两个或多个共存于共同设施中并且使用共同资源。

设计室(或设计团队)820生成IC设计布局图822。IC设计布局图822包括为IC器件860(例如，如上关于图5A至图5C讨论的)设计的各种几何图案(例如，图1A至图1D或图3A至图3D中示出的IC布局图)。几何图案对应于构成要制造的IC器件860的各种组件的金属、氧化物或半导体层的图案。各个层组合形成各个IC部件。例如，IC设计布局图822的部分包括各种IC部件，诸如将在半导体衬底(诸如硅晶圆)和设置在半导体衬底上的各个材料层中形成的有源区域、栅电极、源电极和漏电极、层间互连件的金属线或通孔以及用于形成接合焊盘的开口。设计室820实施适当的设计工序以形成IC设计布局图822。设计工序包括逻辑设计、物理设计或放置和路由中的一个或多个。IC设计布局图822呈现在具有几何图案信息的一个或多个数据文件中。例如，IC设计布局图822可以用GDSII文件格式或DFII文件格式表示。

掩模室830包括数据准备832和掩模制造844。掩模室830使用IC设计布局图822来制造一个或多个掩模845，用于根据IC设计布局图822制造IC器件860的各个层。掩模室830实施掩模数据准备832，其中IC设计布局图822转换为代表性数据文件(“RDF”)。掩模数据准备832将RDF提供给掩模制造844。掩模制造844包括掩模写入器。掩模写入器将RDF转换为衬底上的图像，诸如掩模(中间掩模)845或半导体晶圆853。设计布局图822由掩模数据准备832操纵，以符合掩模写入器的特定特性和/或IC制造商850的要求。在图8中，掩模数据准备832和掩模制造844示出为分隔开的要素。在一些实施例中，掩模数据准备832和掩模制造844可以统称为掩模数据准备。

在一些实施例中，掩模数据准备832包括光学邻近校正(OPC)，OPC使用光刻增强技术来补偿图像误差，诸如可能由衍射、干涉、其他工艺效应等引起的图像误差。OPC调整IC设计布局图822。在一些实施例中，掩模数据准备832包括进一步的分辨率增强技术(RET)，诸如轴外照射、子分辨率辅助部件、相移掩模、其他合适的技术等或它们的组合。在一些实施例中，还使用逆光刻技术(ILT)，ILT将OPC视为逆成像问题。

在一些实施例中，掩模数据准备832包括掩模规则检查器(MRC)，MRC使用一组掩模创建规则检查已经经受OPC中的工艺的IC设计布局图822，掩模创建规则的集合包含某些几何和/或连接限制以确保足够的裕度，以解决半导体制造工艺中的可变性等。在一些实施例中，MRC修改IC设计布局图822以补偿掩模制造844期间的限制，这可以撤消由OPC实施的部分修改以便满足掩模创建规则。

在一些实施例中，掩模数据准备832包括光刻工艺检查(LPC)，LPC模拟将由IC制造商850实施以制造IC器件860的处理。LPC基于IC设计布局图822模拟该处理以创建模拟制造的器件，诸如IC器件860。LPC模拟中的处理参数可以包括与IC制造周期的各种工艺相关的参数、与用于制造IC的工具相关的参数和/或制造工艺的其他方面。LPC考虑各种因素，诸如空间图像对比度、焦深(“DOF”)、掩模误差增强因子(“MEEF”)、其他合适的因子等或它们的组合。在一些实施例中，在通过LPC创建模拟制造的器件之后，如果模拟的器件在形状上不够接近以满足设计规则，则重复OPC和/或MRC以进一步细化IC设计布局图822。

应当理解，为了清楚起见，已经简化了掩模数据准备832的上述描述。在一些实施例中，数据准备832包括诸如逻辑操作(LOP)的附加特征，以根据制造规则修改IC设计布局图822。另外，在数据准备832期间施加于IC设计布局图822的工艺可以以各种不同的顺序实施。

在掩模数据准备832之后并且在掩模制造844期间，基于修改的IC设计布局图822制造掩模845或掩模845的组。在一些实施例中，基于修改的IC设计布局图822，使用电子束(e束)或多个电子束的机制在掩模(光掩模或中间掩模)845上形成图案。掩模845可以用各种技术形成。在一些实施例中，使用二元技术形成掩模845。在一些实施例中，掩模图案包括不透明区域和透明区域。用于曝光已经涂布在晶圆上的图像敏感材料层(例如，光刻胶)的辐射束(诸如紫外(UV)光束)由不透明区域阻挡并且传输通过透明区域。在一个示例中，掩模845的二元掩模版本包括透明衬底(例如，熔融石英)和涂布在二元掩模的不透明区域中的不透明材料(例如，铬)。在另一示例中，使用相移技术形成掩模845。在掩模845的相移掩模(PSM)版本中，在相移掩模上形成的图案中的各种部件配置为具有适当的相位差以提高分辨率和成像质量。在各个示例中，相移掩模可以是衰减PSM或交替PSM。由掩模制造844生成的掩模用于各种工艺中。例如，这种掩模用于离子注入工艺中以在半导体晶圆853中形成各个掺杂区域，用于蚀刻工艺中以在半导体晶圆853中形成各个蚀刻区域和/或用于其他合适的工艺中。

IC制造商850是IC制造业务，包括用于制造各种不同IC产品的一个或多个制造设施。在一些实施例中，IC制造商850是半导体代工厂。例如，可能存在用于多个IC产品(前段制程(FEOL)制造)的前端制造的制造设施，而第二制造设施可以为IC产品(后段制程(BEOL)制造)的互连和封装提供后端制造，并且第三制造设施可以为代工业务提供其他服务。

IC fab 850包括晶圆制造工具852，该晶圆制造工具852配置为在半导体晶圆853上执行各种制造操作，使得根据一个或多个掩模(例如掩模845)来制造IC器件860。在各个实施例中，制造工具852包括晶圆步进器、离子注入机、光刻胶涂布机、处理室(例如CVD室或LPCVD炉)、CMP系统、等离子蚀刻系统、晶圆清洁系统或其他能够执行本文讨论的一个或多个合适的制造工艺的其他制造装置。

IC制造商850使用由掩模室830制造的掩模(或多个掩模)845来制造IC器件860。因此，IC制造商850使用IC设计布局图822来制造IC器件860。在一些实施例中，半导体晶圆853由IC制造商850使用掩模(或多个掩模)845制造以形成IC器件860。在一些实施例中，IC制造包括至少间接地基于IC设计布局图822执行一个或多个光刻曝光。半导体晶圆853包括硅衬底或其上形成有材料层的其他适当衬底。半导体晶圆853还包括各个掺杂区域、介电部件、多级互连件等中的一个或多个(在随后的制造步骤中形成)。

关于集成电路(IC)制造系统(例如，图8的系统800)以及与其相关联的IC制造流程的细节可以在例如2016年2月9日授权的美国专利第9,256,709号、2015年10月1日公布的美国授权前公开号20150278429、2014年2月6日公布的美国授权前公开号20140040838、2007年8月21日授权的美国专利第7,260,442号中找到，它们的全部内容结合于此作为参考。

例如，在美国专利第7,260,442号中，图9示出根据本发明实施例的制造系统的框图。掩模制造系统20包括至少一个处理工具21、检测工具23、控制器25、数据库24、以及制造执行系统(MES)26。

处理工具21用以处理至少一个掩模，其可以为曝光工具、烘烤工具、显影工具、蚀刻工具、或光阻剥除工具。

检测工具23是用以在掩模进行蚀刻后和/或光阻剥除后检测该掩模以得到蚀刻后检测和/或剥除后检测结果资料。

控制器25是用以针对处理工具21，执行前馈控制以及反馈控制。其接收检测工具23所得到的检测结果数据，并由数据库24中取得被处理的掩模的相关数据以及与掩模执行步骤所使用材料的相关数据。控制器25并产生处理工具21的处理模型，并根据该掩模的相关数据、处理使用的材料数据、及该检测结果数据校正该处理模型。控制器25并在处理工具21执行掩模处理程序的过程中，监测处理工具21的运作状况，将其运作状况与该处理模型比对，并据以实时调整处理工具21的参数设定，使得其能够以符合该处理模型的方式执行该掩模处理程序。

根据本实施例，上述掩模的相关数据、处理使用的材料数据、及该检测结果数据是储存于数据库24中。上述掩模的相关数据是可以为下列数据中至少一个：对应产品种类数据、掩模阶层数据、掩模等级数据、掩模光学校正数据、以及对应的客户数据等。上述材料数据则可以为下列数据中至少一个：光阻液种类数据、光阻液特性数据、光阻液衰减变化数据。

如图9所示，控制器25是与制造执行系统26链接，其产生处理工具21的处理模型，使得制造执行系统26根据该处理模型控制处理工具21的运作。其中该处理模型包括处理工具21的处理参数以及处理加工程序(recipe)。

图10A至图10B示出根据本发明实施掩模制造方法的流程图，该方法可以实施于上述掩模制造系统。图10A至图10B所示的掩模制造方法控制掩模制造系统中处理工具21的运作。而被控制的处理工具21可以为曝光工具、烘烤工具、显影工具、蚀刻工具、或光阻剥除工具。

图10A至图10B示出该方法首先提供材料数据及掩模数据(步骤S31)。该材料数据主要为在掩模制造过程中所使用的材料的相关数据，例如光阻液等。该掩模数据则是该掩模所对应的产品的相关数据。根据本实施例，上述掩模的相关数据、处理使用的材料数据、及该检测结果数据是储存于数据库24中，而数据库24则与控制器直接链接或透过网络与其链接。

然后，根据该材料数据及该掩模数据确定处理工具21的第一处理参数(步骤S32)。控制器25由数据库24中取得被处理的掩模的相关数据以及与掩模执行步骤所使用材料的相关数据，并据以确定处理工具21的第一处理参数。

然后，根据该第一处理参数执行第一掩模处理以处理第一掩模(步骤S33)。该第一掩模依序经由曝光工具、烘烤工具、显影工具、蚀刻工具、及光阻剥除工具进行曝光、烘烤、显影、蚀刻以及光阻剥除等处理。同时，在上述第一掩模处理处理的过程中，收集对应于该第一掩模处理的第一处理数据(步骤S34)。第一处理数据被传送至控制器25，使得能够根据该材料数据、该掩模数据该第一处理数据确定反馈校正数据(步骤S35)。该反馈校正资料是藉由统计分析方法计算而得。根据本实施例，该材料数据、该掩模数据该第一处理数据是根据其各自的特性，在统计分析过程中以名目变量或连续变量的方式呈现。例如，具有静态特性的材料数据(例如光阻液种类数据)以及掩模数据(例如产品种类数据)分别以不同的名目变量表示。而具有动态特性的材料数据(例如光阻液衰减变化数据)以及掩模数据(例如掩模光学校正数据)则是以对应的连续变量表示。上述名目变量以及连续变量是藉由变异数分析方法以及回归分析方法处理。然后，根据该反馈校正资料校正该第一处理参数以获得第二处理参数(步骤S36)。

然后，根据该第二处理参数，执行第二掩模处理以处理第二掩模(步骤S37)。

在上述步骤S33中执行上述第一掩模处理。当该第一掩模的线宽不符合预定的标准，则必须执行再蚀刻程序以修正该掩模的线宽，直到其符合该预定的标准为止。

参照图10B，其示出掩模处理的前馈控制。该方法利用其他掩模的检测结果来校正工具的处理参数。该方法首先提供前期检测结果(步骤S331)，其为掩模的光阻剥除后检测结果。再根据该第一检测数据及该前期检测数据产生前馈调整信号(步骤S333)。然后根据前馈调整数据产生再蚀刻处理参数(步骤S335)。然后，根据该再蚀刻处理参数，执行再蚀刻处理以处理该第一掩模(步骤S337)。图10B中所示出的方法是可以用以控制蚀刻工具或光阻剥除工具。

本发明还提供一种利用统计处理控制分析以实时控制掩模制造的方法，该方法如图11所示。该方法首先提供处理模型(步骤S41)，再根据该处理模型，以掩模制造工具执行掩模制造步骤以处理掩模(步骤S43)。并在工具运作的同时，监测该处理工具，以获得其运作信息(步骤S45)。然后，根据该处理模型与该运作数据执行错误检测分析(步骤S47)。并根据该错误检测分析结果，产生微调信号(步骤S48)。再根据该微调信号校正该处理工具的运作设定，使得该处理工具根据调整后的运作设定继续处理该掩模(步骤S49)。

上述图10A至图10B及图11的掩模制造控制方法是可以分别实施或同时实施。

在一些实施例中，生成IC布局图的方法包括：将第一有源区域定位在IC布局图中的第二有源区域和第三有源区域之间并且与第二有源区域和第三有源区域相邻，第一有源区域、第二有源区域和第三有源区域中的每个均在第一方向上延伸，使第一有源区域与相邻的第一栅极区域至第四栅极区域相交，从而限定第一反熔丝位的反熔丝结构的栅极的相应位置、第一反熔丝位的晶体管的栅极的相应位置、第二反熔丝位的晶体管的栅极的相应位置和第二反熔丝位的反熔丝结构的栅极的相应位置，使分隔开的第一导电区域和第二导电区域沿着第一方向对准并且位于第一有源区域和第二有源区域之间，从而使第一导电区域与第一栅极区域相交，第二导电区域与第四栅极区域相交，以及使分隔开的第三导电区域和第四导电区域沿着第一方向对准并且位于第一有源区域和第三有源区域之间，从而使第三导电区域与第一栅极区域相交，第四导电区域与第三栅极区域相交，或者使第三导电区域与第二栅极区域相交，第四导电区域与第四栅极区域相交。定位第一有源区域、使第一有源区域与相邻的第一栅极区域至第四栅极区域相交、使分隔开的第一导电区域和第二导电区域对准或者使分隔开的第三导电区域和第四导电区域对准中的至少一个由计算机的处理器执行。在一些实施例中，使分隔开的第三导电区域和第四导电区域沿着第一方向对准包括将第三导电区域和第四导电区域分隔开第一距离，该第一距离对应于EUV制造工艺的最小间距规则。在一些实施例中，使分隔开的第一导电区域和第二导电区域沿着第一方向对准包括将第一导电区域和第二导电区域分隔开大于第一距离的第二距离。在一些实施例中，该方法包括使分隔开的第五导电区域和第六导电区域沿着第一方向对准，其中第三有源区域位于第三导电区域和第四导电区域与第五导电区域和第六导电区域之间，并且使第五导电区域和第六导电区域对准包括使第五导电区域与第一栅极区域相交，第六导电区域与第四栅极区域相交。在一些实施例中，该方法包括使分隔开的第五导电区域和第六导电区域沿着第一方向对准，其中第一有源区域位于第一导电区域和第二导电区域与第五导电区域和第六导电区域之间，当使分隔开的第三导电区域和第四导电区域对准包括使第三导电区域与第一栅极区域相交，并且使第四导电区域与第三栅极区域相交时，使分隔开的第五导电区域和第六导电区域对准包括使第五导电区域与第二栅极区域相交，并且使第六导电区域与第四栅极区域相交，并且当使分隔开的第三导电区域和第四导电区域对准包括使第三导电区域与第二栅极区域相交并且使第四导电区域与第四栅极区域相交时，使分隔开的第五导电区域和第六导电区域对准包括使第五导电区域与第一栅极区域相交，并且使第六导电区域与第三栅极区域相交。在一些实施例中，使分隔开的第三导电区域和第四导电区域沿着第一方向对准以及使分隔开的第五导电区域和第六导电区域沿着第一方向对准中的每个包括将对应的第三导电区域和第四导电区域或将第五导电区域和第六导电区域分隔开对应于最小间距规则的距离。在一些实施例中，该方法包括将第一通孔区域定位在第一导电区域和第一栅极区域的交点处，将第二通孔区域定位在第二导电区域和第四栅极区域的交点处，将第三通孔区域定位在第三导电区域和第一栅极区域或第二栅极区域中的一个的交点处，以及将第四通孔区域定位在第四导电区域和第三栅极区域或第四栅极区域中的一个的交点处。在一些实施例中，定位第一通孔区域至定位第四通孔区域中的每个包括定位狭槽或正方形通孔区域。

在一些实施例中，IC器件包括：第一反熔丝结构，包括位于在第一方向上延伸的第一栅极导体与在垂直于第一方向的第二方向上延伸的第一有源区之间的第一介电层；第二反熔丝结构，包括位于在第一方向上延伸的第二栅极导体和第一有源区之间的第二介电层；第一晶体管，包括位于第一栅极导体和第二栅极导体之间的在第一方向上延伸的第三栅极导体；第二晶体管，包括位于第二栅极导体和第三栅极导体之间的在第一方向上延伸的第四栅极导体；第一通孔和第二通孔，电连接至第一栅极导体；第三通孔，电连接至第二栅极导体；以及第四通孔，电连接至第三栅极导体或第四栅极导体。第一通孔和第三通孔沿着第二方向彼此对准，并且沿着第一方向位于第一有源区和与第一有源区相邻的第二有源区之间，并且第二通孔和第四通孔沿着第二方向彼此对准，并且沿着第一方向位于第一有源区和与第一有源区相邻的第三有源区之间。在一些实施例中，IC器件包括沿着第二方向彼此对准的第五通孔和第六通孔，其中第二有源区位于第五通孔和第六通孔与第一通孔和第三通孔之间，第五通孔电连接至第二栅极导体，当第四通孔电连接至第三栅极导体时，第六通孔电连接至第四栅极导体，并且当第四通孔电连接至第四栅极导体时，第六通孔电连接至第三栅极导体。在一些实施例中，IC器件包括沿着第二方向彼此对准的第五通孔和第六通孔，其中第三有源区位于第五通孔和第六通孔与第二通孔和第四通孔之间，第五通孔电连接至第一栅极导体，并且第六通孔电连接至第二栅极导体。在一些实施例中，IC器件包括在第一方向上延伸并且电连接至第一通孔、第二通孔和第五通孔中的每个的第一导线、在第一方向上延伸并且电连接至第三通孔和第六通孔中的每个的第二导线以及在第一方向上延伸并且电连接至第四导通孔的第三导线。在一些实施例中，IC器件包括沿着第二方向彼此对准的第五通孔和第六通孔，其中第二有源区位于第五通孔和第六通孔与第一通孔和第三通孔之间，第五通孔电连接至第一栅极导体，并且第六通孔电连接至第二栅极导体。在一些实施例中，IC器件包括沿着第二方向彼此对准的第七通孔和第八通孔以及与第三有源区相邻的第四有源区，其中第四有源区位于第七通孔和第八通孔与第五通孔和第六通孔之间，第七通孔电连接至第一栅极导体，并且第八通孔电连接至第二栅极导体。在一些实施例中，IC器件包括在第一方向上延伸并且电连接至第一通孔、第二通孔、第五通孔和第七通孔中的每个的第一导线、在第一方向上延伸并且电连接至第三通孔、第六通孔和第八通孔中的每个的第二导线以及在第一方向上延伸并且电连接至第四通孔的第三导线。

在一些实施例中，EDA系统包括处理器和包括用于一个或多个程序的计算机程序代码的非暂时性计算机可读存储介质。非易失性计算机可读存储介质和计算机程序代码配置为与处理器一起，使系统通过使第一布局单元和第二布局单元与第三布局单元和第四布局单元邻接，来布置第一布局单元至第四布局单元，其中与第二布局单元邻接的第一布局单元共同限定与第一反熔丝位和第二反熔丝位对应的第一有源区域，与第四布局单元邻接的第三布局单元共同限定与第三反熔丝位和第四反熔丝位对应的第二有源区域，第一布局单元至第四布局单元共同限定第三有源区域，该第三有源区域对应于与第一反熔丝位和第二反熔丝位以及第三反熔丝位和第四反熔丝位相邻的第五反熔丝位和第六反熔丝位，第一布局单元包括：第一通孔区域，与由第一反熔丝位、第三反熔丝位和第五反熔丝位的反熔丝结构共享的第一栅极区域重叠；以及第二通孔区域，与由第一反熔丝位、第三反熔丝位和第五反熔丝位的晶体管结构共享的第二栅极区域重叠，第四布局单元包括：第三通孔区域，与由第二反熔丝位、第四反熔丝位和第六反熔丝位的晶体管结构共享的第三栅极区域重叠；以及第四通孔区域，与由第二反熔丝位、第四反熔丝位和第六反熔丝位的反熔丝结构共享的第四栅极区域重叠，第三布局单元包括与第一栅极区域重叠的第五通孔区域和第六通孔区域，并且第二布局单元包括与第四栅极区域重叠的第七通孔区域和第八通孔区域，以及生成包括第一布局单元至第四布局单元的布置的IC布局图。在一些实施例中，第一布局单元至第四布局单元的布置是多个相同布局单元布置的第一布局单元布置，并且非暂时性计算机可读存储介质和计算机程序代码配置为与处理器一起，使系统使多个相同布局单元布置中的每个布局单元布置与多个相同布局单元布置中的至少两个附加布局单元布置邻接，从而形成反熔丝阵列。在一些实施例中，非暂时性计算机可读存储介质和计算机程序代码配置为与处理器一起，使系统使第五布局单元和第六布局单元与第一布局单元和第二布局单元邻接，其中第五布局单元包括与第一栅极区域重叠的第九通孔区域和第十通孔区域，并且第六布局单元包括与第四栅极区域重叠的第十一通孔区域和第十二通孔区域。在一些实施例中，第一布局单元至第六布局单元的布置是多个相同布局单元布置的第一布局单元布置，并且非暂时性计算机可读存储介质和计算机程序代码配置为与处理器一起，使系统使多个相同布局单元布置中的每个布局单元布置与多个相同布局单元布置中的至少两个附加布局单元布置邻接，从而形成反熔丝阵列。在一些实施例中，以下的至少一个：第二通孔位于第一有源区域和第三有源区域之间，或者第三通孔位于第二有源区域和第三有源区域之间。

本领域的普通技术人员将容易地看到，所公开的实施例中的一个或多个实现了以上阐述的一个或多个优点。在阅读了前述说明书之后，本领域普通技术人员将能够影响本文广泛公开的各种变化、等同物的替换以及各种其他实施例。因此，旨在于此授予的保护仅受所附权利要求及其等同物中包含的限定的限制。

Claims (10)

1.一种生成集成电路布局图的方法，所述方法包括：

将第一有源区域定位在所述集成电路布局图中的第二有源区域和第三有源区域之间并且与所述第二有源区域和所述第三有源区域相邻，所述第一有源区域、所述第二有源区域和所述第三有源区域中的每个均在第一方向上延伸；

使所述第一有源区域与相邻的第一栅极区域至第四栅极区域相交，从而限定第一反熔丝位的反熔丝结构的栅极的相应位置、所述第一反熔丝位的晶体管的栅极的相应位置、第二反熔丝位的晶体管的栅极的相应位置和所述第二反熔丝位的反熔丝结构的栅极的相应位置；

使分隔开的第一导电区域和第二导电区域沿着第一方向对准并且位于第所述一有源区域和所述第二有源区域之间，从而使所述第一导电区域与所述第一栅极区域相交，并且使所述第二导电区域与所述第四栅极区域相交；以及

使分隔开的第三导电区域和第四导电区域沿着所述第一方向对准并且位于所述第一有源区域和所述第三有源区域之间，从而使所述第三导电区域与所述第一栅极区域相交，并且使所述第四导电区域与所述第三栅极区域相交，或者使所述第三导电区域与所述第二栅极区域相交，并且使所述第四导电区域与所述第四栅极区域相交，

其中，定位所述第一有源区域、使所述第一有源区域与相邻的所述第一栅极区域至所述第四栅极区域相交、使分隔开的所述第一导电区域和所述第二导电区域对准或者使分隔开的所述第三导电区域和所述第四导电区域对准中的至少一个由计算机的处理器执行。

2.根据权利要求1所述的方法，其中，使分隔开的所述第三导电区域和所述第四导电区域沿着所述第一方向对准包括将所述第三导电区域和所述第四导电区域分隔开第一距离，所述第一距离对应于极紫外(EUV)制造工艺的最小间距规则。

3.根据权利要求2所述的方法，其中，使分隔开的所述第一导电区域和所述第二导电区域沿着所述第一方向对准包括将所述第一导电区域和所述第二导电区域分隔开第二距离，所述第二距离大于所述第一距离。

4.根据权利要求1所述的方法，还包括使分隔开的第五导电区域和第六导电区域沿着所述第一方向对准，其中，

所述第三有源区域位于所述第三导电区域和所述第四导电区域与所述第五导电区域和所述第六导电区域之间，并且

使所述第五导电区域和所述第六导电区域对准包括使所述第五导电区域与所述第一栅极区域相交，并且使所述第六导电区域与所述第四栅极区域相交。

5.根据权利要求1所述的方法，还包括使分隔开的第五导电区域和第六导电区域沿着所述第一方向对准，其中，

所述第一有源区域位于所述第一导电区域和所述第二导电区域与所述第五导电区域和所述第六导电区域之间，

当使分隔开的所述第三导电区域和所述第四导电区域对准包括使所述第三导电区域与所述第一栅极区域相交，并且使所述第四导电区域与所述第三栅极区域相交时，使分隔开的所述第五导电区域和所述第六导电区域对准包括使所述第五导电区域与所述第二栅极区域相交，并且使所述第六导电区域与所述第四栅极区域相交，并且

当使分隔开的所述第三导电区域和所述第四导电区域对准包括使所述第三导电区域与所述第二栅极区域相交，并且使所述第四导电区域与所述第四栅极区域相交时，使分隔开的所述第五导电区域和所述第六导电区域对准包括使所述第五导电区域与所述第一栅极区域相交，并且使所述第六导电区域与所述第三栅极区域相交。

6.根据权利要求5所述的方法，其中，使分隔开的所述第三导电区域和所述第四导电区域沿着所述第一方向对准以及使分隔开的所述第五导电区域和所述第六导电区域沿着所述第一方向对准中的每个包括将对应的所述第三导电区域和所述第四导电区域或将所述第五导电区域和所述第六导电区域分隔开对应于最小间距规则的距离。

7.根据权利要求1所述的方法，还包括：

将第一通孔区域定位在所述第一导电区域和所述第一栅极区域的交点处；

将第二通孔区域定位在所述第二导电区域和所述第四栅极区域的交点处；

将第三通孔区域定位在所述第三导电区域和所述第一栅极区域或所述第二栅极区域中的一个的交点处；以及

将第四通孔区域定位在所述第四导电区域和所述第三栅极区域或所述第四栅极区域中的一个的交点处。

8.根据权利要求7所述的方法，其中，定位所述第一通孔区域至定位所述第四通孔区域中的每个包括定位狭槽或正方形通孔区域。

9.一种集成电路(IC)器件，包括：

第一反熔丝结构，包括位于在第一方向上延伸的第一栅极导体与在垂直于所述第一方向的第二方向上延伸的第一有源区之间的第一介电层；

第二反熔丝结构，包括位于在所述第一方向上延伸的第二栅极导体和所述第一有源区之间的第二介电层；

第一晶体管，包括位于所述第一栅极导体和所述第二栅极导体之间的在所述第一方向上延伸的第三栅极导体；

第二晶体管，包括位于所述第二栅极导体和所述第三栅极导体之间的在所述第一方向上延伸的第四栅极导体；

第一通孔和第二通孔，电连接至所述第一栅极导体；

第三通孔，电连接至所述第二栅极导体；以及

第四通孔，电连接至所述第三栅极导体或所述第四栅极导体，

其中，所述第一通孔和所述第三通孔沿着所述第二方向彼此对准，并且沿着所述第一方向位于所述第一有源区和与所述第一有源区相邻的第二有源区之间，并且

所述第二通孔和所述第四通孔沿着所述第二方向彼此对准，并且沿着所述第一方向位于所述第一有源区和与所述第一有源区相邻的第三有源区之间。

10.一种电子设计自动化(EDA)系统，包括：

处理器；以及

非暂时性计算机可读存储介质，包括用于一个或多个程序的计算机程序代码，所述非易失性计算机可读存储介质和所述计算机程序代码配置为与所述处理器一起，使所述电子设计自动化系统：

通过使第一布局单元和第二布局单元与第三布局单元和第四布局单元邻接，来布置所述第一布局单元至所述第四布局单元，其中，

与所述第二布局单元邻接的所述第一布局单元共同限定与第一反熔丝位和第二反熔丝位对应的第一有源区域，

与所述第四布局单元邻接的所述第三布局单元共同限定与第三反熔丝位和第四反熔丝位对应的第二有源区域，

所述第一布局单元至所述第四布局单元共同限定第三有源区域，所述第三有源区域对应于与所述第一反熔丝位和所述第二反熔丝位以及所述第三反熔丝位和所述第四反熔丝位相邻的第五反熔丝位和第六反熔丝位，

所述第一布局单元包括与由所述第一反熔丝位、所述第三反熔丝位和所述第五反熔丝位的反熔丝结构共享的第一栅极区域重叠的第一通孔区域，以及与由所述第一反熔丝位、所述第三反熔丝位和所述第五反熔丝位的晶体管结构共享的第二栅极区域重叠的第二通孔区域，

所述第四布局单元包括与由所述第二反熔丝位、所述第四反熔丝位和所述第六反熔丝位的晶体管结构共享的第三栅极区域重叠的第三通孔区域，以及与由所述第二反熔丝位、所述第四反熔丝位和所述第六反熔丝位的反熔丝结构共享的第四栅极区域重叠的第四通孔区域，

所述第三布局单元包括与所述第一栅极区域重叠的第五通孔区域和第六通孔区域，并且

所述第二布局单元包括与所述第四栅极区域重叠的第七通孔区域和第八通孔区域，以及

生成包括所述第一布局单元至所述第四布局单元的布置的集成电路布局图。

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