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CN113078211A - 一种集成mos自适应控制soi ligbt - Google Patents

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Abstract

本发明属于功率半导体技术领域，涉及一种集成MOS自适应控制SOI LIGBT。本发明的主要特征在于：在SOI LIGBT阴极侧集成2个MOS管，且通过氧化隔离槽互相隔离。MOS管通过电气连接可实现自适应控制SOI LIGBT。正向导通时，集成MOS自适应控制SOI LIGBT寄生二极管开启，增强电导调制效应，降低器件导通压降，增加器件饱和电流；短路状态下，集成MOS自适应控制SOI LIGBT寄生二极管截止，抑制闩锁效应，提高器件的抗短路能力。本发明的有益效果为，相对于传统SOI LIGBT结构，本发明具有更低的导通压降、更高的饱和电流以及更长的短路耐受时间。

Description

一种集成MOS自适应控制SOI LIGBT
技术领域
本发明属于功率半导体技术领域，涉及一种集成MOS自适应控制SOI LIGBT(Lateral Insulated Gate Bipolar Transistor，横向绝缘栅双极型晶体管)。
背景技术
IGBT作为电子电力器件的典型代表，既有MOSFET的输入阻抗高、栅控能力好以及驱动电路简单的好处，同时又具有BJT的高电流密度、低导通压降以及强电流处理能力的优点，目前已被广泛应用于高铁，电网，智能家电以及新能源汽车等领域。SOI基LIGBT由于采用介质隔离，其具有泄漏电流小，寄生电容小，抗辐照能力强的优势。此外，横向IGBT(LIGBT)便于集成，促使SOI LIGBT成为单片功率集成芯片的核心元器件。
IGBT低导通压降得益于导通时漂移区内的电导调制效应。继续降低IGBT的导通压降从而降低IGBT的导通功耗依然是IGBT重要的研究内容。降低IGBT的导通压降的典型技术有以下两种。其一，增大沟道密度，增加漂移区中的电子电流浓度，从而增强电导调制效应，降低导通压降，然而增大沟道密度会受到工艺的最小尺寸限制。其二，在阴极端引入具有空穴阻挡作用的载流子存储层，使靠近阴极端一侧的漂移区载流子浓度升高，减小导通压降，然而载流子存储层的掺杂浓度和厚度需要严格控制，否则会导致器件耐压降低。
此外，IGBT由于工作在饱和区的强电流能力，会在短路发生时的高压大电流状态下产生大的功耗，使其有发生闩锁、提前热击穿甚至失效的风险，因此IGBT的高饱和电流与短路时间的矛盾关系也是IGBT需要解决的问题。缓解二者的矛盾关系的典型技术有以下两种。其一，在阴极端引入高掺杂的P型埋层使与阴极寄生二极管并联的等效电阻值降低，抑制寄生二极管开启从而抑制闩锁。然而当IGBT电导调制效应较强时，该技术依然有发生闩锁的风险。其二，在阴极端引入空穴旁路，抽取阴极附近的空穴使电导调制效应被削弱，降低饱和电流，从而降低器件在发生短路时的功耗，提高短路能力。由于该技术削弱了器件导通时的电导调制效应，又会使器件的导通压降升高。
为此，本发明提出一种集成MOS自适应控制SOI LIGBT，实现低泄漏电流，低导通压降，高饱和电流以及长短路耐受时间。
发明内容
本发明针对上述问题提出一种集成MOS自适应控制SOI LIGBT。
本发明的技术方案是：
一种集成MOS自适应控制SOI LIGBT，包括自下而上依次层叠设置的P衬底1、埋氧层2和顶部半导体层；所述的顶部半导体层具有N型掺杂，沿器件横向方向，所述的顶部半导体层上层两端具有P阱区5和N型缓冲层4，在P阱区5和N型缓冲层4之间的N型半导体为N漂移区3；N型缓冲层4的上层具有P+阳极区6，所述P+阳极区6的引出端为阳极；在P阱区5上层靠近N型缓冲层4的方向依次具有集成MOS结构、并列设置的P+区8和N+区7，且集成MOS结构和P+区8之间通过第一介质隔离槽11隔离，P+区8与第一介质隔离槽11接触；在N+区7和N漂移区3之间的P阱区5具有LIGBT主栅结构；所述LIGBT主栅结构与N+区7、P阱区5和漂移区3相接触；所述LIGBT主栅结构包括第一栅介质9和位于栅介质9上表面的第一栅多晶硅10；
其特征在于，所述集成MOS结构包括第一MOS和第二MOS；所述第一MOS与P+区8通过第一介质隔离槽11隔离，第一MOS和第二MOS通过第二介质隔离槽17隔离，且第一介质隔离槽11和第二介质隔离槽17从表面沿器件垂直方向向下贯穿P阱区5和N漂移区3后与埋氧层2接触；所述第一MOS/第二MOS并列位于P阱区5上层，包括第一N+漏区12/第二N+漏区18、第一N+源区13/第二N+源区19、第一P+体接触区14/第二P+体接触区20、第一N+漏区12/第二N+漏区18和第一N+源区13/第二N+源区19之间P阱5上方的第一平面栅15/第二平面栅16；所述第一N+漏区12和第一P+体接触区14位于第一介质隔离槽11和第二介质隔离槽17之间的P阱区5上层两端；所述第二N+漏区18和第二P+体接触区20位于第二介质隔离槽17远离第一介质隔离槽11一侧的P阱区5上层两端；所述第一N+漏区12/第二N+漏区18与第一介质隔离槽11/第二介质隔离槽17接触；所述第一N+源区13和第一P+体接触区14、第二N+源区19和第二P+体接触区20并列设置；
所述第一栅多晶硅10和第二平面栅16的共同引出端为栅极；所述第一N+源区13、第二N+源区19和第二P+体接触区20的共同引出端为阴极；所述N+区7、第一P+体接触区14和第二N+漏区18的引出端用浮空欧姆接触连接；所述P+区8、第一N+漏区12和第一平面栅15的引出端用浮空欧姆接触连接。
进一步的，在N+区(7)和N漂移区(3)之间的P阱区(5)上表面具有LIGBT主栅结构，为平面栅。
进一步的，所述LIGBT主栅结构为槽栅；所述槽栅从表面沿器件垂直方向向下延伸至N漂移区(3)中形成，第一栅多晶硅(10)填充在第一栅介质(9)的凹槽中。
本发明的有益效果为，相比于传统的SOI LIGBT，本发明可实现更低的正向导通压降，更高的正向饱和电流，更长的短路耐受时间，且能与功率集成电路的高低压器件工艺兼容，制备成本低。
附图说明
图1为本发明提出的实施例1元胞结构示意图；
图2为本发明提出的实施例2元胞结构示意图；
具体实施方式
下面结合附图和实施例，详细描述本发明的技术方案：
实施例1
如图1所示，本例的结构包括一种集成MOS自适应控制SOI LIGBT，包括自下而上依次层叠设置的P衬底1、埋氧层2和顶部半导体层；所述的顶部半导体层具有N型掺杂，沿器件横向方向，所述的顶部半导体层上层两端具有P阱区5和N型缓冲层4，在P阱区5和N型缓冲层4之间的N型半导体为N漂移区3；N型缓冲层4的上层具有P+阳极区6，所述P+阳极区6的引出端为阳极；在P阱区5上层靠近N型缓冲层4的方向依次具有集成MOS结构、并列设置的P+区8和N+区7，且集成MOS结构和P+区8之间通过第一介质隔离槽11隔离，P+区8与第一介质隔离槽11接触；在N+区7和N漂移区3之间的P阱区5具有LIGBT主栅结构；所述LIGBT主栅结构与N+区7、P阱区5和漂移区3相接触；所述LIGBT主栅结构包括第一栅介质9和位于栅介质9上表面的第一栅多晶硅10；
所述集成MOS结构包括第一MOS和第二MOS；所述第一MOS与P+区8通过第一介质隔离槽11隔离，第一MOS和第二MOS通过第二介质隔离槽17隔离，且第一介质隔离槽11和第二介质隔离槽17从表面沿器件垂直方向向下贯穿P阱区5和N漂移区3后与埋氧层2接触；所述第一MOS/第二MOS并列位于P阱区5上层，包括第一N+漏区12/第二N+漏区18、第一N+源区13/第二N+源区19、第一P+体接触区14/第二P+体接触区20、第一N+漏区12/第二N+漏区18和第一N+源区13/第二N+源区19之间P阱5上方的第一平面栅15/第二平面栅16；所述第一N+漏区12和第一P+体接触区14位于第一介质隔离槽11和第二介质隔离槽17之间的P阱区5上层两端；所述第二N+漏区18和第二P+体接触区20位于第二介质隔离槽17远离第一介质隔离槽11一侧的P阱区5上层两端；所述第一N+漏区12/第二N+漏区18与第一介质隔离槽11/第二介质隔离槽17接触；所述第一N+源区13和第一P+体接触区14、第二N+源区19和第二P+体接触区20并列设置；
所述第一栅多晶硅10和第二平面栅16的共同引出端为栅极；所述第一N+源区13、第二N+源区19和第二P+体接触区20的共同引出端为阴极；所述N+区7、第一P+体接触区14和第二N+漏区18的引出端用浮空欧姆接触连接；所述P+区8、第一N+漏区12和第一平面栅15的引出端用浮空欧姆接触连接。
本例的工作原理为：
本例所示的器件采用集成MOS自适应控制SOI LIGBT。正向导通时，集成MOS自适应控制SOI LIGBT寄生二极管开启，增强电导调制效应，有效降低器件导通压降，增加器件饱和电流，提高器件驱动能力；短路状态下，集成MOS自适应控制SOI LIGBT寄生二极管截止，抑制闩锁效应，提高器件的抗短路能力。
实施例2
如图2所示，本例与实施例1的结构相比，区别在于本例中LIGBT主栅结构是槽栅。相比于实施例1，可增加沟道密度，并且槽栅可作为物理阻挡，增加漂移区空穴浓度，从而进一步增强电导调制能力，减小正向导通压降。

Claims (3)

1.一种集成MOS自适应控制SOILIGBT，包括自下而上依次层叠设置的P衬底(1)、埋氧层(2)和顶部半导体层；所述的顶部半导体层具有N型掺杂，沿器件横向方向，所述的顶部半导体层上层两端具有P阱区(5)和N型缓冲层(4)，在P阱区(5)和N型缓冲层(4)之间的N型半导体为N漂移区(3)；N型缓冲层(4)的上层具有P+阳极区(6)，所述P+阳极区(6)的引出端为阳极；在P阱区(5)上层靠近N型缓冲层(4)的方向依次具有集成MOS结构、并列设置的P+区(8)和N+区(7)，且集成MOS结构和P+区(8)之间通过第一介质隔离槽(11)隔离，P+区(8)与第一介质隔离槽(11)接触；在N+区(7)和N漂移区(3)之间的P阱区(5)具有LIGBT主栅结构；所述LIGBT主栅结构与N+区(7)、P阱区(5)和漂移区(3)相接触；所述LIGBT主栅结构包括第一栅介质(9)和位于栅介质(9)上表面的第一栅多晶硅(10)；
其特征在于，所述集成MOS结构包括第一MOS和第二MOS；所述第一MOS与P+区(8)通过第一介质隔离槽(11)隔离，第一MOS和第二MOS通过第二介质隔离槽(17)隔离，且第一介质隔离槽(11)和第二介质隔离槽(17)从表面沿器件垂直方向向下贯穿P阱区(5)和N漂移区(3)后与埋氧层(2)接触；所述第一MOS/第二MOS并列位于P阱区(5)上层，包括第一N+漏区(12)/第二N+漏区(18)、第一N+源区(13)/第二N+源区(19)、第一P+体接触区(14)/第二P+体接触区(20)、第一N+漏区(12)/第二N+漏区(18)和第一N+源区(13)/第二N+源区(19)之间P阱(5)上方的第一平面栅(15)/第二平面栅(16)；所述第一N+漏区(12)和第一P+体接触区(14)位于第一介质隔离槽(11)和第二介质隔离槽(17)之间的P阱区(5)上层两端；所述第二N+漏区(18)和第二P+体接触区(20)位于第二介质隔离槽(17)远离第一介质隔离槽(11)一侧的P阱区(5)上层两端；所述第一N+漏区(12)/第二N+漏区(18)与第一介质隔离槽(11)/第二介质隔离槽(17)接触；所述第一N+源区(13)和第一P+体接触区(14)、第二N+源区(19)和第二P+体接触区(20)并列设置；
所述第一栅多晶硅(10)和第二平面栅(16)的共同引出端为栅极；所述第一N+源区(13)、第二N+源区(19)和第二P+体接触区(20)的共同引出端为阴极；所述N+区(7)、第一P+体接触区(14)和第二N+漏区(18)的引出端用浮空欧姆接触连接；所述P+区(8)、第一N+漏区(12)和第一平面栅(15)的引出端用浮空欧姆接触连接。
2.根据权利要求1所述的一种集成MOS自适应控制SOI LIGBT，其特征在于，在N+区(7)和N漂移区(3)之间的P阱区(5)上表面具有LIGBT主栅结构，为平面栅。
3.根据权利要求1所述的一种集成MOS自适应控制SOI LIGBT，其特征在于，所述LIGBT主栅结构为槽栅；所述槽栅从表面沿器件垂直方向向下延伸至N漂移区(3)中形成，第一栅多晶硅(10)填充在第一栅介质(9)的凹槽中。
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