CN113078124A - 半导体封装 - Google Patents

Abstract

一种半导体封装包括：基板；堆叠在基板上的多个半导体器件；多个底部填充圆角，设置在所述多个半导体器件之间以及在基板和所述多个半导体器件之间；以及围绕所述多个半导体器件的模制树脂。底部填充圆角中的至少一个从模制树脂的侧表面暴露。

Description

半导体封装

技术领域

本发明构思涉及半导体封装及制造其的方法，更具体地，涉及抗翘曲并且能够防止不良端子接触的半导体封装及制造其的方法。

背景技术

非导电膜(NCF)经常用作半导体封装中的底部填充物。半导体封装可以是包含一个或更多个分立半导体器件或集成电路的金属、塑料、玻璃或陶瓷外壳。然而，随着半导体器件的尺寸和厚度减小，半导体器件中的一个的端子可能无法适当地接触半导体器件中的另一个的端子，或者可能发生一个或更多个半导体器件的翘曲。

发明内容

本发明构思的至少一个实施方式涉及一种半导体封装，该半导体封装包括具有端子的半导体器件，该端子较少可能与另一端子接触不良并且抗翘曲。

本发明构思的至少一个实施方式涉及一种制造半导体封装的方法，该半导体封装包括具有端子的半导体器件，该端子较少可能与另一端子接触不良并且抗翘曲。

根据本发明构思的一示例性实施方式，提供了一种半导体封装，包括：基板；堆叠在基板上的多个半导体器件；多个底部填充圆角(例如，非导电膜)，设置在所述多个半导体器件之间以及在基板和所述多个半导体器件之间；以及围绕所述多个半导体器件的模制树脂。底部填充圆角中的至少一个从模制树脂的侧表面暴露。

根据本发明构思的一示例性实施方式，提供了一种半导体封装，包括：封装基板；堆叠在封装基板上的中介层基板；横向布置在中介层基板上的第一子封装和第二子封装；以及围绕第一子封装和第二子封装的侧表面的第一模制树脂。第一子封装包括：第一子封装基板；堆叠在第一子封装基板上的多个存储器件；以及底部填充圆角，设置在所述多个存储器件之间以及在第一子封装基板与所述多个存储器件之间。底部填充圆角中的至少一个从所述多个存储器件的侧表面水平地突出约200μm至约500μm。

根据本发明构思的一示例性实施方式，提供了一种半导体封装，包括：封装基板；堆叠在封装基板上的多个半导体器件；多个底部填充圆角，设置在所述多个半导体器件之间以及在封装基板和所述多个半导体器件之间；以及围绕所述多个半导体器件的模制树脂。底部填充圆角的每个突出到所述多个半导体器件的侧表面的外部。底部填充圆角中的至少一个从模制树脂的侧表面暴露，并且底部填充圆角当中的从模制树脂的侧表面暴露的底部填充圆角的侧表面与模制树脂的侧表面共面。所述多个半导体器件的侧表面与模制树脂的侧表面之间的距离不大于500μm。

根据本发明构思的一示例性实施方式，提供了一种制造半导体封装的方法，包括：在第一安装条件下将第一非导电膜(NCF)和第一半导体芯片安装在封装基板上以及在第二安装条件下将第二NCF和第二半导体芯片安装在第一半导体芯片上。第一安装条件和第二安装条件是确定为最小化半导体封装的翘曲的温度、压力和按压时间。例如，安装条件之一可以被设计为使NCF之一流化，使得其比另一NCF宽。例如，安装条件之一可以被设计为使NCF之一流化，使得其从围绕半导体芯片的模制树脂的侧表面暴露并且另一NCF保留在模制树脂中。

根据本发明构思的一示例性实施方式，提供了一种制造半导体封装的方法，包括：在第一安装条件下在基板上布置并安装多个第一非导电膜(NCF)和与所述多个第一NCF相对应的多个第一半导体器件；在第二安装条件下在所述多个第一半导体器件中的对应第一半导体器件上安装多个第二NCF和多个第二半导体器件；形成围绕所述多个第一半导体器件的侧表面和所述多个第二半导体器件的侧表面的模制树脂；以及执行切单(singulation)以获得单独的半导体封装。在相邻的NCF被安装之后，第一NCF和第二NCF中的至少一个NCF彼此接触。

附图说明

通过结合附图的以下详细描述，本发明构思的示例性实施方式将被更清楚地理解，附图中：

图1A是根据本发明构思的一示例性实施方式的半导体封装的侧剖视图，图1B是从侧面可观察到的图1A的半导体封装的侧视图；

图2是示出根据本发明构思的一示例性实施方式的两个相邻的底部填充圆角(fillet)的局部侧剖视图；

图3A是根据本发明构思的一示例性实施方式的半导体封装的侧剖视图，图3B是从侧面可观察到的半导体封装的侧视图；

图4是示出根据本发明构思的一示例性实施方式的制造半导体封装的方法的流程图；

图5A至图5G是示出根据本发明构思的一示例性实施方式的制造半导体封装的方法的侧剖视图；

图6是示出当第一非导电膜(NCF)转变为第一底部填充圆角时相邻半导体器件与底部填充圆角之间的关系的侧剖视图；

图7A至图7D是示出其中第一NCF在多个相邻第一半导体器件的下部中逐渐流化并且彼此接触的工艺的局部俯视图；

图8是示出调节半导体封装的翘曲特性的示意图；

图9是示出根据本发明构思的一示例性实施方式的半导体封装的侧剖视图；以及

图10是示出根据本发明构思的一示例性实施方式的半导体封装的侧剖视图。

具体实施方式

在下文中，将参照附图详细描述本发明构思的示例性实施方式。相同的附图标记始终表示相同的元件，并且将省略先前给出的描述。

半导体封装为“哭”的形式表示翘曲的类型，其中与边缘相比，半导体封装的中心升高，并且半导体封装为“微笑”的形式表示翘曲的类型，其中与中心相比，半导体封装的边缘上升。

图1A是根据本发明构思的一示例性实施方式的半导体封装100的侧剖视图。图1B是从侧面可观察到的半导体封装100的侧视图。

参照图1A和图1B，半导体封装100包括堆叠在基板101上的多个半导体器件110。

在一些实施方式中，基板101可以是印刷电路板(PCB)。在这种情况下，基板101可以包括基础基板以及分别形成在基础基板的上表面和下表面上的上焊盘106b和下焊盘106a。上焊盘106b和下焊盘106a可以通过覆盖基础基板的上表面和下表面的阻焊层(未示出)暴露。例如，阻焊层可以形成在下焊盘106a上，并且阻焊层的部分可以被去除以暴露下焊盘106a的下表面。

基础基板可以包括选自酚醛树脂、环氧树脂和聚酰亚胺的至少一种材料。例如，基础基板可以包括选自以下的至少一种材料：FR4、四官能环氧树脂、聚苯醚、环氧/聚苯醚、BT(双马来酰亚胺三嗪)、Thermount、氰酸酯、聚酰亚胺和液晶聚合物。

上焊盘106b和下焊盘106a可以包括铜(Cu)、铝(Al)、镍(Ni)、不锈钢或铍铜(BeCu)。将上焊盘106b电连接到下焊盘106a的内部布线线路(未示出)可以形成在基础基板中。上焊盘106b和下焊盘106a可以是通过电路布线线路的阻焊层暴露的部分，该电路布线线路通过在基础基板的上表面和下表面上形成Cu箔并图案化Cu箔而获得。

在一些实施方式中，基板101可以是中介层(例如，中介层基板)。在这种情况下，基板101可以包括由半导体材料形成的基础基板以及分别形成在基础基板的上表面和下表面上的上焊盘106b和下焊盘106a。基础基板可以由例如硅晶片形成。另外，内部布线线路(未示出)可以形成在基础基板的上表面、下表面或内部中。另外，可以在基础基板中形成将上焊盘106b电连接到下焊盘106a的贯通通路103。

外部连接端子105可以被附接到基板101的下表面上。外部连接端子105可以被附接到例如下焊盘106a上。外部连接端子105可以是例如焊料球或凸块。外部连接端子105可以将半导体封装100电连接到外部装置。例如，外部连接端子105可以由导电材料制成。

多个半导体器件110可以被安装在基板101上。多个半导体器件110可以包括顺序堆叠在基板101上的第一半导体器件110a、第二半导体器件110b、第三半导体器件110c和第四半导体器件110d。

第一至第四半导体器件110a、110b、110c和110d可以具有在半导体基板的有源表面上的各种半导体元件。在一些实施方式中，第一至第四半导体器件110a、110b、110c和110d的半导体基板可以包括硅(Si)。在其他实施方式中，第一至第四半导体器件110a、110b、110c和110d的半导体基板可以包括诸如锗(Ge)的半导体原子或诸如硅碳化物(SiC)、镓砷化物(GaAs)、铟砷化物(InAs)或铟磷化物(InP)的化合物半导体。在一些实施方式中，第一至第四半导体器件110a、110b、110c和110d的半导体基板可以具有绝缘体上硅(SOI)结构。例如，半导体基板可以包括掩埋氧化物(BOX)层。在一些实施方式中，第一至第四半导体器件110a、110b、110c和110d的半导体基板可以包括导电区域，例如，掺有杂质的阱。在一些实施方式中，第一至第四半导体器件110a、110b、110c和110d的半导体基板可以具有各种器件隔离结构，诸如浅沟槽隔离(STI)结构。

在第一至第四半导体器件110a、110b、110c和110d中，可以形成包括多个各种类型的单独的器件的半导体器件。所述多个各种类型的单独的器件可以包括各种微电子器件，例如，诸如互补金属-绝缘体-半导体(CMOS)晶体管的金属-氧化物-半导体场效应晶体管(MOSFET)、诸如图像传感器的大规模集成(LSI)电路。例如，图像传感器可以是CMOS图像传感器(CIS)、微机电系统(MEMS)、有源器件或无源器件。

在一些实施方式中，所述多个单独的器件可以电连接到第一至第四半导体器件110a、110b、110c和110d的半导体基板的导电区域。半导体器件还可以包括导电布线线路或导电插塞，该导电布线线路或导电插塞将所述多个单独的器件中的至少两个或所述多个单独的器件电连接到第一至第四半导体器件110a、110b、110c和110d的半导体基板的导电区域。另外，所述多个单独的器件中的每个可以通过绝缘层与其他相邻的单独的器件中的每个电隔离。

第一至第四半导体器件110a、110b、110c和110d中的每个可以是例如存储器半导体芯片。存储器半导体芯片可以是例如诸如动态随机存取存储器(DRAM)或静态随机存取存储器(SRAM)的易失性存储器半导体芯片或者诸如相变随机存取存储器(PRAM)、磁阻随机存取存储器(MRAM)、铁电随机存取存储器(FeRAM)或电阻随机存取存储器(RRAM)的非易失性存储器半导体芯片。

多个半导体器件110中的至少一个可以是逻辑半导体芯片，而其余的半导体器件可以是存储器半导体芯片。例如，多个半导体器件110中的最下面的第一半导体器件110a可以是逻辑半导体芯片，而其余的第二至第四半导体器件110b、110c和110d可以是存储器半导体芯片。例如，多个半导体器件110中的最下面的第一半导体器件110a可以是用于控制其余的第二至第四半导体器件110b、110c和110d的控制器芯片(例如，包括存储器控制器)，并且其余的第二至第四半导体器件110b、110c和110d可以是高带宽存储器(HBM)DRAM半导体芯片。

在图1A和图1B中，示出了四个半导体器件堆叠在基板101上。然而，本发明构思的实施方式不限于此，因为堆叠在基板101上的半导体器件的数量可以是2、3、5或更多。当多个半导体器件110中的全部都是存储器半导体器件时，半导体器件110的数量可以是2的倍数。当多个半导体器件110包括一个或更多个逻辑半导体器件并且其余的半导体器件是存储器半导体器件时，多个半导体器件110中包括的存储器半导体器件的数量可以是2的倍数。在一些实施方式中，多个半导体器件110中包括的存储器半导体器件可以是相同类型的存储器半导体器件。

包括在多个半导体器件110中的第一至第四半导体器件110a、110b、110c和110d可以包括多个贯通电极113。多个贯通电极113可以布置为例如具有几十微米的节距的矩阵。多个贯通电极113中的每个可以具有例如几微米至几十微米的直径。在一些实施方式中，多个贯通电极113中的每个可以具有约5μm至约15μm的直径，并且可以以约25μm至约50μm的节距布置。例如，在Z方向上堆叠的半导体器件110中的给定一个中的电极113可以在Y方向上彼此间隔开30μm。

多个半导体器件110中包括的第一至第四半导体器件110a、110b、110c和110d可以通过多个对应的贯通电极113彼此电连接。多个半导体器件110中包括的第一至第四半导体器件110a、110b、110c和110d可以通过多个贯通电极113电连接到基板101。多个贯通电极113可以提供信号、电源或接地中的至少一个以用于多个半导体器件110。

连接到多个贯通电极113的连接端子117可以附接到多个半导体器件110中包括的第一至第四半导体器件110a、110b、110c和110d的下表面。每个连接端子117可以具有例如几十微米的直径。在本发明构思的一示例性实施方式中，每个连接端子117的直径大于多个贯通电极113中的每个的直径并且小于多个贯通电极113所布置的节距。例如，每个连接端子117可以具有约20μm的直径。

多个贯通电极113中的每个可以由贯通硅通路(TSV)形成。多个贯通电极113中的每个可以包括布线金属层和围绕该布线金属层的阻挡金属层。

布线金属层可以包括Cu或钨(W)。例如，布线金属层可以由Cu、CuSn、CuMg、CuNi、CuZn、CuPd、CuAu、CuRe、CuW、W或W合金形成。然而，本发明构思不限于此。例如，布线金属层可以包括Al、Au、Be、Bi、Co、Cu、Hf、In、Mn、Mo、Ni、Pb、Pd、Pt、Rh、Re、Ru、Ta、Te、Ti、W、Zn和Zr中的一种或更多种以及Al、Au、Be、Bi、Co、Cu、Hf、In、Mn、Mo、Ni、Pb、Pd、Pt、Rh、Re、Ru、Ta、Te、Ti、W、Zn和Zr中的两种或更多种的堆叠结构。

阻挡金属层可以包括选自W、WN、WC、Ti、TiN、Ta、TaN、Ru、Co、Mn、WN、Ni和NiB的至少一种材料，并且可以由单层或多层形成。

然而，多个贯通电极113中的每个的材料不限于此。阻挡金属层和布线金属层可以通过物理气相沉积(PVD)工艺或化学气相沉积(CVD)工艺形成。然而，本发明构思不限于此。在一些实施方式中，间隔物绝缘层可以插设在多个贯通电极113与包括多个半导体器件110的半导体基板之间。间隔物绝缘层可以防止在多个半导体器件110中包括的第一至第四半导体器件110a、110b、110c和110d中形成的半导体器件直接接触多个贯通电极113。间隔物绝缘层可以由氧化物层、氮化物层、碳化物层、聚合物或以上材料的组合形成。在一些实施方式中，可以使用CVD工艺来形成间隔物绝缘层。间隔物绝缘层可以由通过亚大气CVD工艺形成的基于臭氧/原硅酸四乙酯(O₃/TEOS)的高深宽比工艺(HARP)氧化物层形成。

在本发明构思的一示例性实施方式中，多个贯通电极113将多个半导体器件110中包括的第一至第四半导体器件110a、110b、110c和110d的有源表面和非有源表面直接彼此连接。然而，本发明构思不限于此。多个贯通电极113可以以先通路结构、中通路结构和后通路结构中的任何一个形成。由于制造先通路结构、中通路结构或后通路结构的方法在诸如斯普林格于2011年出版的三维系统集成(Three Dimensional System Integration)、CRC出版社于2012年出版的用于VLSI系统的3D集成(3D Integration for VLSI Systems)以及斯普林格于2013年出版的设计用于3D集成电路的TSV(Designing TSVs for 3DIntegrated Circuits)的多个文件中公开，其详细描述被省略。

电连接到贯通电极113的下焊盘115a和上焊盘115b可以提供在多个半导体器件110中包括的第一至第四半导体器件110a、110b、110c、110d的下表面和上表面上。下焊盘115a和上焊盘115b可以形成在与贯通电极113相对应的位置，并且可以电连接到多个贯通电极113。然而，本发明构思不限于此。例如，下焊盘115a和上焊盘115b可以形成在与贯通电极113分开的位置，并且可以经由再分配层电连接到贯通电极113。下焊盘115a和上焊盘115b可以由诸如JEDEC标准的标准协议限定，并且下焊盘115a和上焊盘115b中的每个可以具有几百纳米至几微米的厚度。另外，下焊盘115a和上焊盘115b可以包括Al、Cu、Ta、Ti、W、Ni和Au中的至少一种。

围绕多个半导体器件110的侧表面的第一模制树脂140可以提供在基板101上。第一模制树脂140可以由例如环氧模制料(EMC)形成。在一些实施方式中，可以提供第一模制树脂140以覆盖多个半导体器件110当中的最上面的半导体器件(在此为第四半导体器件110d)的上表面。在其他实施方式中，第一模制树脂140可以暴露多个半导体器件110当中最上面的半导体器件(在此为第四半导体器件110d)的上表面。例如，可以去除第一模制树脂140的一部分以暴露第四半导体器件110d的上表面。

底部填充圆角120(例如，底部填充层)可以提供在多个半导体器件110之间以及在基板101与多个半导体器件110之间。例如，底部填充层可以位于基板101与半导体器件110中的底部半导体器件之间，并且底部填充层可以位于每对半导体器件110之间。

底部填充圆角120可以填充第一半导体器件110a和基板101之间的空间。此外，底部填充圆角120可以填充第二至第四半导体器件110b、110c和110d之间的空间。底部填充圆角120可以提高部件的粘合强度和/或防止由于部件的变形而导致的物理强度降低。在一些实施方式中，底部填充圆角120提供在该空间中，以去除异物或湿气可渗透到其中的空的空间和/或防止电迁移。

底部填充圆角120可以突出到第一至第四半导体器件110a、110b、110c和110d的侧表面的外部，同时填充封装基板101与第一至第四半导体器件110a、110b、110c和110d之间的空间。在本发明构思的一示例性实施方式中，第一底部填充圆角120a设置在基板101与第一半导体器件110a之间的空间中，并且从第一半导体器件110a的侧表面突出到外部。在本发明构思的一示例性实施方式中，第二底部填充圆角120b设置在第一半导体器件110a与第二半导体器件110b之间的空间中，并且从第二半导体器件110b的侧表面突出到外部。在本发明构思的一示例性实施方式中，第三底部填充圆角120c设置在第二半导体器件110b与第三半导体器件110c之间的空间中，并且从第三半导体器件110c的侧表面突出到外部。在本发明构思的一示例性实施方式中，第四底部填充圆角120d设置在第三半导体器件110c与第四半导体器件110d之间的空间中，并且从第四半导体器件110d的侧表面突出到外部。

在一些实施方式中，第一至第四底部填充圆角120a至120d彼此不接触并且彼此分离。在一些实施方式中，第一至第四底部填充圆角120a至120d中的两个相邻的底部填充圆角可以彼此接触并且界面插设在其间。例如，界面的上表面可以接触两个相邻的底部填充圆角中的一个，并且界面的下表面可以接触两个相邻的底部填充圆角中的另一个。

图2是示出根据本发明构思的一示例性实施方式的两个相邻的底部填充圆角的局部侧剖视图。

参照图2，提供了三个半导体器件110i、110j和110k之间的两个相邻的底部填充圆角120j和120k。两个底部填充圆角120j和120k从半导体器件110i、110j和110k的侧表面突出到外部。当从半导体器件110i、110j和110k的侧表面突出到外部时，两个底部填充圆角120j和120k向上和向下以及在横向方向上鼓出。

详细地，第j底部填充圆角120j和第j半导体器件110j布置在第i半导体器件110i上，并且第j底部填充圆角120j被加热和按压，使得第j底部填充圆角120j从第j半导体器件110j的侧表面突出到外部并固化。例如，可以对第j底部填充圆角120j施加物理压力以使第j底部填充圆角120j被按压。

然后，第k底部填充圆角120k和第k半导体器件110k布置在第j半导体器件110j上，并且第k底部填充圆角120k被加热和按压，使得第k底部填充圆角120k从第k半导体器件110k的侧表面突出到外部。由于第k底部填充圆角120k被加热和按压，因此第k底部填充圆角120k在向第k半导体器件110k的侧表面突出的同时向上和向下鼓出。当鼓出发生超过一定水平时，第k底部填充圆角120k接触先前形成的第j底部填充圆角120j。此时，由于第j底部填充圆角120j被预先固化，因此可以在第j底部填充圆角120j和第k底部填充圆角120k之间形成界面IF。

另外，在第j底部填充圆角120j具有流动性时第k底部填充圆角120k不与第j底部填充圆角120j接触。而是，在第j底部填充圆角120j被固化之后，第k底部填充圆角120k被回流并接触固化的第j底部填充圆角120。因此，在接触点处，第j底部填充圆角120j的表面和第k底部填充圆角120k的表面可以以预定角度θ彼此接触。该角度θ由在接触点处的切线形成，其可以是锐角、直角或钝角。然而，本发明构思不限于此。

返回参照图1A和图1B，底部填充圆角120可以是例如双酚A(BPA)环氧树脂、双酚F(BPF)环氧树脂、脂族环氧树脂或脂环族环氧树脂，并且还可以包括诸如二氧化硅、氧化铝、氧化锆、氧化钛(例如二氧化钛)、二氧化铈、氧化镁、硅碳化物或铝氮化物的粉末作为无机填充物。

在一些实施方式中，底部填充圆角120中包括的第一至第四底部填充圆角120a、120b、120c和120d可以是相同类型的底部填充圆角。在其他实施方式中，第一至第四底部填充圆角120a、120b、120c和120d中的至少两个可以具有不同成分(例如不同含量和类型)的无机填充物、不同类型的树脂和/或具有不同物理性质的树脂。

第一至第四底部填充圆角120a、120b、120c和120d中的至少一个可以比其他底部填充圆角更多地向外部突出。如图1A所示，第一底部填充圆角120a可以向外部突出L1，第二至第四底部填充圆角120b、120c和120d可以向外部突出L2。在一示例性实施方式中，L1大于L2。在一些实施方式中，L1可以不大于约500μm，例如约200μm至约500μm。在一些实施方式中，L1可以为约30μm至约450μm、约60μm至约400μm、约100μm至约350μm或约120μm至约300μm。

当L1太大时，半导体封装100所占据的面积可能过大。当L1太小时，公差太小以至于可能难以制造半导体封装100。

与底部填充圆角120当中的其他(多个)底部填充圆角相比向外部突出更多的底部填充圆角可以从模制树脂140的侧表面暴露于外部。如图1A所示，第一底部填充圆角120a可以比其他底部填充圆角更多地向外部突出并且延伸到模制树脂140的侧表面。在图1A中，示出了第一底部填充圆角120a向外部突出最多。然而，本领域技术人员可以理解，另一底部填充圆角120可以向外部突出最多以暴露于模制树脂140的侧表面。

在一些实施方式中，第一至第四底部填充圆角120a、120b、120c和120d中的至少一个未从模制树脂140的侧表面暴露。在一些实施方式中，第一至第四底部填充圆角120a、120b、120c和120d中的至少两个可以从模制树脂140的侧表面暴露。在一些实施方式中，第一底部填充圆角120a可以从模制树脂140的侧表面暴露，并且第二至第四底部填充圆角120b、120c和120d中的至少一个可以从模制树脂140的侧表面暴露。

在本发明构思的一示例性实施方式中，延伸至模制树脂140的侧表面并从模制树脂140的侧表面暴露的底部填充圆角(此处为第一底部填充圆角120a)直接接触基板101。如图1B所示，暴露的第一底部填充圆角120a可以沿长度C在模制树脂140的侧表面处接触基板101。

在其他实施方式中，暴露的底部填充圆角在模制树脂140的侧表面处不接触基板101。

基板101和第一半导体器件110a可以彼此间隔开第一距离ha。第一半导体器件110a和第二半导体器件110b可以彼此分开第二距离hb。第二半导体器件110b和第三半导体器件110c可以彼此分开第三距离hc。第三半导体器件110c和第四半导体器件110d可以彼此分开第四距离hd。

在一示例性实施方式中，第一距离ha至第四距离hd彼此不同。在一示例性实施方式中，从多个半导体器件110的侧表面向外部突出更多的底部填充圆角与从半导体器件110的侧表面突出较少的另一个底部填充圆角相比具有较小的距离。在一些实施方式中，如图1A所示，第一底部填充圆角120a比其他底部填充圆角水平地突出更多，并且第一距离ha小于其他距离(第二距离hb、第三距离hc和第四距离hd)。

如上所述，第一至第四底部填充圆角120a、120b、120c和120d中的至少两个可以具有不同成分(例如，不同含量和类型)的无机填充物、不同类型的树脂和/或具有不同物理性质的树脂。

根据无机填充物的含量和类型以及树脂的类型和物理性质，第一至第四底部填充圆角120a、120b、120c和120d中的至少两个可以具有例如不同的热膨胀系数(CTE)、粘度和玻璃化转变温度(Tg)。

在一些实施方式中，通过控制第一至第四底部填充圆角120a、120b、120c和120d的CTE，可以控制半导体封装100的翘曲。半导体封装100的翘曲可以通过控制底部填充圆角120(在此为第一至第四底部填充圆角120a、120b、120c和120d)水平延伸的程度来控制。也就是，第一至第四底部填充圆角120a、120b、120c和120d中的至少两个可以具有不同的物理性质，并且第一至第四底部填充圆角120a、120b、120c和120d水平延伸并突出的长度可以彼此不同。在这种情况下，以较大长度水平延伸并突出的底部填充圆角的物理性质比以较小长度水平延伸并突出的底部填充圆角的物理性质对半导体封装100的翘曲影响更大。

在图1A所示的实施方式中，由于第一底部填充圆角120a水平延伸的长度大于第二至第四底部填充圆角120b、120c和120d水平延伸的长度，因此第一底部填充圆角120a比第二至第四底部填充圆角120b、120c和120d对半导体封装100的翘曲影响更大。

例如，当第一底部填充圆角120a突出的长度与第二底部填充圆角120b突出的长度相同为L2时，半导体封装100可以以微笑的形式弯曲。此时，假设第一底部填充圆角120a具有比第二底部填充圆角120b的CTE大的CTE。在这种情况下，通过简单地使第一底部填充圆角120a以大于L2的长度水平地突出，可以更多地反映第一底部填充圆角120a的水平收缩。结果，可以减小半导体封装100以微笑的形式弯曲的程度或可以防止翘曲。也就是，可以通过增加第一底部填充圆角120a水平延伸的长度而无需另外的改变来控制半导体封装100的翘曲程度。这是因为具有更大CTE的第一底部填充圆角120a的影响增加。

在图1A中，示出了第一底部填充圆角120a突出的程度最大。然而，另一底部填充圆角，例如第二底部填充圆角120b、第三底部填充圆角120c或第四底部填充圆角120d可以水平地突出最多。如上所述，通过增加第二底部填充圆角120b、第三底部填充圆角120c或第四底部填充圆角120d水平地突出的程度，可以使某一底部填充圆角的物理性质对半导体封装100的翘曲影响更大。

此外，在半导体封装100的制造中，当通过施加热和压力使底部填充圆角120回流(例如，流化)时，底部填充圆角120的位于半导体器件110的中心周围的部分朝向外部流化。此时，底部填充圆角120的流化到外部的部分可能集中在半导体器件110的外边缘处，使得半导体器件110的正常连接可能劣化。在一示例性实施方式中，在半导体器件110的中心周围以及在半导体器件110的中心与边缘之间的底部填充圆角120同时回流并且集中在半导体器件110的边缘周围。集中的底部填充圆角120可以向上提升半导体器件110的边缘。因此，半导体器件110的连接可能劣化。特别地，随着每个半导体器件110的厚度变小，半导体器件110受到这种提升的影响更大。

此外，第二至第四底部填充圆角120b、120c和120d可以比位于最下面的半导体器件(在图1A中为第一半导体器件110a)下方的第一底部填充圆角120a更容易地水平地突出。也就是，第二至第四底部填充圆角120b、120c和120d可以水平移动和上下移动，同时被流化出半导体器件110之间的空间。另一方面，第一底部填充圆角120a可以仅水平移动或向上移动，同时被流化出第一半导体器件110a和基板101之间的空间。因此，与第二至第四底部填充圆角120b、120c和120d相比，可以限制第一底部填充圆角120a的流化使得第一底部填充圆角120a可以在水平方向上突出更多。

通过使第一底部填充圆角120a充分地水平地突出，可以解决半导体器件110的提升问题，并且可以减轻对第一底部填充圆角120a的流化路径的限制。

在一些实施方式中，底部填充圆角120中的至少两个比其他(多个)底部填充圆角水平地突出更多。在一些实施方式中，底部填充圆角120中的至少两个从模制树脂140的侧表面暴露于外部。图3A是根据本发明构思的一示例性实施方式的半导体封装100a的侧剖视图，图3B是从侧面可观察到的半导体封装100a的侧视图。

参照图3A和图3B，半导体封装100a与参照图1A和图1B描述的半导体封装100相同，除了第一底部填充圆角120a以外的底部填充圆角(也就是第三底部填充圆角120c')延伸到模制树脂140的侧表面并且从模制树脂140的侧表面暴露之外。因此，在下文中，将主要描述这种差异，并且可以省略先前给出的描述。

第三底部填充圆角120c'比图1A的第三底部填充圆角120c水平地延伸更多。在图3A中，示出了第一至第四底部填充圆角120a、120b、120c'和120d彼此不接触。然而，第一至第四底部填充圆角120a、120b、120c'和120d中的两个可以彼此接触，如图2所示。当通过使图1A的第三底部填充圆角120c水平地突出更多来获得图3A的第三底部填充圆角120c'时，第二半导体器件110b和第三半导体器件110c之间的第三距离hc'可以小于图1A的第三距离hc。

如以上参照图1A和图1B所述，为了精确地控制半导体封装100a的翘曲，第二至第四底部填充圆角120b、120c'和120d水平延伸的长度也可以被控制。

例如，像在图1A的半导体封装100中一样，可以通过控制第一底部填充圆角120a突出的长度来控制半导体封装100a的翘曲。然而，图3A的半导体封装100a的翘曲可能不被充分控制。此时，通过控制第三底部填充圆角120c'突出的长度，可以更精确地控制半导体封装100a的翘曲。

如以上参照图1A所述，即使已经增加了第一底部填充圆角120a突出的长度，半导体封装100a也可以以微笑的形式弯曲。此时，假设第三底部填充圆角120c'具有比第二底部填充圆角120b的CTE小的CTE并且第二底部填充圆角120b具有比第一底部填充圆角120a的CTE小的CTE。在这种情况下，通过简单地使第三底部填充圆角120c'以大于L2的长度水平地突出，可以将第三底部填充圆角120c'水平地收缩的特性更多地反映到半导体封装100a。也就是，第三底部填充圆角120c'的CTE小于第一底部填充圆角120a的CTE，并且第三底部填充圆角120c'比第一底部填充圆角120a更少地水平收缩的特性更多地反映到半导体封装100a。结果，可以减小半导体封装100a以微笑的形式弯曲的程度。

在根据本发明构思的至少一个示例性实施方式的半导体封装中，可以防止端子的不良接触并使半导体封装的翘曲最小化。

图4是示出根据本发明构思的一示例性实施方式的制造半导体封装的方法的流程图。图5A至图5G是示出根据本发明构思的一示例性实施方式的制造半导体封装的方法的侧剖视图。

参照图4和图5A，在操作S110中，多个第一半导体器件110a被布置在基板101上并且在第一安装条件下被安装在基板101上。

在图5A中，仅示出了一个第一半导体器件110a。然而，在沿X和Y方向延伸的基板101上，多个半导体器件110a可以例如以网格结构布置和安装。

第一非导电膜(NCF)120a'可以分别附接到多个第一半导体器件110a中的相应一个。在一示例性实施方式中，第一NCF 120a'在水平方向(XY平面的方向)上的尺寸与第一半导体器件110a的尺寸相同。在一示例性实施方式中，第一NCF 120a'的厚度ha'大于每个连接端子117在Z方向上的高度。在这种情况下，连接端子117可以被第一NCF 120a'围绕。然而，在其他实施方式中，连接端子117的下端可以从第一NCF 120a'部分地暴露。

由于基板101和第一半导体器件110a参照图1A被详细描述，将省略其详细描述。

参照图5B，第一半导体器件110a在第一安装条件下被安装在基板101上。第一安装条件包括安装第一半导体器件110a期间的温度、压力和时间。

在一些实施方式中，第一安装条件的温度可以为约180℃至约280℃。在一些实施方式中，第一安装条件的压力可以为约5kPa至约200kPa。第一安装条件的时间可以为约1秒至约100秒。温度、压力和时间紧密相关，并且例如，通过在一定的安装条件下略微增加时间同时略微降低压力，可以获得相同的安装结果。另外，例如，通过在一定的安装条件下略微增加温度同时略微减少时间，可以获得相同的安装结果。另外，例如，通过在一定的安装条件下略微增加压力同时略微降低温度，可以获得相同的安装结果。可以通过适当地控制诸如温度、压力和时间的安装条件来控制第一NCF 120a'被流化并水平地突出的程度。

通过冷却被流化并突出的第一NCF 120a'，可以获得第一底部填充圆角120a。

通过使用根据本发明构思的至少一个示例性实施方式的制造半导体封装的方法，可以防止端子的接触故障并且最小化半导体封装的翘曲。

图6是示出当第一NCF 120a'转变为第一底部填充圆角120a时相邻半导体器件和底部填充圆角之间的关系的侧剖视图。

参照图6，第一底部填充圆角120a分别提供到相邻的两个第一半导体器件110a。在一些实施方式中，相邻的第一底部填充圆角120a彼此接触并且被部分地集成。然后，可以通过模制树脂来模制第一半导体器件110a和第一底部填充圆角120a。当第一半导体器件110a和第一底部填充圆角120a通过模制树脂被模制，然后沿着分离线120aSL被分开和切单时，第一底部填充圆角120a的侧表面可以从模制树脂的侧表面暴露。

图7A至图7D是示出其中第一NCF 120a'1、120a'2、120a'3和120a'4在多个相邻的第一半导体器件110a1、110a2、110a3和110a4的下部中逐渐流化并且彼此接触的过程的局部俯视图。

参照图7A，示出了以网格构造布置的四个第一半导体器件110a1、110a2、110a3和110a4的部分。四个第一半导体器件110a1、110a2、110a3和110a4可以通过对应的第一NCF120a'1、120a'2、120a'3和120a'4分别附接到基板101。由于第一NCF 120a'1、120a'2、120a'3和120a'4中的每个的两个表面为粘性的，所以第一NCF 120a'1、120a'2、120a'3和120a'4可以将四个第一半导体器件110a1、110a2、110a3和110a4附接到基板101上。

参照图7B，当将热和压力施加到多个第一半导体器件110a1、110a2、110a3和110a4时，第一NCF 120a'1、120a'2、120a'3和120a'4的每个分别被流化并开始从多个第一半导体器件110a1、110a2、110a3和110a4的下部水平地突出。

此时，尽管在图7B中未示出，但是可以减小多个第一半导体器件110a1、110a2、110a3和110a4中的每个与基板101之间的距离，并且多个第一半导体器件110a1、110a2、110a3和110a4下面的连接端子117可以接触基板101的对应上焊盘106b(参照图5A和图5B)。

参照图7C，通过热而被流化的第一NCF 120a'1、120a'2、120a'3和120a'4经由连续地施加热和压力保持在流化状态，并且从多个第一半导体器件110a1、110a2、110a3和110a4的下部水平地突出更多。此外，第一NCF 120a'1、120a'2、120a'3和120a'4可以与相邻的第一NCF 120a'1、120a'2、120a'3和120a'4合并。

图6所示的剖面可以对应于沿着图7C的线VI-VI'截取的剖面。

在图7C中，示出了在X方向或Y方向上彼此相邻的第一NCF 120a'1、120a'2、120a'3和120a'4彼此合并。然而，在一些实施方式中，在对角线方向上的第一NCF 120a'1、120a'2、120a'3和120a'4可以彼此合并。在一些实施方式中，在第一NCF 120a'1、120a'2、120a'3和120a'4的公共拐角处，基板101可以仍然被暴露。

然后，多个第二半导体器件110b、多个第三半导体器件110c和多个第四半导体器件110d可以通过类似的方法顺序地堆叠在多个第一半导体器件110a1、110a2、110a3和110a4中的对应第一半导体器件上。

参照图7D，模制树脂被形成，然后沿分离线120aSL被切单，以获得分离的半导体封装。此时，如上所述，在第一NCF 120a'1、120a'2、120a'3和120a'4的公共拐角(用EG标记)处，基板101可以被暴露而不被第一NCF120a'1、120a'2、120a'3和120a'4覆盖。在这样的部分中，模制树脂可以直接接触基板101。

这样的部分可以在图1B所示的剖面中被观察到。也就是，返回参照图1B，在基板101接触第一底部填充圆角120a的部分的外部，基板101可以接触模制树脂140。

参照图4和图5C，在操作S120中，多个第二半导体器件110b中的每个在第二安装条件下安装在多个第一半导体器件110a中的对应第一半导体器件上。

每个第二非导电膜可以附接到多个第二半导体器件110b中的每个。当在第二安装条件下完全安装多个第二半导体器件110b时，第二非导电膜可以转变为第二底部填充圆角120b。

在一些实施方式中，第二非导电膜与第一非导电膜120a'基本相同。在其他实施方式中，第二非导电膜具有与第一非导电膜120a'不同的至少一个物理性质。

在一示例性实施方式中，第一半导体器件110a和第二半导体器件110b之间的第二距离hb不同于基板101和第一半导体器件110a之间的第一距离ha。在一些实施方式中，第二距离hb可以大于第一距离ha。

参照图4和图5D，在操作S130中，多个第三半导体器件110c中的每个在第三安装条件下安装在多个第二半导体器件110b中的对应第二半导体器件上。

每个第三非导电膜可以附接到多个第三半导体器件110c中的每个。当已经在第三安装条件下安装了多个第三半导体器件110c时，第三非导电膜可以转变为第三底部填充圆角120c。

在一些实施方式中，第三非导电膜可以与第一非导电膜120a'和/或第二非导电膜基本相同。在其他实施方式中，第三非导电膜可以具有与第一非导电膜120a'和第二非导电膜中的至少一个不同的至少一个物理性质。

在一示例性实施方式中，第二半导体器件110b和第三半导体器件110c之间的第三距离hc不同于第一距离ha和第二距离hb中的至少一个。在一示例性实施方式中，第三距离hc大于第一距离ha。

参照图4和图5E，在操作S140中，多个第四半导体器件110d中的每个在第四安装条件下安装在多个第三半导体器件110c中的对应第三半导体器件上。

每个第四非导电膜可以附接到多个第四半导体器件110d中的每个。当已经在第四安装条件下安装了多个第四半导体器件110d时，第四非导电膜可以转变为第四底部填充圆角120d。

在一些实施方式中，第四非导电膜可以与第一非导电膜120a'至第三非导电膜基本相同。在其他实施方式中，第四非导电膜可以具有与第一非导电膜120a'至第三非导电膜中的至少一个不同的至少一个物理性质。

在一示例性实施方式中，第三半导体器件110c与第四半导体器件110d之间的第四距离hd不同于第一距离ha至第三距离hc中的至少一个。在一些实施方式中，第四距离hd可以大于第一距离ha。

第二安装条件、第三安装条件和第四安装条件中的每个包括第二半导体器件110b、第三半导体器件110c和第四半导体器件110d中的每个安装期间的温度、压力和时间。

在一些实施方式中，第一至第三安装条件中的每个的温度可以为约180℃至约280℃。在一些实施方式中，第一至第三安装条件中的每个的压力可以为约5kPa至约200kPa。第一至第三安装条件中的每个的时间可以为约1秒至约100秒。由于已经参照图5B详细描述了温度、压力和时间之间的相关性，其附加描述将被省略。

在参照图5B至图5E描述的过程中，示出了相邻的第一底部填充圆角120a彼此接触。然而，相邻的第一底部填充圆角120a不必彼此接触。在其他实施方式中，多个第一半导体器件110a至第四半导体器件110d可以被安装为使得第一底部填充圆角120a至第四底部填充圆角120d中的至少一个接触相邻的底部填充圆角。

参照图4和图5F，在操作S150中，模制树脂140形成为围绕第一半导体器件110a至第四半导体器件110d的侧表面。

在一示例性实施方式中，第四半导体器件110d的上表面涂覆有模制树脂140。在其他实施方式中，模制树脂140可以暴露第四半导体器件110d的上表面。例如，可以去除模制树脂140的覆盖上表面的部分以暴露上表面。

由于已经参照图1A和图1B详细描述了模制树脂140，因此其详细描述将被省略。

参照图4和图5G，在操作S160中，通过切割，执行切单以获得单独的半导体封装100。

切割方法可以通过机械锯切或激光锯切来执行。然而，本发明构思不限于此。

当执行切单时，模制树脂140如图6和图7D所示沿分离线120aSL被切断，使得第一底部填充圆角120a可以从模制树脂140的侧表面暴露。

图8是示出半导体封装100的翘曲控制的示意图。

参照图8，当半导体器件110以微笑的形式弯曲(也就是，呈U形)时，底部填充圆角的翘曲特性被控制以形成哭形状(也就是，呈倒U形)，使得整个半导体封装100的翘曲可以被最小化。

相反，当半导体器件110的翘曲为哭的形式(也就是，呈倒U形)时，底部填充圆角的翘曲特性被控制以形成微笑形状(也就是，呈U形)，使得整个半导体封装100的翘曲可以被最小化。

上述第一至第四安装条件的温度、压力和时间可以被确定以最小化半导体封装100的翘曲。此外，用于形成第一至第四底部填充圆角120a、120b、120c和120d的非导电膜的性质可以被确定使得半导体封装100的翘曲被最小化。

通过控制第一至第四安装条件，可以控制第一至第四底部填充圆角120a、120b、120c和120d水平地突出的程度。因此，可以确保半导体器件110之间的电连接，并且可以控制半导体封装100的翘曲。

如上所述，考虑到水平地突出更多的底部填充圆角的性质对半导体封装100的翘曲影响更大，可以通过控制第一至第四底部填充圆角120a、120b、120c和120d水平地突出的程度来控制半导体封装100的翘曲。

图9是示出根据本发明构思的一示例性实施方式的半导体封装1的侧剖视图。

参照图9，中介层基板20位于封装基板10上，并且第一子封装100s和第二子封装200水平地布置在中介层基板20上。第一子封装100s和第二子封装200可以被第一模制树脂30封装。

第一子封装100s可以与参照图1A描述的半导体封装100相同，其详细描述将被省略。第一子封装100s的第一子封装基板101s可以与参照图1A描述的基板101相同。

第二子封装200包括第一半导体芯片210。第一半导体芯片210可以附接到中介层基板20上，使得有源表面212面向中介层基板20。第一半导体芯片210可以经由布置在有源表面212上的第一连接端子216电连接到中介层基板20。第一连接端子216可以是例如焊料球或凸块。可以形成第一底部填充材料层230以填充第二子封装200和中介层基板20之间的空间。第一底部填充材料层230可以由例如环氧树脂形成。第一底部填充材料层230可以是通过例如模制底部填充(molded underfill，MUF)方法形成的第一模制树脂30的一部分。第二子封装200可以是例如晶片级封装(WLP)。

第一半导体芯片210可以是处理器单元(例如，中央处理单元)。第一半导体芯片210可以是微处理器单元(MPU)或图形处理器单元(GPU)。

形成第一半导体芯片210的半导体基板可以包括例如硅(Si)。或者，形成第一半导体芯片210的半导体基板可以包括诸如锗(Ge)的半导体元素或诸如硅碳化物(SiC)、镓砷化物(GaAs)、铟砷化物(InAs)或铟磷化物(InP)的化合物半导体。或者，形成第一半导体芯片210的半导体基板可以具有绝缘体上硅(SOI)结构。例如，形成第一半导体芯片210的半导体基板可以包括掩埋氧化物层(BOX)。形成第一半导体芯片210的半导体基板可以包括导电区域，例如杂质掺杂的阱。形成第一半导体芯片210的半导体基板可以具有各种器件隔离结构，诸如浅沟槽隔离(STI)结构。

在第一半导体芯片210中，可以形成包括各种类型的多个单独的器件的半导体器件。多个单独的器件可以包括微电子器件，例如，诸如互补金属-绝缘体-半导体(CMOS)晶体管的金属-氧化物-半导体场效应晶体管(MOSFET)、系统大规模集成(LSI)器件、图像传感器诸如CMOS图像传感器(CIS)、微机电系统(MEMS)、有源器件或无源器件。多个单独的器件可以电连接到形成第一半导体芯片210的半导体基板的导电区域。半导体器件还可以包括导电布线线路或导电插塞，该导电布线线路或导电插塞将所述多个单独的器件电连接到形成第一半导体芯片210的半导体基板的导电区域或者电连接所述多个单独的器件中的至少两个。另外，多个单独的器件可以通过绝缘层与相邻的其他单独的器件电隔离。

第一子封装100s和第二子封装200可以被安装在中介层基板20上。

中介层基板20可以包括由半导体材料形成的基础基板以及分别形成在基础基板的上表面和下表面上的上焊盘和下焊盘。基础基板可以由例如硅晶片或玻璃基板形成。另外，内部布线线路可以形成在基础基板的上表面和/或下表面上和/或在基础基板中。另外，在基础基板中，可以形成将上焊盘电连接到下焊盘的贯通通路。

中介层基板20可以通过连接端子25安装在封装基板10上。连接端子25可以是例如焊料球或凸块。

封装基板10可以是例如印刷电路板(PCB)。封装基板10可以包括基础基板以及分别形成在其上表面和下表面上的上焊盘和下焊盘16。上焊盘和下焊盘16可以通过阻焊层暴露，基础基板的上表面和下表面由该阻焊层覆盖。

上焊盘和下焊盘16可以具有与参照图1A描述的上焊盘106b和下焊盘106a的构造相同的构造，并且其详细描述将被省略。另外，基础基板可以具有与参照图1A描述的基础基板的构造相同的构造，并且其详细描述将被省略。

外部连接端子15可以附接到封装基板10的下表面上。外部连接端子15可以附接到例如下焊盘16上。外部连接端子15可以是例如焊料球或凸块。外部连接端子15可以将半导体封装1电连接到外部装置。

围绕第一子封装100s和第二子封装200中的每个的侧表面的第一模制树脂30可以进一步形成在封装基板10上。第一模制树脂30可以由例如EMC形成。第一模制树脂30可以与第一子封装100s的模制树脂分开形成。

在一些实施方式中，如图9所示，第一子封装100s的上表面可以被第一模制树脂30覆盖。然而，在其他实施方式中，第一子封装100s的上表面没有被第一模制树脂30覆盖。例如，第一子封装100s中包括的多个半导体器件110当中作为最上面的半导体器件的第四半导体器件110d的上表面未被第一模制树脂30覆盖。

在图9中，第二子封装200的上表面被示出为与第一子封装100s的上表面不共面。然而，第二子封装200的上表面可以与第一子封装100s的上表面共面。在这种情况下，第四半导体器件110d的上表面和第一半导体芯片210的上表面可以从第一模制树脂30暴露。

围绕第一子封装100s的半导体器件110的侧表面的第二模制树脂140s可以对应于参照图1A描述的模制树脂140。第二模制树脂140s可以接触第一模制树脂30。此外，第一底部填充圆角120a至第四底部填充圆角120d中的至少一个可以延伸至第二模制树脂140s和第一模制树脂30之间的界面。在一些实施方式中，第一底部填充圆角120a至第四底部填充圆角120d从半导体器件110的侧表面朝向界面突出。

散热构件40可以设置在第一子封装100s和第二子封装200之上。散热构件40可以是例如散热片、散热器、热管或液体冷却的冷板。

散热构件40可以覆盖第一子封装100s、第二子封装200以及第一模制树脂30的上表面。在一些实施方式中，散热构件40可以覆盖第四半导体器件110d的上表面、第一半导体芯片210的上表面和第一模制树脂30的上表面。

热界面材料(TIM)可以提供在第一子封装100s和第二子封装200与散热构件40之间。TIM可以由绝缘材料或包括绝缘材料的能够保持电绝缘的材料形成。TIM可以包括例如环氧树脂。TIM可以是例如矿物油、油脂、填隙腻子、相变凝胶、相变材料垫或填充颗粒的环氧树脂。

图10是示出根据本发明构思的一示例性实施方式的半导体封装1a的侧剖视图。

由于图10的半导体封装1a与图9的半导体封装1之间的唯一差异在于第一子封装100s的构造，因此将主要描述这种差异。

第一子封装100s还包括在半导体器件110和第一子封装基板101s之间的存储器控制器110L(例如，控制电路)。第五底部填充圆角120L设置在存储器控制器110L与第一子封装基板101s之间。

在这种情况下，第一至第五底部填充圆角120a、120b、120c、120d和120L中的至少一个可以延伸到第二模制树脂140s和第一模制树脂30之间的界面。延伸到第二模制树脂140s和第一模制树脂30之间的界面的第一至第五底部填充圆角120a、120b、120c、120d和120L中的至少一个的侧表面可以与第一子封装基板101s的侧表面共面。

尽管已经参照本发明构思的实施方式具体示出和描述了本发明构思，但是将理解，可以在不脱离本公开的精神和范围的情况下在其中进行形式和细节上的各种改变。

本申请要求享有2020年1月6日在韩国知识产权局提交的韩国专利申请第10-2020-0001579号的优先权的权益，其公开内容通过引用全文在此合并。

Claims (20)

1.一种半导体封装，包括：

基板；

堆叠在所述基板上的多个半导体器件；

多个底部填充圆角，设置在所述多个半导体器件之间以及在所述基板与所述多个半导体器件之间；以及

围绕所述多个半导体器件的模制树脂，

其中所述底部填充圆角中的至少一个从所述模制树脂的侧表面暴露。

2.根据权利要求1所述的半导体封装，其中所述底部填充圆角包括设置在所述基板与所述多个半导体器件之间的第一底部填充圆角，以及其中所述第一底部填充圆角从所述模制树脂的侧表面暴露。

3.根据权利要求2所述的半导体封装，其中所述半导体器件的侧表面与所述模制树脂的侧表面之间的距离不大于500μm。

4.根据权利要求2所述的半导体封装，其中所述多个半导体器件包括顺序地堆叠在所述第一底部填充圆角上的第一半导体器件、第二半导体器件、第三半导体器件和第四半导体器件，

其中所述多个底部填充圆角还包括在所述第一半导体器件与所述第二半导体器件之间的第二底部填充圆角、在所述第二半导体器件与所述第三半导体器件之间的第三底部填充圆角以及在所述第三半导体器件与所述第四半导体器件之间的第四底部填充圆角，以及

其中所述第二底部填充圆角、所述第三底部填充圆角和所述第四底部填充圆角中的至少一个不从所述模制树脂的侧表面暴露。

5.根据权利要求4所述的半导体封装，其中所述第一至第四底部填充圆角中的每个包括无机填充物，并且所述第一至第四底部填充圆角中的至少两个包括不同含量的无机填充物。

6.根据权利要求4所述的半导体封装，其中所述第一至第四底部填充圆角中的每个从所述多个半导体器件的侧表面突出。

7.根据权利要求2所述的半导体封装，其中所述第一底部填充圆角的从所述模制树脂暴露的部分接触所述基板的上表面。

8.根据权利要求7所述的半导体封装，其中所述基板在所述基板的拐角处接触所述模制树脂。

9.一种半导体封装，包括：

封装基板；

堆叠在所述封装基板上的中介层基板；

横向布置在所述中介层基板上的第一子封装和第二子封装；以及

围绕所述第一子封装的侧表面和所述第二子封装的侧表面的第一模制树脂，

其中所述第一子封装包括：

第一子封装基板；

堆叠在所述第一子封装基板上的多个存储器件；以及

底部填充圆角，设置在所述多个存储器件之间以及在所述第一子封装基板与所述多个存储器件之间，以及

其中所述底部填充圆角中的至少一个从所述多个存储器件的侧表面水平地突出200μm至500μm。

10.根据权利要求9所述的半导体封装，其中所述第一子封装还包括围绕所述多个存储器件的第二模制树脂，以及

其中所述底部填充圆角中的至少一个延伸到所述第一模制树脂和所述第二模制树脂之间的界面。

11.根据权利要求10所述的半导体封装，其中所述多个存储器件包括顺序地堆叠在所述第一子封装基板上的第一存储器件、第二存储器件、第三存储器件和第四存储器件，以及

其中所述底部填充圆角包括：设置在所述第一子封装基板和所述第一存储器件之间的第一底部填充圆角、设置在所述第一存储器件和所述第二存储器件之间的第二底部填充圆角、设置在所述第二存储器件和所述第三存储器件之间的第三底部填充圆角、以及设置在所述第三存储器件和所述第四存储器件之间的第四底部填充圆角。

12.根据权利要求11所述的半导体封装，其中所述底部填充圆角当中的所述第一底部填充圆角水平地突出最多。

13.根据权利要求11所述的半导体封装，其中所述底部填充圆角从所述多个存储器件的侧表面朝向所述第二模制树脂的侧表面突出。

14.根据权利要求11所述的半导体封装，其中所述第一至第四底部填充圆角中的至少两个包括不同成分的无机填充物。

15.根据权利要求11所述的半导体封装，其中所述第一至第四底部填充圆角中的至少两个具有不同的热膨胀系数。

16.根据权利要求11所述的半导体封装，其中所述第一至第四底部填充圆角中的至少两个彼此接触，并且界面插设在其间。

17.根据权利要求10所述的半导体封装，其中所述底部填充圆角中的延伸到所述第一模制树脂和所述第二模制树脂之间的界面的所述至少一个的侧表面与所述第一子封装基板的侧表面共面。

18.根据权利要求9所述的半导体封装，其中所述第一子封装还包括存储器控制器芯片，所述存储器控制器芯片设置在所述第一子封装基板与所述多个存储器件之间。

19.根据权利要求18所述的半导体封装，其中所述多个存储器件通过贯通硅通路(TSV)彼此电连接。

20.一种半导体封装，包括：

封装基板；

堆叠在所述封装基板上的多个半导体器件；

多个底部填充圆角，设置在所述多个半导体器件之间以及在所述封装基板与所述多个半导体器件之间；以及

围绕所述多个半导体器件的模制树脂，

其中所述底部填充圆角的每个突出到所述多个半导体器件的侧表面的外部，

其中所述底部填充圆角中的至少一个从所述模制树脂的侧表面暴露，并且所述底部填充圆角当中的从所述模制树脂的所述侧表面暴露的所述底部填充圆角的侧表面与所述模制树脂的所述侧表面共面，以及

其中所述多个半导体器件的侧表面与所述模制树脂的侧表面之间的距离不大于500μm。

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