CN112885816B - 静电保护装置 - Google Patents
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Abstract
本发明实施例提供了一种静电保护装置，包括：非连接引脚，位于封装体上；虚拟焊盘，位于裸片上，所述裸片位于所述封装体中，所述虚拟焊盘与所述非连接引脚电连接；电源焊盘和接地焊盘，所述虚拟焊盘通过静电泄放电路与所述电源焊盘和所述接地焊盘发生电耦合；所述虚拟焊盘位于所述裸片的第一阱上方，所述电源焊盘位于所述裸片的第二阱上方，所述接地焊盘位于所述裸片的衬底上方，所述第一阱位于所述衬底中，所述第二阱位于所述第一阱中。本发明的技术方案可以提高芯片的静电保护能力。
Description
技术领域
本发明涉及半导体技术领域，具体而言，涉及一种静电保护装置。
背景技术
随着现代半导体的制程越来越先进，半导体器件越来越小，结深度越来越浅，氧化层越来越薄，半导体集成电路的可靠性面临的挑战越来越大，尤其是静电保护变得愈发重要。
常规的集成电路产品通常具备静电保护的设计，通常所有焊盘都有对应的静电保护装置，其保护电路如图1所示，这些保护电路能保证所有焊盘在遇到ESD(electrostaticdischarge，静电放电)时，能快速泄放静电，从而保护集成电路产品不受静电放电损害。
对采用BGA(Ball Grid Array，球珊阵列)结构封装的DRAM(Dynamic Random-Access Memory，即动态随机存储器)等产品来讲，通常存在非连接引脚NC Pin。如图2所示，白色圈为普通引脚101，黑色圈为非连接引脚NC Pin102。由于这些非连接引脚NC Pin(NCPin)完全处于悬空状态，不具有静电泄放通道，所以当这些NC Pin遭遇到ESD时，通常会造成DRAM产品的ESD问题，其HBM(Human Body Model，人体模型)ESD failure(故障)的引脚分布如图3所示。其中，带有阴影的为故障引脚301。
如何解决悬空状态的非连接引脚NC Pin的静电泄放问题是当前亟需解决的技术问题。
需要说明的是，在上述背景技术部分公开的信息仅用于加强对本发明的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
发明内容
本发明实施例的目的在于提供一种静电保护装置，进而至少在一定程度上提高芯片的静电保护能力。
本发明的其它特性和优点将通过下面的详细描述变得显然，或部分地通过本发明的实践而习得。
根据本发明实施例的第一方面，提供了一种静电保护装置，包括：非连接引脚，位于封装体上；虚拟焊盘，位于裸片上，所述裸片位于所述封装体中，所述虚拟焊盘与所述非连接引脚电连接；电源焊盘和接地焊盘，所述虚拟焊盘通过静电泄放电路与所述电源焊盘和所述接地焊盘发生电耦合；所述虚拟焊盘位于所述裸片的第一阱上方，所述电源焊盘位于所述裸片的第二阱上方，所述接地焊盘位于所述裸片的衬底上方，所述第一阱位于所述衬底中，所述第二阱位于所述第一阱中。
在一些实施例中，所述第一阱为深N阱，所述第二阱为P阱，所述衬底为P型衬底。
在一些实施例中，所述第一阱包含第一N型重掺杂区和第一P型重掺杂区，所述虚拟焊盘与所述第一N型重掺杂区和所述第一P型重掺杂区均电连接；所述第二阱包含第二N型重掺杂区和第二P型重掺杂区，所述电源焊盘与所述第二N型重掺杂区和所述第二P型重掺杂区均电连接；所述P型衬底包含第三P型重掺杂区，所述接地焊盘与所述第三P型重掺杂区电连接。
在一些实施例中，所述第一P型重掺杂区、所述深N阱、所述P阱形成第一PNP晶体管；所述深N阱、所述P阱、所述第二N型重掺杂区形成第一NPN晶体管。
在一些实施例中，所述第一N型重掺杂区至所述P阱之间形成第一电阻；所述第二P型重掺杂区至所述深N阱之间形成第二电阻。
在一些实施例中，所述P阱与所述深N阱之间形成第一二极管。
在一些实施例中，所述第一P型重掺杂区、所述深N阱、所述P型衬底形成第二PNP晶体管；所述P型衬底还包含第三N型重掺杂区，所述深N阱、所述P型衬底、所述第三N型重掺杂区形成第二NPN晶体管。
在一些实施例中，所述第一N型重掺杂区至所述P型衬底之间形成第三电阻；所述第三P型重掺杂区至所述深N阱之间形成第四电阻。
在一些实施例中，所述P型衬底与所述深N阱之间形成第二二极管。
在一些实施例中，所述静电泄放电路包括第一电路、与所述第一电路并联的第一二极管、第二电路以及与所述第二电路并联的第二二极管；所述第一电路包括第一电阻、第二电阻、第一PNP晶体管和第一NPN晶体管，所述第一PNP晶体管的基极与所述第一NPN晶体管的集电极连接并通过所述第一电阻连接到所述虚拟焊盘，所述第一PNP晶体管的发射极与所述虚拟焊盘连接，所述第一PNP晶体管的集电极与所述第一NPN晶体管的基极连接并通过所述第二电阻连接到所述电源焊盘，所述第一NPN晶体管的发射极连接到所述电源焊盘；所述第一二极管的正极与所述电源焊盘连接，所述第一二极管的负极与所述虚拟焊盘连接；所述第二电路包括第三电阻、第四电阻、第二PNP晶体管和第二NPN晶体管，所述第二PNP晶体管的基极与所述第二NPN晶体管的集电极连接并通过所述第三电阻连接到所述虚拟焊盘，所述第二PNP晶体管的发射极与所述虚拟焊盘连接，所述第二PNP晶体管的集电极与所述第二NPN晶体管的基极连接并通过所述第四电阻连接到所述接地焊盘，所述第二NPN晶体管的发射极连接到所述接地焊盘；所述第二二极管的正极与所述接地焊盘连接，所述第二二极管的负极与所述虚拟焊盘连接。
本发明实施例提供的技术方案可以包括以下有益效果：
在本发明的一些实施例所提供的技术方案中，使用虚拟焊盘通过静电泄放电路与电源焊盘和接地焊盘发生电耦合，为静电放电提供放电通路，从而实现了在不同的放电模式下实现静电的泄放，提高了芯片的静电保护能力。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本发明。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本发明的实施例，并与说明书一起用于解释本发明的原理。显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。在附图中：
图1示意性示出了相关技术中的一种静电保护装置的结构图；
图2示意性示出了相关技术中的BGA封装引脚分布的示意图；
图3示意性示出了相关技术中的存在故障的引脚的示意图；
图4示意性示出了本发明实施例中虚拟焊盘与非连接引脚的连接示意图；
图5示意性示出了本发明实施例的一种带有静电保护装置的示意图；
图6示意性示出了本发明实施例的另一种带有静电保护装置的示意图；
图7示意性示出了本发明实施例的又一种带有静电保护装置的示意图；
图8示意性示出了本发明实施例的又一种带有静电保护装置的示意图；
图9示意性示出了本发明实施例中的静电泄放电路的电路图。
具体实施方式
现在将参考附图更全面地描述示例性实施方式。然而，示例性实施方式能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施例使得本发明将更加全面和完整，并将示例性实施方式的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。
虽然本说明书中使用相对性的用语，例如“上”“下”来描述图标的一个组件对于另一组件的相对关系，但是这些术语用于本说明书中仅出于方便，例如根据附图中所述的示例的方向。能理解的是，如果将图标的模块翻转使其上下颠倒，则所叙述在“上”的组件将会成为在“下”的组件。其它相对性的用语，例如“高”“低”“顶”“底”“左”“右”等也作具有类似含义。当某结构在其它结构“上”时，有可能是指某结构一体形成于其它结构上，或指某结构“直接”设置在其它结构上，或指某结构通过另一结构“间接”设置在其它结构上。
用语“一个”、“一”、“所述”用以表示存在一个或多个要素/组成部分/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等。
相关技术中，采用BGA封装的产品通常存在非连接引脚NC Pin。这些非连接引脚NCPin不具有静电泄放通道，在遇到ESD时，可能损害集成电路产品。
为解决上述问题，本发明实施例提供一种静电保护装置，以保护带有非连接引脚NC Pin的芯片不受静电放电损害。
图4示意性示出了本发明实施例中虚拟焊盘Dummy PAD与非连接引脚NC Pin的连接示意图。如图4所示，非连接引脚NC Pin与虚拟焊盘Dummy PAD通过键合线和封装基板连接。这样，非连接引脚NC Pin接触到的静电将被传递到虚拟焊盘Dummy PAD以及与虚拟焊盘Dummy PAD连接的静电泄放电路，从而实现静电泄放。其中，虚拟焊盘Dummy PAD周围设置有普通焊盘501。
图5示意性示出了本发明实施例的一种带有静电保护装置的示意图。如图4所示，本发明实施例提供的静电保护装置包括：非连接引脚NC Pin，位于封装体上；虚拟焊盘Dummy PAD，位于裸片上，裸片位于封装体中，虚拟焊盘Dummy PAD与非连接引脚NC Pin电连接；以及电源焊盘VDD和接地焊盘VSS。如图5所示，虚拟焊盘Dummy PAD通过静电泄放电路与电源焊盘VDD和接地焊盘VSS发生电耦合；虚拟焊盘Dummy PAD位于裸片的第一阱620上方，电源焊盘VDD位于裸片的第二阱630上方，接地焊盘VSS位于裸片的衬底610上方，第一阱620位于衬底610中，第二阱630位于第一阱620中。
本发明实施例的技术方案中，虚拟焊盘Dummy PAD通过静电泄放电路与电源焊盘VDD和接地焊盘VSS发生电耦合，可以在不同的放电模式下实现静电的泄放；非连接引脚NCPIN就从悬空状态的引脚变成了具有静电保护的引脚，从而实现了对非连接引脚NC PIN的静电保护。
这里，第一阱620可以为深N阱，第二阱630可以为P阱，衬底610可以为P型衬底。
如图5所示，第一阱620包含第一N型重掺杂区622和第一P型重掺杂区621，虚拟焊盘Dummy PAD与第一N型重掺杂区622和第一P型重掺杂区621均电连接；第二阱630包含第二N型重掺杂区634和第二P型重掺杂区633，电源焊盘VDD与第二N型重掺杂区634和第二P型重掺杂区633均电连接；P型衬底610包含第三P型重掺杂区615，接地焊盘VSS与第三P型重掺杂区615电连接。
这样，第一P型重掺杂区621、深N阱620、P阱630形成第一PNP晶体管Q1；深N阱620、P阱630、第二N型重掺杂区634形成第一NPN晶体管Q2。同时，第一N型重掺杂区621至P阱630之间形成第一电阻R1；第二P型重掺杂区633至深N阱620之间形成第二电阻R2。
如图5所示的是从虚拟焊盘Dummy PAD到电源焊盘VDD正极性静电放电模式(PD-mode)，在该模式中，第一PNP晶体管Q1和第一NPN晶体管Q2同时导通，虚拟焊盘Dummy PAD引入的静电脉冲经由导通的第一PNP晶体管Q1和第一NPN晶体管Q2释放至电源正极。带箭头的虚线即代表该静电脉冲的释放路径。而电源正极是有完整的ESD保护电路，如图1所示，这样就将NC Pin纳入到全芯片的ESD保护网络中。
如图6所示，P阱630与深N阱620之间形成第一二极管D1。如图6所示的是从虚拟焊盘Dummy PAD到电源焊盘VDD负极性静电放电模式(ND-mode)，在该模式中，第一PNP晶体管Q1和第一NPN晶体管Q2不导通，电源正极的静电脉冲经由第一二极管D1释放至虚拟焊盘Dummy PAD。带箭头的虚线即代表该静电脉冲的释放路径。
如图7所示，第一P型重掺杂区621、深N阱620、P型衬底610形成第二PNP晶体管Q3；P型衬底还包含第三N型重掺杂区616，深N阱620、P型衬底610、第三N型重掺杂区616形成第二NPN晶体管Q4。同时，第一N型重掺杂区622至P型衬底610之间形成第三电阻R3；第三P型重掺杂区615至深N阱620之间形成第四电阻R4。
如图7所示的是从虚拟焊盘Dummy PAD到接地焊盘VSS的正极性放电模式(PS-mode)，在该模式中，第二PNP晶体管Q3和第二NPN晶体管Q4同时导通，虚拟焊盘Dummy PAD引入的静电脉冲经由导通的第二PNP晶体管Q3和第二NPN晶体管Q4释放至电源地。带箭头的虚线即代表该静电脉冲的释放路径。而电源地是有完整的ESD保护电路，如图1所示，这样就将NC Pin纳入到全芯片的ESD保护网络中。
如图8所示，P型衬底610与深N阱620之间形成第二二极管D2。如图8所示的是从虚拟焊盘Dummy PAD到接地焊盘VSS的负极性静电放电模式(NS-mode)，在该模式中，第二PNP晶体管Q3和第二NPN晶体管Q4不导通，电源地引入的静电脉冲经由第二二极管D2释放至虚拟焊盘Dummy PAD。带箭头的虚线即代表该静电脉冲的释放路径。
当有ESD发生时，非接触引脚NC PIN可通过静电泄放电路泄放静电。虚拟焊盘Dummy PAD在静电放电时可能处于四种模式中，包括：从虚拟焊盘Dummy PAD到电源焊盘VDD打正电，泄放路径为第一PNP晶体管Q1和第一NPN晶体管Q2；从虚拟焊盘Dummy PAD到电源焊盘VDD打负电，泄放路径为第一二极管D1；从虚拟焊盘Dummy PAD到接地焊盘VSS打正电，泄放路径为第二PNP晶体管Q3和第二NPN晶体管Q4；从虚拟焊盘Dummy PAD到接地焊盘VSS打负电，泄放路径为第二二极管D2。本发明实施例的技术方案可以实现对这四种模式的静电保护。
如图9所示，静电泄放电路包括第一电路410、与第一电路并联的第一二极管D1、第二电路420以及与第二电路并联的第二二极管D2；第一电路410包括第一电阻R1、第二电阻R2、第一PNP晶体管Q1和第一NPN晶体管Q2，第一PNP晶体管Q1的基极与第一NPN晶体管Q2的集电极连接并通过第一电阻R1连接到虚拟焊盘Dummy PAD，第一PNP晶体管Q1的发射极与虚拟焊盘Dummy PAD连接，第一PNP晶体管Q1的集电极与第一NPN晶体管Q2的基极连接并通过第二电阻R2连接到电源焊盘VDD，第一NPN晶体管Q2的发射极连接到电源焊盘VDD；第一二极管D1的正极与电源焊盘VDD连接，第一二极管D1的负极与虚拟焊盘Dummy PAD连接；第二电路420包括第三电阻R3、第四电阻R4、第二PNP晶体管Q3和第二NPN晶体管Q4，第二PNP晶体管Q3的基极与第二NPN晶体管Q4的集电极连接并通过第三电阻R3连接到虚拟焊盘Dummy PAD，第二PNP晶体管Q3的发射极与虚拟焊盘Dummy PAD连接，第二PNP晶体管Q3的集电极与第二NPN晶体管Q4的基极连接并通过第四电阻R4连接到接地焊盘VSS，第二NPN晶体管Q4的发射极与接地焊盘VSS连接；第二二极管D2的正极与接地焊盘VSS连接，第二二极管D2的负极与虚拟焊盘Dummy PAD连接。
晶闸管相当于PNP和NPN两个晶体管的组合，虚拟焊盘Dummy PAD引入的静电脉冲可以在极短时间内使晶闸管的两个晶体管均饱和导通。以第一电路410为例，在实现触发导通后，静电脉冲可以自第一PNP晶体管和第一NPN晶体管释放。
当正常工作时，同非连接引脚NC Pin及电源焊盘VDD和接地焊盘VSS相连接的第一电路410或第二电路420处于关断状态，同时此非连接引脚NC PIN同芯片内部电路又不存在任何连接关系，所以，不会影响整个芯片的正常功能。
在本发明实施例所的静电保护装置中，使用虚拟焊盘Dummy PAD通过静电泄放电路与电源焊盘VDD和接地焊盘VSS发生电耦合，为静电放电提供放电通路，从而实现了在不同的放电模式下实现静电的泄放，提高了芯片的静电保护能力。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本发明的其它实施方案。本申请旨在涵盖本发明的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本发明的一般性原理并包括本发明未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本发明的真正范围和精神由下面的权利要求指出。
应当理解的是，本发明并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本发明的范围仅由所附的权利要求来限制。
Claims (10)
1.一种静电保护装置，其特征在于，包括：
非连接引脚，位于封装体上；
虚拟焊盘，位于裸片上，所述裸片位于所述封装体中，所述虚拟焊盘与所述非连接引脚电连接；
电源焊盘和接地焊盘，所述虚拟焊盘通过静电泄放电路与所述电源焊盘和所述接地焊盘发生电耦合；
所述虚拟焊盘位于所述裸片的第一阱上方，所述电源焊盘位于所述裸片的第二阱上方，所述接地焊盘位于所述裸片的衬底上方，所述第一阱位于所述衬底中，所述第二阱位于所述第一阱中。
2.根据权利要求1所述的静电保护装置，其特征在于，所述第一阱为深N阱，所述第二阱为P阱，所述衬底为P型衬底。
3.根据权利要求2所述的静电保护装置，其特征在于，所述第一阱包含第一N型重掺杂区和第一P型重掺杂区，所述虚拟焊盘与所述第一N型重掺杂区和所述第一P型重掺杂区均电连接；
所述第二阱包含第二N型重掺杂区和第二P型重掺杂区，所述电源焊盘与所述第二N型重掺杂区和所述第二P型重掺杂区均电连接；
所述P型衬底包含第三P型重掺杂区，所述接地焊盘与所述第三P型重掺杂区电连接。
4.根据权利要求3所述的静电保护装置，其特征在于，所述第一P型重掺杂区、所述深N阱、所述P阱形成第一PNP晶体管；
所述深N阱、所述P阱、所述第二N型重掺杂区形成第一NPN晶体管。
5.根据权利要求3所述的静电保护装置，其特征在于，所述第一N型重掺杂区至所述P阱之间形成第一电阻；
所述第二P型重掺杂区至所述深N阱之间形成第二电阻。
6.根据权利要求3所述的静电保护装置，其特征在于，所述P阱与所述深N阱之间形成第一二极管。
7.根据权利要求3所述的静电保护装置，其特征在于，所述第一P型重掺杂区、所述深N阱、所述P型衬底形成第二PNP晶体管；
所述P型衬底还包含第三N型重掺杂区，所述深N阱、所述P型衬底、所述第三N型重掺杂区形成第二NPN晶体管。
8.根据权利要求3所述的静电保护装置，其特征在于，所述第一N型重掺杂区至所述P型衬底之间形成第三电阻；
所述第三P型重掺杂区至所述深N阱之间形成第四电阻。
9.根据权利要求3所述的静电保护装置，其特征在于，所述P型衬底与所述深N阱之间形成第二二极管。
10.根据权利要求1所述的静电保护装置，其特征在于，所述静电泄放电路包括第一电路、与所述第一电路并联的第一二极管、第二电路以及与所述第二电路并联的第二二极管；
所述第一电路包括第一电阻、第二电阻、第一PNP晶体管和第一NPN晶体管，所述第一PNP晶体管的基极与所述第一NPN晶体管的集电极连接并通过所述第一电阻连接到所述虚拟焊盘，所述第一PNP晶体管的发射极与所述虚拟焊盘连接，所述第一PNP晶体管的集电极与所述第一NPN晶体管的基极连接并通过所述第二电阻连接到所述电源焊盘，所述第一NPN晶体管的发射极连接到所述电源焊盘；所述第一二极管的正极与所述电源焊盘连接，所述第一二极管的负极与所述虚拟焊盘连接；
所述第二电路包括第三电阻、第四电阻、第二PNP晶体管和第二NPN晶体管，所述第二PNP晶体管的基极与所述第二NPN晶体管的集电极连接并通过所述第三电阻连接到所述虚拟焊盘，所述第二PNP晶体管的发射极与所述虚拟焊盘连接，所述第二PNP晶体管的集电极与所述第二NPN晶体管的基极连接并通过所述第四电阻连接到所述接地焊盘，所述第二NPN晶体管的发射极连接到所述接地焊盘；所述第二二极管的正极与所述接地焊盘连接，所述第二二极管的负极与所述虚拟焊盘连接。
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