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CN112838007B - 一种沟槽栅功率器件及其制备方法 - Google Patents

一种沟槽栅功率器件及其制备方法 Download PDF

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CN112838007B CN202011638560.1A CN202011638560A CN112838007B CN 112838007 B CN112838007 B CN 112838007B CN 202011638560 A CN202011638560 A CN 202011638560A CN 112838007 B CN112838007 B CN 112838007B
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Abstract

本申请实施例中提供了一种沟槽栅功率器件及其制备方法，所述沟槽栅功率器件的制备方法包括：在半导体基板中形成沟槽栅型MOS结构，所述沟槽栅型MOS结构包括体区、第一沟槽、第二沟槽、第一绝缘层、第二绝缘层、第三绝缘层、第一多晶硅、第二多晶硅、源区以及第四绝缘层；依次沉积停止层和层间介质层；对所述层间介质层、所述停止层以及所述第一绝缘层进行刻蚀，形成第一接触孔；对所述第一沟槽周围的体区和所述第一接触孔的底部进行刻蚀；对所述第一沟槽周围的体区表面进行掺杂形成接触区。采用本申请中的方案，可以通过在主单元区域统一制作导电层实现电极的引出，从而减小工艺控制难度，提高成品率，减小制造成本。

Description

一种沟槽栅功率器件及其制备方法
技术领域
本申请涉及半导体技术领域，具体地，涉及一种沟槽栅功率器件及其制备方法。
背景技术
功率半导体器件是电力电子系统进行能量转换和控制的基本电子元器件，电力电子技术的不断发展为功率半导体器件开拓了广泛的应用领域，以MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor，金属氧化物半导体场效晶体管)和IGBT(Insulated Gate Bipolar Transistor，绝缘栅双极型晶体管)为标志的功率半导体器件是当今电力电子器件领域的主流。
MOSFET和IGBT的栅极结构包括沟槽型和平面型。沟槽型栅极通常是通过在沟槽侧壁生长栅氧化层并填充多晶硅而形成，这种栅极结构提高了功率半导体器件平面面积的利用效率，使得单位面积可获得的沟道宽度和电流密度更大，从而使器件获得更大的电流导通能力，因而具有沟槽型栅极的功率半导体器件已被广泛应用于电机调速、逆变器、电源、电子开关、音响、汽车电器等多种领域。
主流的具有沟槽型栅极的功率半导体器件，都是采用多个元胞按照一定步距重复并最终并联的设计。在摩尔定律的驱使下，单位面积的元胞数量最终决定了器件的性能，因而在制造能力允许的范围内，需要尽可能地压缩沟槽和接触孔的尺寸以尽可能地减小元胞的尺寸。步距变小对设备提出了更高的要求，比如光刻沟槽和接触孔时需要使用具有248nm甚至更短波长光源的深紫外光刻机台以刻蚀出工艺尺寸的沟槽和接触孔。此外步距变小还要求制备沟槽和接触孔的两次光刻图形具有更高的套刻精度，带来工艺控制难度大、成品率下降、制造成本高等诸多问题。
发明内容
本申请实施例中提供了一种沟槽栅功率器件及其制备方法，用于解决制备功率半导体器件工艺控制难度大、成品率下降、制造成本高的问题。
根据本申请实施例的第一个方面，提供了一种功率半导体器件的制备方法，包括：
在半导体基板中形成沟槽栅型MOS结构，沟槽栅型MOS结构包括：自半导体基板表面延伸至半导体基板内的体区；穿过体区并延伸至半导体基板内的第一沟槽和第二沟槽，第二沟槽的宽度大于第一沟槽的宽度；位于体区表面的第一绝缘层；位于第一沟槽内壁的第二绝缘层；位于第二沟槽内壁的第三绝缘层；填充第一沟槽的第一多晶硅，第一多晶硅表面低于体区表面；填充第二沟槽并覆盖第一绝缘层部分表面的第二多晶硅，第二沟槽的水平投影落入第二多晶硅的水平投影内；位于第一沟槽周围的体区表面和体区侧面的源区，源区的掺杂类型和体区的掺杂类型相反；位于第一多晶硅表面的第四绝缘层；
在第一绝缘层表面、第四绝缘层表面以及第二多晶硅表面依次沉积停止层和层间介质层，停止层完全填充第一沟槽；
对层间介质层、停止层以及第一绝缘层进行刻蚀，以暴露出第一沟槽周围的体区表面，保留第一沟槽内的停止层作为覆盖结构，并形成第一接触孔，第一接触孔暴露出第二多晶硅的部分表面；
对第一沟槽周围的体区和第一接触孔的底部进行刻蚀，以去除第一沟槽周围的体区表面的源区，并形成栅极接触孔，栅极接触孔的底部超出第一绝缘层的表面；
对第一沟槽周围的体区表面进行掺杂形成接触区，接触区的掺杂类型和体区的掺杂类型相同。
进一步地，在半导体基板中形成沟槽栅型MOS结构，包括：
对半导体基板进行掺杂形成体区；
对体区进行刻蚀形成第一沟槽和第二沟槽；
生长第一绝缘层、第二绝缘层以及第三绝缘层；
对第一沟槽和第二沟槽进行多晶硅填充与回刻，相应形成第一多晶硅和第二多晶硅；
对第一沟槽周围的体区表面和体区侧面进行掺杂形成源区；
生长第四绝缘层。
进一步地，对第一沟槽周围的体区表面和体区侧面进行掺杂形成源区，包括：
对体区进行离子注入，离子入射方向与体区法线之间的夹角为30度～45度。
进一步地，对层间介质层、停止层以及第一绝缘层进行刻蚀，包括：
对层间介质层进行刻蚀，以暴露出位于第一沟槽正上方的停止层，并形成第二接触孔，第二接触孔暴露出位于第二多晶硅上方的停止层的部分表面；
对停止层和第一绝缘层进行刻蚀，以暴露出第一沟槽周围的体区表面，保留第一沟槽内的停止层作为覆盖结构，并形成第一接触孔。
进一步地，在对第一沟槽周围的体区表面进行掺杂之后，还包括：
在整个器件表面依次沉积阻挡金属层和正面金属层；
对正面金属层和阻挡金属层进行刻蚀，以形成第一电极结构和第二电极结构，第一电极结构至少覆盖覆盖结构、源区以及接触区，第二电极结构至少填充栅极接触孔。
进一步地，上述制备方法还包括：
对半导体基板进行减薄；
在减薄后的半导体基板背面沉积背面金属层。
根据本申请实施例的第二个方面，提供了一种沟槽栅功率器件，包括：
半导体基板；
自半导体基板表面延伸至半导体基板内的体区，体区包括第一区域和第二区域，第二区域表面设置有第一绝缘层；
穿过第一区域并延伸至半导体基板内的第一沟槽，第一沟槽的内壁设置有第二绝缘层，第二绝缘层超出第一区域的表面，第一沟槽内自下而上依次设置有第一多晶硅、第四绝缘层和覆盖结构，第四绝缘层的表面低于第一区域的表面，第一沟槽周围的体区侧面设置有源区，源区的掺杂类型和体区的掺杂类型相反，第一沟槽周围的体区表面设置有接触区，接触区的掺杂类型和体区的掺杂类型相同；
依次穿过第一绝缘层和第二区域并延伸至半导体基板内的第二沟槽，第二沟槽的宽度大于第一沟槽的宽度，第二沟槽的内壁设置有第三绝缘层，第二沟槽内填充有第二多晶硅，第二多晶硅覆盖第一绝缘层部分表面，第二沟槽的水平投影落入第二多晶硅的水平投影内；
依次设置在第二多晶硅表面的停止层和层间介质层；
依次穿过层间介质层和停止层并延伸至第二多晶硅内的栅极接触孔，栅极接触孔的底部高于第一绝缘层的表面。
进一步地，第一区域表面低于第二区域表面，覆盖结构的表面和第二区域表面在同一平面内。
进一步地，覆盖结构超出第一区域表面的高度与源区宽度的比值为1：1～10：1。
进一步地，上述沟槽栅功率器件还包括：
至少覆盖覆盖结构、源区以及接触区的第一电极结构，第一电极结构包括第一阻挡金属层和第一正面金属层，第一阻挡金属层位于覆盖结构的表面、源区的表面以及接触区的表面，第一正面金属层位于第一阻挡金属层表面；
至少填充栅极接触孔的第二电极结构，第二电极结构包括第二阻挡金属层和第二正面金属层，第二阻挡金属层位于栅极接触孔内壁，第二正面金属层位于第二阻挡金属层表面。
采用本申请实施例中提供的沟槽栅功率器件及其制备方法，通过保留位于maincell区域的第一沟槽内的停止层作为覆盖结构，并在第一沟槽周围的体区侧面形成源区，使得第一沟槽周围的体区可以不通过多个小尺寸的接触孔连接正面金属层，而是通过统一制作导电层实现电极的引出。由于不需要单独制作小尺寸的接触孔，因而减少了器件制备对高端半导体装备，尤其是高精度光刻机的苛刻要求，或者说是降低了对高精度光刻机的依赖。并且，大尺寸的接触孔对金属化填充孔洞的工艺要求降低，无需使用金属插塞、CMP平坦化等高成本的制造工艺；而且单个大尺寸的接触孔的可靠性要远高于多个小尺寸的接触孔。因此，本申请实施例中提供的沟槽栅功率器件及其制备方法，能够减小工艺控制难度，提高成品率，减小制造成本。
在此基础上，通过保留第一沟槽内的停止层作为覆盖结构，增加了正面金属层和第一沟槽内的多晶硅之间的距离，因而可以降低栅源电容，即降低输入电容，从而可以提高沟槽栅功率器件的开关速度。此外，在注入形成接触区时，利用覆盖结构的隔离作用，可以避免多晶硅栅表面的掺杂浓度受到反型注入掺杂的影响而降低，进而避免栅极电阻的异常升高，因而可以提高器件性能，保障器件参数的稳定性。并且，由于覆盖结构高出第一沟槽周围的体区侧面的源区，在注入形成源区时，利用覆盖结构的阴影效应，可以避免反型注入掺杂降低源区的掺杂浓度，进而避免源极电阻的异常升高，可以进一步提高器件的性能，保障器件参数的稳定性。
并且，在形成填充第二沟槽的第二多晶硅时，使第二多晶硅覆盖第一绝缘层部分表面，即第二多晶硅超出第二沟槽的表面，从而能够将栅极接触孔的底部设置在第二多晶硅内，超出第一绝缘层，而不需要将栅极接触孔的底部设置在第二沟槽内，消除了栅极接触孔和第二沟槽的位置关系限定，一方面增大了接触孔的套刻容差，另一方面接触孔的关键尺寸也可以不受第二沟槽的宽度限制。栅极接触孔的设计自由度得以扩大，同时降低了工艺加工的难度。
附图说明
此处所说明的附图用来提供对本申请的进一步理解，构成本申请的一部分，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：
图1至图13为本申请实施例的沟槽栅功率器件的制备方法各步骤中的器件结构示意图。
具体实施方式
为了使本申请实施例中的技术方案及优点更加清楚，以下结合附图对本申请的示例性实施例进行进一步详细的说明，显然，所描述的实施例仅是本申请的一部分实施例，而不是所有实施例的穷举。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。
第一方面，本申请实施例提供一种沟槽栅功率器件的制备方法，此沟槽栅功率器件具体可以为MOSFET、IGBT等功率器件。该沟槽栅功率器件的制备方法包括：
步骤S11，在半导体基板中形成沟槽栅型MOS结构，沟槽栅型MOS结构包括：自半导体基板表面延伸至半导体基板内的体区；穿过体区并延伸至半导体基板内的第一沟槽和第二沟槽，第二沟槽的宽度大于第一沟槽的宽度；位于体区表面的第一绝缘层；位于第一沟槽内壁的第二绝缘层；位于第二沟槽内壁的第三绝缘层；填充第一沟槽的第一多晶硅，第一多晶硅表面低于体区表面；填充第二沟槽并覆盖第一绝缘层部分表面的第二多晶硅，第二沟槽的水平投影落入第二多晶硅的水平投影内；位于第一沟槽周围的体区表面和体区侧面的源区，源区的掺杂类型和体区的掺杂类型相反；位于第一多晶硅表面的第四绝缘层；
步骤S12，在第一绝缘层表面、第四绝缘层表面以及第二多晶硅表面依次沉积停止层和层间介质层，停止层完全填充第一沟槽；
步骤S13，对层间介质层、停止层以及第一绝缘层进行刻蚀，以暴露出第一沟槽周围的体区表面，保留第一沟槽内的停止层作为覆盖结构，并形成第一接触孔，第一接触孔暴露出第二多晶硅的部分表面；
步骤S14，对第一沟槽周围的体区和第一接触孔的底部进行刻蚀，以去除第一沟槽周围的体区表面的源区，并形成栅极接触孔，栅极接触孔的底部超出第一绝缘层的表面；
步骤S15，对第一沟槽周围的体区表面进行掺杂形成接触区，接触区的掺杂类型和体区的掺杂类型相同。
图1至图13为本申请实施例的沟槽栅功率器件的制备方法各步骤中的器件结构示意图，下面结合图1至图13对本申请实施例的沟槽栅功率器件的制备方法进行详细的说明。
参考图1，提供半导体基板，并对半导体基板进行掺杂，形成自半导体基板表面延伸至半导体基板内的体区13。
对于不同类型的沟槽栅功率器件，半导体基板的选择也不相同。若是制备MOSFET，可以采用外延片作为半导体基板；若是制备IGBT，可以采用外延片或者单晶片作为半导体基板。以采用外延片作为半导体基板为例，外延片包括衬底11以及位于衬底11表面的外延层12。外延片可以通过商购获得，也可以通过采用化学气相沉积(Chemical VaporDeposition，CVD)或者物理气相沉积(Physical Vapor Deposition，PVD)等工艺，在衬底11表面沉积外延层12获得。
本申请实施例对于衬底11与外延层12的掺杂类型均不做特别限定。一般情况下，若沟槽栅功率器件为MOSFET，则衬底11与外延层12的掺杂类型相同，比如衬底11与外延层12均为N型掺杂或均为P型掺杂；若沟槽栅功率器件为IGBT，则衬底11与外延层12的掺杂类型可以不同，比如衬底11为P型掺杂，外延层12为N型掺杂。本申请实施例并不限于此，可以根据实际器件类型及参数要求控制二者的掺杂类型。
在沟槽栅功率器件中，一般控制衬底11的掺杂浓度大于外延层12的掺杂浓度。但本发明并不限于此，可以根据实际器件类型及参数要求控制二者的掺杂浓度。
此外，外延层12的厚度越大，越有利于提高器件的击穿电压，尤其是在IGBT中，但不利于器件的小型化。本领域技术人员可以根据实际需求确定衬底11及外延层12的厚度。本实施例中，外延层12的厚度大于后续制作的沟槽深度；在其它实施例中，外延层12的厚度也可以小于或等于后续制作的沟槽深度。
通过向外延层12注入杂质，再进行退火即可形成体区13。在具体实践中，后续的热加工过程也会增大体区13的结深，因此离子注入之后的退火不是必须步骤，可根据实际工艺条件选择是否进行退火以及调整退火工艺。当然，体区13的结深应小于外延层12的厚度。对外延层12进行掺杂所使用的掺杂杂质以及掺杂浓度可根据实际需求进行设置。在本发明具体实施过程中，是向外延层12中注入E12数量级以上的硼等P型杂质，形成作为体区13的P型掺杂区。
采用传统的半导体工艺制备具有沟槽型栅极的功率器件，通常是在沟槽栅结构制作完成之后再进行离子注入和退火形成体区，这种工艺容易导致器件性能不能达到预期，原因可能在于：制作P型掺杂区的离子注入会使形成于沟槽侧壁的氧化层也被注入一定杂质，这部分杂质如果处理不当，会形成氧化层固定电荷，造成栅氧功能退化和诱发沟道预开启；注入后退火时，因为沟槽侧壁的氧化层存在，分凝效应使得PN结面发生弯曲，进而导致电场集中和沟道变短。而在本申请实施例中，通过在制作沟槽栅结构之前进行离子注入形成体区13，能够避免上述问题。
参考图2，对体区13进行刻蚀形成第一沟槽141和第二沟槽142。
具体地，体区13包括主单元(Main Cell)区域和栅极(Gate)区域。通过在体区13表面设置掩模(图未示)定义出沟槽的形成区域，经由掩模上的窗口对体区13进行各向异性刻蚀，在主单元区域形成多个第一沟槽141，在栅极区域形成多个第二沟槽142。其中，第一沟槽141的宽度小于第二沟槽142的宽度。
在本申请实施过程中，第一沟槽141和第二沟槽142均为U型沟槽。具体可以采用离子铣刻蚀、等离子刻蚀、反应离子刻蚀、激光烧蚀等各向异性刻蚀手段获得，对此不做特别限定。沟槽深度具体可以通过控制刻蚀时间和刻蚀速率来调整。
进一步，为了避免后续形成的沟槽栅结构出现尖端问题，可以对第一沟槽141和第二沟槽142进行圆化刻蚀(Rounding Etch)，使得第一沟槽141和第二沟槽142的内壁圆滑。
第一沟槽141和第二沟槽142的深度大于体区13的结深。考虑到后续热过程P型掺杂区的结深会继续加大，因此第一沟槽141和第二沟槽142的深度要有足够余量。在本实施例中，第一沟槽141和第二沟槽142穿过体区13延伸至外延层12中。在其它实施例中，本领域技术人员可以根据实际需要对第一沟槽141和第二沟槽142的深度进行其它设置，例如，第一沟槽141和第二沟槽142的底部可以穿过外延层12达到衬底11的表面，甚至延伸到衬底11中。
参考图3，在整个器件表面生长绝缘层，并进行多晶硅填充。
具体地，可以采用热氧化工艺或者化学气相沉积工艺等，在体区13的表面生长第一绝缘层151，在第一沟槽141的内壁生长第二绝缘层152，在第二沟槽142的内壁生长第三绝缘层153。
在本申请实施例中，绝缘层的材料可以包括氧化硅、氮化硅、氮氧化硅和高K栅介质材料中的一种。绝缘层的厚度可根据阈值电压的要求进行设置。
生长绝缘层之后，可以采用CVD工艺对第一沟槽141和第二沟槽142进行多晶硅填充，并可采用热扩散、离子注入后退火等方式向多晶硅中掺杂。向多晶硅中掺杂可以采用原位掺杂工艺，即多晶硅生长的过程中同时完成掺杂。多晶硅的厚度可根据实际需求进行设置，只要保证第一沟槽141和第二沟槽142被完全填充即可。通常来说，多晶硅的厚度需要不小于沟槽最宽处的一半宽度。
参考图4，对多晶硅进行回刻，去除主单元区域的多晶硅，形成部分填充第一沟槽141的第一多晶硅161，保留部分栅极区域的多晶硅，形成完全填充第二沟槽142的第二多晶硅162。
具体地，在栅极区域表面形成光刻胶层作为掩膜，采用干法刻蚀工艺、湿法刻蚀工艺或者干湿法结合的刻蚀工艺进行多晶硅刻蚀，以暴露出主单元区域的第一绝缘层151，并控制第一沟槽141内的多晶硅表面低于体区13表面。本申请实施例中，第一多晶硅161表面与体区13表面之间的距离大于1000埃，例如可以控制在4500埃左右。需要说明的是，由于第二绝缘层152的存在，可以保护第一沟槽141周围的体区13侧面不受回刻的影响。
参考图5，对第一沟槽141周围的体区13表面和体区13侧面进行掺杂，形成源区17。
具体地，在栅极区域表面形成光刻胶层作为掩膜，对主单元区域进行离子注入，形成源区17。在本申请实施例中，采用大角度注入方式向体区13注入E15数量级以上的砷等N型杂质，离子入射方向与体区13法线之间的夹角为30度至45度。离子注入完成后，去除光刻胶，从而在第一沟槽141周围的体区13表面和体区13侧面形成源区17。需要说明的是，当形成的沟槽栅功率器件为IGBT时，源区17作为IGBT的发射区。
参考图6，在第一多晶硅161表面生长第四绝缘层154。
具体的，离子注入完成后，进行退火或者氧化硅淀积，在第一多晶硅161表面形成第四绝缘层154，第四绝缘层154的材料可以包括氧化硅、氮化硅、氮氧化硅和高K栅介质材料中的一种。
参考图7，在整个器件表面依次沉积停止层18和层间介质层19。
具体地，可以采用LPCVD工艺在第一绝缘层151表面、第四绝缘层154表面以及第二多晶硅162表面沉积停止层18，CVD工艺的特点是在侧壁和底面同时生长薄膜。停止层18的厚度可根据实际需求进行设置，只要保证第一沟槽141被完全填充填充即可。通常来说，停止层18的厚度需大于第一沟槽141最大宽度的一半。在本申请实施例中，停止层18的材料为SiN。使用SiN作为刻蚀终止层，可以提高后续孔刻蚀工艺的容差。
形成停止层18后，可以采用溅射沉积、化学气相沉积或者旋涂沉积等工艺，在停止层18表面覆盖在预设温度(例如800℃～1200℃)下可流动的介质材料。其中，上述介质材料可以是本领域中任何能够在一定温度下流动且能做绝缘介质的材料，例如硅酸盐玻璃、正硅酸乙酯、旋涂玻璃(SOG)和聚合物材料中的至少一种，其中硅酸盐玻璃可以包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)和硼磷硅酸盐玻璃(BPSG)中的至少一种。通过采用上述介质材料作为沉积的原材料，可以形成SiO2层作为层间介质层19。
参考图8，对层间介质层19进行刻蚀，以暴露出位于第一沟槽141正上方的停止层18，并形成第二接触孔20，第二接触孔20暴露出位于第二多晶硅162上方的停止层18的部分表面。
具体地，以光刻胶为掩膜，以停止层18作为刻蚀的终止层，对主单元区域表面的层间介质层19以及栅极区域的部分层间介质层19进行充分刻蚀，在主单元区域形成较大面积的开孔，在栅极区域形成用于制作接触电极的开孔。主单元区域的开孔暴露出第一沟槽141正上方及其周围体区13表面的部分停止层18，栅极区域的开口暴露出位于第二多晶硅162上方的部分停止层18。
区别于传统工艺，这道刻蚀无需使用DUV掩膜在主单元区域制作数十万甚至百万个独立的小孔以制作金属插塞，而是使用普通的光刻机在主单元区域制作一个大面积的开孔，无需过多考虑套刻精度，因此降低了器件的工艺难度。
参考图9，对停止层18和第一绝缘层151进行刻蚀，以暴露出第一沟槽141周围的体区13表面，保留第一沟槽141内的停止层18作为覆盖结构21，并形成位于栅极区域的第一接触孔22。
具体地，继续对停止层18进行刻蚀，以去除主单元区域表面的停止层18，暴露出第一沟槽141周围的体区13表面，位于第一沟槽141内的停止层18会作为覆盖结构21保护其下方的第一多晶硅161。而在栅极区域，通过对第二接触孔20的底部进行刻蚀，去除第二接触孔20底部的停止层18，暴露出第二接触孔20底部的第二多晶硅162，形成第一接触孔22。刻蚀完成后，去除光刻胶。
参考图10，对第一沟槽141周围的体区13和第一接触孔22的底部进行刻蚀，以去除第一沟槽141周围的体区13表面的源区17，并形成栅极接触孔23，栅极接触孔23的底部超出第一绝缘层151的表面。
具体地，以层间介质层19为硬掩膜，对位于主单元区域的体区13和第一接触孔22底部的第二多晶硅162进行刻蚀，刻蚀深度不小于源区17退火后的结深，只保留第一沟槽141周围的体区13侧面的源区17，并形成栅极接触孔23。经过此次刻蚀，第一沟槽141的表面高出其周围的体区13表面，即覆盖结构21高出体区13侧面的源区17；栅极接触孔23的底部高出第一绝缘层151的表面。
参考图11，对第一沟槽141周围的体区13表面进行掺杂，形成第一掺杂类型的接触区24。
具体地，接触区24位于掺杂浓度较低的P型掺杂区上，因而为了保证欧姆接触、降低接触电阻，一般会进行剂量为E14数量级的硼注入。在本申请实施例中，离子入射方向与体区13法线之间的夹角不小于7度，比如采用大角度离子注入，以使得体区13暴露的侧壁P型轻掺杂区的浓度被补充。由于第二多晶硅162为N型重掺杂，因此可以忽略E14数量级的硼注入的影响。
为了形成完整的沟槽栅功率器件，在形成接触区24之后，还需要制作电极结构。
参考图12，在整个器件表面依次沉积阻挡金属层和正面金属层，并对阻挡金属层和正面金属层刻蚀，形成第一电极结构和第二电极结构，第二电极结构和第一电极结构不接触。
第一电极结构至少覆盖覆盖结构21、源区17以及接触区24。第一电极结构包括第一阻挡金属层251和第一正面金属层261，第一阻挡金属层251位于覆盖结构21、源区17以及接触区24的表面，第一正面金属层261位于第一阻挡金属层251的表面。在本申请实施例中，第一电极结构还可以覆盖层间介质层19的部分表面。
第二电极结构至少填充栅极接触孔23。第二电极结构包括第二阻挡金属层252和第二正面金属层262，第二阻挡金属层252位于栅极接触孔23内壁，第二正面金属层262位于第二阻挡金属层252表面。在本申请实施例中，第二电极结构还可以覆盖层间介质层19的部分表面。
在本申请实施例中，第一阻挡金属层251的材料和第二阻挡金属层252的材料可以采用Ti和TiN的组合。其中，Ti可以与Si形成金属硅化物以降低接触电阻，同时TiN还可以阻挡合金过程造成的尖刺。
当形成的沟槽栅功率器件为MOSFET时，在正面形成的电极结构为源极和栅极；当形成的沟槽栅功率器件为IGBT时，在正面形成的电极结构为发射极和栅极。完成正面金属化的图形化后进行合金处理，可以按需要制作覆盖器件表面的钝化层，制作钝化层的工艺为常规工艺，不再赘述。
参考图13，当形成的沟槽栅功率器件为MOSFET时，在正面形成电极结构之后，还可以对衬底11进行减薄，并在衬底11背面沉积背面金属层27，背面金属层27作为漏极。
当形成的沟槽栅功率器件为IGBT时，在正面形成电极结构之后，对衬底11进行减薄，并在衬底11中形成PN结，最后在衬底11背面沉积背面金属层27，背面金属层27作为集电极。
采用本申请实施例提供的沟槽栅功率器件的制备方法，通过保留第一沟槽141内的停止层作为覆盖结构21，并在第一沟槽141周围的体区13侧面形成源区17，使得第一沟槽141周围的体区13可以不必通过多个小尺寸的接触孔连接正面金属层，而是通过统一制作导电层实现电极的引出。
由于不需要单独制作小尺寸的接触孔，因而减少了器件制备对高端半导体装备，尤其是高精度光刻机的苛刻要求，或者说是降低了对高精度光刻机的依赖。举例而言，采用传统的半导体工艺制备具有沟槽型栅极的沟槽栅功率器件，若接触孔的尺寸为350nm～250nm，则一般要采用DUV-KrF的光刻机，光源波长为248nm；若接触孔的尺寸为250nm～180nm，则一般要采用DUV-ArF的光刻机，光源波长为193nm。而采用本申请实施例中提供的沟槽栅功率器件的制备方法，只需要采用i-Line的光刻机，光源波长为365nm，加工关键特征尺寸为0.4μm以上即可。
并且，大尺寸的接触孔对金属化填充孔洞的工艺要求降低，无需使用金属插塞、CMP平坦化等高成本的制造工艺；此外单个大尺寸的接触孔的可靠性要远高于多个小尺寸的接触孔。因此，本申请实施例提供的沟槽栅功率器件的制备方法，能够减小工艺控制难度，提高成品率，减小制造成本。
进一步，将正面金属层和第一多晶硅161等效为电容的两个极板，当变换了源极的连接方式后，不可避免地使源极与第一多晶硅161之间的距离被拉近，会导致栅源寄生电容上升。而本申请实施例通过保留第一沟槽141内的停止层作为覆盖结构21，变相地增加了电容两极板间的距离，因而降低了栅源寄生电容。沟槽栅功率器件多作为开关应用，对于开关元件来说，电容大小将直接影响开关速度。由于器件的输入电容为栅源电容和栅漏电容之和，而本申请实施例不会引起栅漏电容的变化，因而通过降低栅源电容而降低了输入电容，进而提高了器件的开关速度。
此外，在注入形成接触区24时，利用覆盖结构21的隔离作用，可以避免多晶硅栅(即第一多晶硅161)表面的掺杂浓度受到反型注入掺杂的影响而降低，进而避免栅极电阻的异常升高，因而可以提高器件性能，保障器件参数的稳定性。
并且，由于覆盖结构21高出第一沟槽141周围的体区13侧面的源区17，因此在注入形成接触区24时，利用覆盖结构21的阴影效应，可以避免反型注入掺杂降低源区17的掺杂浓度，进而避免源极电阻的异常升高，进一步提高器件的性能，保障器件参数的稳定性。经进一步研究与实践，覆盖结构21超出源区17表面的高度a最好大于或等于源区17的宽度b(如图10所示)，但覆盖结构21过于高出源区17表面则会因为阴影效应过于显著，导致接触区24不连续，造成接触电阻上升，损伤器件性能。因此，在本申请具体实施过程中，一般是将覆盖结构21超出源区17表面的高度a与源区17的宽度b的之间比值控制在为1：1～10：1，以使器件性能达到最佳。
此外，在形成填充第二沟槽142的第二多晶硅162时，使第二多晶硅162覆盖第一绝缘层151部分表面，即第二多晶硅162超出第二沟槽142的表面，从而能够将栅极接触孔23的底部设置在第二多晶硅162内，超出第一绝缘层151，而不需要将栅极接触孔23的底部设置在第二沟槽142内，消除了栅极接触孔23和第二沟槽142的位置关系限定，一方面增大了接触孔的套刻容差，另一方面接触孔的关键尺寸也可以不受第二沟槽142的宽度限制。栅极接触孔23的设计自由度得以扩大，同时降低了工艺加工的难度。
第二方面，本申请实施例提供一种沟槽栅功率器件，该沟槽栅功率器件可以为MOSFET、IGBT等具有沟槽型栅极的功率器件。图13为本申请实施例提供的沟槽栅功率器件的结构示意图，该沟槽栅功率器件包括：
半导体基板；
自半导体基板表面延伸至半导体基板内的体区13，体区13包括第一区域和第二区域，第二区域表面设置有第一绝缘层151；
穿过第一区域并延伸至半导体基板内的第一沟槽，第一沟槽的内壁设置有第二绝缘层152，第二绝缘层152超出第一区域的表面，第一沟槽内自下而上依次设置有第一多晶硅161、第四绝缘层154和覆盖结构21，第四绝缘层154的表面低于第一区域的表面，第一沟槽周围的体区13侧面设置有源区17，源区17的掺杂类型和体区13的掺杂类型相反，第一沟槽周围的体区13表面设置有接触区24，接触区24的掺杂类型和体区13的掺杂类型相同；
依次穿过第一绝缘层151和第二区域并延伸至半导体基板内的第二沟槽，第二沟槽的宽度大于第一沟槽的宽度，第二沟槽的内壁设置有第三绝缘层153，第二沟槽内填充有第二多晶硅162，第二多晶硅162覆盖第一绝缘层151部分表面，第二沟槽的水平投影落入第二多晶硅162的水平投影内；
依次设置在第二多晶硅162表面的停止层18和层间介质层19；
依次穿过层间介质层18和停止层19并延伸至超出第一绝缘层151的第二多晶硅162内的栅极接触孔23。
具体地，不同类型的沟槽栅功率器件，对应有不同的半导体基板。若本申请实施例提供的沟槽栅功率器件为MOSFET，则半导体基板可以为外延片；若本申请实施例提供的沟槽栅功率器件为IGBT，则半导体基板可以为外延片，也可以为单晶片。以采用外延片作为半导体基板为例，外延片包括衬底11以及位于衬底11表面的外延层12。外延片可以通过商购获得，也可以通过采用化学气相沉积工艺或者物理气相沉积工艺等工艺，在衬底11表面沉积外延层12获得。
本申请实施例对于衬底11与外延层12的掺杂类型均不做特别限定。一般情况下，若沟槽栅功率器件为MOSFET，则衬底11与外延层12的掺杂类型相同，比如衬底11与外延层12均为N型掺杂或均为P型掺杂；若沟槽栅功率器件为IGBT，则衬底11与外延层12的掺杂类型可以不同，比如衬底11为P型掺杂，外延层12为N型掺杂。本申请实施例并不限于此，可以根据实际器件类型及参数要求控制二者的掺杂类型。
在沟槽栅功率器件中，一般控制衬底11的掺杂浓度大于外延层12的掺杂浓度。但本发明并不限于此，可以根据实际器件类型及参数要求控制二者的掺杂浓度。
此外，外延层12的厚度越大，越有利于提高器件的击穿电压，尤其是在IGBT中，但不利于器件的小型化。本领域技术人员可以根据实际需求确定衬底11及外延层12的厚度。本实施例中，外延层12的厚度大于沟槽深度；在其它实施例中，外延层12的厚度也可以小于或等于沟槽深度。
体区13的掺杂类型以及掺杂浓度可根据实际需求进行设置。在本申请实施例中，体区13为P型掺杂。体区13的结深可根据实际需求进行设置，只要保证体区13的结深小于外延层12的厚度即可。体区13的第一区域为主单元区域，体区13的第二区域为栅极区域，第一区域表面低于第二区域表面。
第一沟槽为主单元区域的沟槽，第二沟槽为栅极区域的沟槽。在本申请实施例中，第一沟槽和第二沟槽的深度大于体区13的结深，即第一沟槽和第二沟槽穿过体区13延伸至外延层12中。当然，本申请实施例并不对此进行限定，本领域技术人员可以根据实际需要对第一沟槽和第二沟槽的深度进行其他设置，例如，第一沟槽和第二沟槽的底部可以穿过外延层12达到衬底11的表面，甚至延伸到衬底11中。进一步，第一沟槽和第二沟槽的底部为圆滑结构。
在本申请实施例中，第一绝缘层151的材料、第二绝缘层152的材料、第三绝缘层153的材料、第四绝缘层154的材料以及第四绝缘层154的材料可以相同，例如可以选自氧化硅、氮化硅、氮氧化硅和高K栅介质材料中的一种。
在本申请实施例中，覆盖结构21的材料和停止层18的材料可以相同，例如可以为SiN。覆盖结构21的高度可根据实际需求进行设置，在本申请实施例中，覆盖结构21的表面和第二区域表面在同一平面内。进一步，覆盖结构21超出第一区域表面的高度与源区17宽度的比值为1：1～10：1。
在本申请实施例中，层间介质层19的材料可以为SiO2。
进一步，本申请实施例提供的沟槽栅功率器件还包括：至少覆盖覆盖结构21、源区17以及接触区22的第一电极结构，第一电极结构包括第一阻挡金属层251和第一正面金属层261，第一阻挡金属层251位于覆盖结构21的表面、源区17的表面以及接触区24的表面，第一正面金属层261位于第一阻挡金属层251表面；至少填充栅极接触孔23的第二电极结构，第二电极结构包括第二阻挡金属层252和第二正面金属层262，第二阻挡金属层252位于栅极接触孔23内壁，第二正面金属层262位于第二阻挡金属层252表面。
具体而言，若本申请实施例提供的沟槽栅功率器件为MOSFET，则第一电极结构和第二电极结构分别为源极和栅极；若本申请实施例提供的沟槽栅功率器件为IGBT，则第一电极结构和第二电极结构分别为发射极和栅极。在本申请实施例中，第一阻挡金属层251和第二阻挡金属层252采用Ti和TiN的组合。
进一步，本申请实施例提供的沟槽栅功率器件还包括：位于半导体基板背面的背面金属层27。若本申请实施例提供的沟槽栅功率器件为MOSFET，背面金属层27作为漏极；若本申请实施例提供的沟槽栅功率器件为IGBT，背面金属层27作为集电极。此外，对于IGBT，其器件结构还包括位于半导体基板中的PN结。
尽管已描述了本申请的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本申请范围的所有变更和修改。
显然，本领域的技术人员可以对本申请进行各种改动和变型而不脱离本申请的精神和范围。这样，倘若本申请的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则本申请也意图包含这些改动和变型在内。

Claims (10)

1.一种沟槽栅功率器件的制备方法，其特征在于，包括：
在半导体基板中形成沟槽栅型MOS结构，所述沟槽栅型MOS结构包括：自所述半导体基板表面延伸至所述半导体基板内的体区；穿过所述体区并延伸至所述半导体基板内的第一沟槽和第二沟槽，所述第二沟槽的宽度大于所述第一沟槽的宽度；位于所述体区表面的第一绝缘层；位于所述第一沟槽内壁的第二绝缘层；位于所述第二沟槽内壁的第三绝缘层；填充所述第一沟槽的第一多晶硅，所述第一多晶硅表面低于所述体区表面；填充所述第二沟槽并覆盖所述第一绝缘层部分表面的第二多晶硅，所述第二沟槽的水平投影落入所述第二多晶硅的水平投影内；位于所述第一沟槽周围的体区表面和体区侧面的源区，所述源区的掺杂类型和所述体区的掺杂类型相反；位于所述第一多晶硅表面的第四绝缘层；
在所述第一绝缘层表面、所述第四绝缘层表面以及所述第二多晶硅表面依次沉积停止层和层间介质层，所述停止层完全填充所述第一沟槽；
对所述层间介质层、所述停止层以及所述第一绝缘层进行刻蚀，以暴露出所述第一沟槽周围的体区表面，保留所述第一沟槽内的停止层作为覆盖结构，并形成第一接触孔，所述第一接触孔暴露出所述第二多晶硅的部分表面；
对所述第一沟槽周围的体区和所述第一接触孔的底部进行刻蚀，以去除所述第一沟槽周围的体区表面的源区，并形成栅极接触孔，所述栅极接触孔的底部超出所述第一绝缘层的表面；
对所述第一沟槽周围的体区表面进行掺杂形成接触区，所述接触区的掺杂类型和所述体区的掺杂类型相同。
2.根据权利要求1所述的制备方法，其特征在于，在半导体基板中形成沟槽栅型MOS结构，包括：
对所述半导体基板进行掺杂形成所述体区；
对所述体区进行刻蚀形成所述第一沟槽和所述第二沟槽；
生长所述第一绝缘层、所述第二绝缘层以及所述第三绝缘层；
对所述第一沟槽和所述第二沟槽进行多晶硅填充与回刻，相应形成所述第一多晶硅和所述第二多晶硅；
对所述第一沟槽周围的体区表面和体区侧面进行掺杂形成所述源区；
生长所述第四绝缘层。
3.根据权利要求2所述的制备方法，其特征在于，对所述第一沟槽周围的体区表面和体区侧面进行掺杂形成所述源区，包括：
对所述体区进行离子注入，离子入射方向与所述体区法线之间的夹角为30度～45度。
4.根据权利要求1所述的制备方法，其特征在于，对所述层间介质层、所述停止层以及所述第一绝缘层进行刻蚀，包括：
对所述层间介质层进行刻蚀，以暴露出位于所述第一沟槽正上方的停止层，并形成第二接触孔，所述第二接触孔暴露出位于所述第二多晶硅上方的停止层的部分表面；
对所述停止层和所述第一绝缘层进行刻蚀，以暴露出所述第一沟槽周围的体区表面，保留所述第一沟槽内的停止层作为所述覆盖结构，并形成所述第一接触孔。
5.根据权利要求1至4任一项所述的制备方法，其特征在于，在对所述第一沟槽周围的体区表面进行掺杂之后，还包括：
在整个器件表面依次沉积阻挡金属层和正面金属层；
对所述正面金属层和所述阻挡金属层进行刻蚀，以形成第一电极结构和第二电极结构，所述第一电极结构至少覆盖所述覆盖结构、所述源区以及所述接触区，所述第二电极结构至少填充所述栅极接触孔。
6.根据权利要求5所述的制备方法，其特征在于，还包括：
对所述半导体基板进行减薄；
在减薄后的所述半导体基板背面沉积背面金属层。
7.一种沟槽栅功率器件，其特征在于，包括：
半导体基板；
自所述半导体基板表面延伸至所述半导体基板内的体区，所述体区包括第一区域和第二区域，所述第二区域表面设置有第一绝缘层；
穿过所述第一区域并延伸至所述半导体基板内的第一沟槽，所述第一沟槽的内壁设置有第二绝缘层，所述第二绝缘层超出所述第一区域的表面，所述第一沟槽内自下而上依次设置有第一多晶硅、第四绝缘层和覆盖结构，所述第四绝缘层的表面低于所述第一区域的表面，所述第一沟槽周围的体区侧面设置有源区，所述源区的掺杂类型和所述体区的掺杂类型相反，所述第一沟槽周围的体区表面设置有接触区，所述接触区的掺杂类型和所述体区的掺杂类型相同；
依次穿过所述第一绝缘层和所述第二区域并延伸至所述半导体基板内的第二沟槽，所述第二沟槽的宽度大于所述第一沟槽的宽度，所述第二沟槽的内壁设置有第三绝缘层，所述第二沟槽内填充有第二多晶硅，所述第二多晶硅覆盖所述第一绝缘层部分表面，所述第二沟槽的水平投影落入所述第二多晶硅的水平投影内；
依次设置在所述第二多晶硅表面的停止层和层间介质层；
依次穿过所述层间介质层和所述停止层并延伸至所述第二多晶硅内的栅极接触孔，所述栅极接触孔的底部高于所述第一绝缘层的表面。
8.根据权利要求7所述的沟槽栅功率器件，其特征在于，所述第一区域表面低于所述第二区域表面，所述覆盖结构的表面和所述第二区域表面在同一平面内。
9.根据权利要求7或8所述的沟槽栅功率器件，其特征在于，所述覆盖结构超出所述第一区域表面的高度与所述源区宽度的比值为1：1～10：1。
10.根据权利要求7所述的沟槽栅功率器件，其特征在于，还包括：
至少覆盖所述覆盖结构、所述源区以及所述接触区的第一电极结构，所述第一电极结构包括第一阻挡金属层和第一正面金属层，所述第一阻挡金属层位于所述覆盖结构的表面、所述源区的表面以及所述接触区的表面，所述第一正面金属层位于所述第一阻挡金属层表面；
至少填充所述栅极接触孔的第二电极结构，所述第二电极结构包括第二阻挡金属层和第二正面金属层，所述第二阻挡金属层位于所述栅极接触孔内壁，所述第二正面金属层位于所述第二阻挡金属层表面。
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* Cited by examiner, † Cited by third party
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DE10212149B4 (de) * 2002-03-19 2007-10-04 Infineon Technologies Ag Transistoranordnung mit Schirmelektrode außerhalb eines aktiven Zellenfeldes und reduzierter Gate-Drain-Kapazität
CN101866923B (zh) * 2010-05-18 2011-12-07 苏州硅能半导体科技股份有限公司 三层光罩沟槽mos器件及制造方法
CN104617045B (zh) * 2015-01-19 2017-06-06 上海华虹宏力半导体制造有限公司 沟槽栅功率器件的制造方法
CN108962989B (zh) * 2017-05-23 2020-10-13 华润微电子（重庆）有限公司 一种沟槽型mos器件及其制造方法
CN107527944B (zh) * 2017-07-28 2020-04-14 上海华虹宏力半导体制造有限公司 沟槽栅功率mosfet及其制造方法
CN107871787B (zh) * 2017-10-11 2021-10-12 矽力杰半导体技术(杭州)有限公司 一种制造沟槽mosfet的方法
US11049956B2 (en) * 2019-06-17 2021-06-29 Semiconductor Components Industries, Llc Method of forming a semiconductor device
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